JPS61235985A - ベクトルプロセツサ - Google Patents
ベクトルプロセツサInfo
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- JPS61235985A JPS61235985A JP7714085A JP7714085A JPS61235985A JP S61235985 A JPS61235985 A JP S61235985A JP 7714085 A JP7714085 A JP 7714085A JP 7714085 A JP7714085 A JP 7714085A JP S61235985 A JPS61235985 A JP S61235985A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は科学技術計算を高速に行なうためのベクトルプ
ロセッサに関し、特にベクトルプロセッサにおいて高速
にタスクスイッチを可能にする技術に関する。
ロセッサに関し、特にベクトルプロセッサにおいて高速
にタスクスイッチを可能にする技術に関する。
(従来技術とその問題点)
ベクトルプロセッサはその内部に複数の演算パイプライ
ン、複数のベクトルレジスタセットからなるベクトルレ
ジスタを持ちベクトル命令によりベクトルレジスタセッ
ト内の全データに対して一括して高速に演算、転送等の
処理を高速に行なうことができる。これにより、偏微分
方程式等の科学技術計算を高速に実行できるという特徴
があることが知られている(日経エレクトロニクス(1
983,4,11)109頁)。
ン、複数のベクトルレジスタセットからなるベクトルレ
ジスタを持ちベクトル命令によりベクトルレジスタセッ
ト内の全データに対して一括して高速に演算、転送等の
処理を高速に行なうことができる。これにより、偏微分
方程式等の科学技術計算を高速に実行できるという特徴
があることが知られている(日経エレクトロニクス(1
983,4,11)109頁)。
しかしながら、ベクトルプロセッサ上で複数のタスクを
実行しようとする場合(即ちマルチタスキングを行なう
場合)には、タスクがベクトルレジスタセットを使用し
ている場合にはタスクの切シ替えに際して使用中のベク
トルレジスタセットを待避/格納する必要があるが、従
来はベクトルレジスタセットが使用中であるかどうかを
ハードウェア的に管理する手段がなかつたためにタスク
がベクトルレジスタセットを頻繁には使用しないもので
あってもあるいは全ベクトルレジスタセットを使用しな
いものであっても一律に使用するものとしてタスク切り
替えに際しては全ベクトルレジスタセットを常に待避/
格納する必要が1りシこれがマルチ、タスクを行なうベ
クトルプロセッサの処理能力を低下せしめるという問題
点があった。
実行しようとする場合(即ちマルチタスキングを行なう
場合)には、タスクがベクトルレジスタセットを使用し
ている場合にはタスクの切シ替えに際して使用中のベク
トルレジスタセットを待避/格納する必要があるが、従
来はベクトルレジスタセットが使用中であるかどうかを
ハードウェア的に管理する手段がなかつたためにタスク
がベクトルレジスタセットを頻繁には使用しないもので
あってもあるいは全ベクトルレジスタセットを使用しな
いものであっても一律に使用するものとしてタスク切り
替えに際しては全ベクトルレジスタセットを常に待避/
格納する必要が1りシこれがマルチ、タスクを行なうベ
クトルプロセッサの処理能力を低下せしめるという問題
点があった。
(発明の目的)
本発明の目的は、ベクトルレジスタが使用中であるかど
うかを保持する手段をもつことにより、タスクの切換え
に際して使用中のベクトルレジスタに対してのみその内
容の退避/格納を行えるようにしマルチタスクで動作す
るベクトルプロセッサにおけるタスク切換えのオーバヘ
ッドを減少させ処理能力の向上したベクトルプロセッサ
を提供することにある。
うかを保持する手段をもつことにより、タスクの切換え
に際して使用中のベクトルレジスタに対してのみその内
容の退避/格納を行えるようにしマルチタスクで動作す
るベクトルプロセッサにおけるタスク切換えのオーバヘ
ッドを減少させ処理能力の向上したベクトルプロセッサ
を提供することにある。
(発明の構成)
本発明の装置は、複数個のレジスタセットからなるベク
トルレジスタを上表えるベクトルプロセッサにおいて、
前記各レジスタセットに対応した使用フラグからなりあ
らかじめ設定された機械語命令により前記対応する使用
フラグが使用状態にセットさ″れ、あらかじめ設定され
た他の機械語命令により前記対応する使用フラグが未使
用状態にセットされるベクトルレジスタ使用状態保持手
段を含んで構成される。
トルレジスタを上表えるベクトルプロセッサにおいて、
前記各レジスタセットに対応した使用フラグからなりあ
らかじめ設定された機械語命令により前記対応する使用
フラグが使用状態にセットさ″れ、あらかじめ設定され
た他の機械語命令により前記対応する使用フラグが未使
用状態にセットされるベクトルレジスタ使用状態保持手
段を含んで構成される。
(実施例)
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
以下説明する実施例においては、ベクトル命令として、
ベクトルロード命令、ベクトルストア命令、ベクトル演
算命令が設けられている。
ベクトルロード命令、ベクトルストア命令、ベクトル演
算命令が設けられている。
ベクトルロード命令は、第2図(b) K示すフォーマ
ットをもち、第1オペランド0prlで指定される汎用
レジスタに格納されているアドレスから始まる主記憶上
の64ワードのデータを第2オペランド0pr2で指定
されるレジスタセットに格納する。
ットをもち、第1オペランド0prlで指定される汎用
レジスタに格納されているアドレスから始まる主記憶上
の64ワードのデータを第2オペランド0pr2で指定
されるレジスタセットに格納する。
ベクトルストア命令は、同じく第2図(b)に示すフォ
ーマットをもち、第1オペランドOpr 1 で指定さ
れるレジスタセットのデータを第2オペランドopr2
で指定される汎用レジスタに格納されているアドレスか
ら始まる主記憶の64ワードの記憶位置に格納する。
ーマットをもち、第1オペランドOpr 1 で指定さ
れるレジスタセットのデータを第2オペランドopr2
で指定される汎用レジスタに格納されているアドレスか
ら始まる主記憶の64ワードの記憶位置に格納する。
ベクトル演算命令は、第2図(a)に示す7f−!ット
をもち第1オペランドopr lで指定されるレジスタ
セットと第2オペランドopr2で指定されるレジスタ
セットとの内容に対して命令コードopcで指定される
演算を行い、結果を第3オペランド0pr3で指定され
たレジスタセットに格納する。
をもち第1オペランドopr lで指定されるレジスタ
セットと第2オペランドopr2で指定されるレジスタ
セットとの内容に対して命令コードopcで指定される
演算を行い、結果を第3オペランド0pr3で指定され
たレジスタセットに格納する。
第1図は本発明の第1の実施例を示すブロック図である
。
。
本実施例において、ベクトルレジスタVRは、64個の
レジスタセットR8O〜’R863からなシ、各レジス
タセットは、64ワードのレジスタR1゜0〜Ri、6
3をもつ。
レジスタセットR8O〜’R863からなシ、各レジス
タセットは、64ワードのレジスタR1゜0〜Ri、6
3をもつ。
また、演算パイプラインとしては、論理演算用。
加減算用9乗算用、除算用としてPI、P2.P3、お
よびP4が設けられる。
よびP4が設けられる。
各演算パイプラインは第1および第2の2個の入力およ
び1個の出力をもち第1の入力には、ベクトル演算命令
の第1オペランドopr1で指定されたベクトルレジス
タセットの出力が印加され、第2の入力には同じくベク
トル演算命令の第2オペランド0pr2で指定されたベ
クトルレジスタセットの出力が印加される。また、各パ
イプラインの出力は、ベクトル演算命令の第3オペラン
ドopr3で指定されるベクトルレジスタセットに印加
される。
び1個の出力をもち第1の入力には、ベクトル演算命令
の第1オペランドopr1で指定されたベクトルレジス
タセットの出力が印加され、第2の入力には同じくベク
トル演算命令の第2オペランド0pr2で指定されたベ
クトルレジスタセットの出力が印加される。また、各パ
イプラインの出力は、ベクトル演算命令の第3オペラン
ドopr3で指定されるベクトルレジスタセットに印加
される。
各レジスタセラ)R8i は2つの出力をもつ。
レジスタセラ)R80〜:aS63の第1の出力は選択
信号SSlにより/選択され(選択される印として以下
図面にX印を付す)選択された出力が各パイプ2インP
1〜P4の第1の入力および書込データレジスタWDR
に印加されている。同じくレジスタセラ)R8O〜R8
63の第2の出力は選択信号882により選択され、選
択された出力が各演算パイプラインPI〜P4の第2の
入力に印加される。
信号SSlにより/選択され(選択される印として以下
図面にX印を付す)選択された出力が各パイプ2インP
1〜P4の第1の入力および書込データレジスタWDR
に印加されている。同じくレジスタセラ)R8O〜R8
63の第2の出力は選択信号882により選択され、選
択された出力が各演算パイプラインPI〜P4の第2の
入力に印加される。
レジスタセラ)R8O〜R,863の入力には演算パイ
プラインP1〜P4の出力および読出しデータレジスタ
RDRの出力が印加されておシ、選択信号SS3により
選択されたレジスタセットに対してデータの書込みが可
能となっている。
プラインP1〜P4の出力および読出しデータレジスタ
RDRの出力が印加されておシ、選択信号SS3により
選択されたレジスタセットに対してデータの書込みが可
能となっている。
書込みデータレジスタWDHの出力は主記憶MMに印加
さへ主記憶MMの出力は、読出しデータレジスタRDR
に印加されている。
さへ主記憶MMの出力は、読出しデータレジスタRDR
に印加されている。
命令レジスタIRは、実行すべき命令を保持するレジス
タであシ、その命令コード部OPCの出力は、命令デコ
ーダ実行制御部DCDK印加されている。第1オペラン
ド部0prlの出力は、選択信号SSlとして、第1オ
ペランドとして指定されたレジスタセットの選択に使用
される。第2オペランド部opr2の出力は、ベクトル
演算命令の場合には第2オペランドの選択のための信号
線SS2として使用され、ベクトルストア命令の場合に
は、書込みのためのレジスタセット選択信号S83とし
て使用される。第3オペランド部opr3の出力は、ベ
クトル演算命令の場合に、結果を格納スべきレジスタセ
ットの選択信号8S3として使用される。
タであシ、その命令コード部OPCの出力は、命令デコ
ーダ実行制御部DCDK印加されている。第1オペラン
ド部0prlの出力は、選択信号SSlとして、第1オ
ペランドとして指定されたレジスタセットの選択に使用
される。第2オペランド部opr2の出力は、ベクトル
演算命令の場合には第2オペランドの選択のための信号
線SS2として使用され、ベクトルストア命令の場合に
は、書込みのためのレジスタセット選択信号S83とし
て使用される。第3オペランド部opr3の出力は、ベ
クトル演算命令の場合に、結果を格納スべきレジスタセ
ットの選択信号8S3として使用される。
命令デコーダ実行制御部DCDは、命令レジスタ上の命
令を解読し、その命令で指定された動作を行う。
令を解読し、その命令で指定された動作を行う。
ベクトル演算命令の1つであるベクトル加算命令の実行
について簡単に説明する。
について簡単に説明する。
命令デコーダ実行制御部DCDは、命令レジスタセット
の命令がベクトル加算命令であることを命令コード部o
pcの値により識別すると、演算パイプラインP2での
演算として加算を指定したうえで第1オペランドopr
lで指定されるレジスタセラ) R8iおよび、第2オ
ペランドopr2で指定されるレジスタセットR8jの
各々第Oワード(R1,o)、(Rj、o) から、各
りqツク毎に順次M1ry−ト(Ri、l)、(Rj、
1)、第2’7−)”(Ri。
の命令がベクトル加算命令であることを命令コード部o
pcの値により識別すると、演算パイプラインP2での
演算として加算を指定したうえで第1オペランドopr
lで指定されるレジスタセラ) R8iおよび、第2オ
ペランドopr2で指定されるレジスタセットR8jの
各々第Oワード(R1,o)、(Rj、o) から、各
りqツク毎に順次M1ry−ト(Ri、l)、(Rj、
1)、第2’7−)”(Ri。
2) 、 (Rj 、 2)、と読出してゆき、演算パ
イプラインP21C印加するとともに演算パイプライン
P2から、第0ワードに対する演算結果が得られた時点
でこれを第3オペランドopr3で指定されるレジスタ
セラ)R8kの第Oワード(R,に、O)に格納し、各
クロック毎に次々に演算パイプラインP2の出力にあら
れれる第1.第2.・・・・・・ワードに対する結果も
順次(Rk、1)、(Rk、2)に書込んでゆく。この
ようにして、レジスタセットR8i 。
イプラインP21C印加するとともに演算パイプライン
P2から、第0ワードに対する演算結果が得られた時点
でこれを第3オペランドopr3で指定されるレジスタ
セラ)R8kの第Oワード(R,に、O)に格納し、各
クロック毎に次々に演算パイプラインP2の出力にあら
れれる第1.第2.・・・・・・ワードに対する結果も
順次(Rk、1)、(Rk、2)に書込んでゆく。この
ようにして、レジスタセットR8i 。
R8j の第63ワードまでのデータを読出し、これ
に対する演算結果をレジスタセラ)R8k の第63
ワード(Rk、s3)に格納し終るとベクトル加算命令
が完了する。
に対する演算結果をレジスタセラ)R8k の第63
ワード(Rk、s3)に格納し終るとベクトル加算命令
が完了する。
他のベクトル処理命令に関しても同様である。
第1の実施例では、更に各レジスタセラ)Rh。
〜R863の使用状態を保持する手段として、64ビツ
トの使用フラグFO〜F63からなる7ラグレジスタF
Rをもつ。
トの使用フラグFO〜F63からなる7ラグレジスタF
Rをもつ。
フラグレジスタFRKは、選択信号線として選択信号8
83が印加され、フラグセット信号@IFsにセット信
号が印加されると、選択信号SSaで指定されるフラグ
が1にセットされる。またフラグリセット信号線Frに
リセット信号が印加されると、選択信号883で指定さ
れるフラグがOKリセットされるように構成されている
。
83が印加され、フラグセット信号@IFsにセット信
号が印加されると、選択信号SSaで指定されるフラグ
が1にセットされる。またフラグリセット信号線Frに
リセット信号が印加されると、選択信号883で指定さ
れるフラグがOKリセットされるように構成されている
。
次に第1の実施例における動作を説明する。
第1の実施例においては、レジスタセットがベクトル演
算命令およびベクトルロード命令の実行により演算結果
であるデータ、あるいは、主記憶から読出されたデータ
の格納先として指定されると、そのレジスタセットを使
用中とみなし、ベクトルストア命令により、その内容が
主記憶に書戻された場合には、そのレジスタセットを未
使用になったとみなす。
算命令およびベクトルロード命令の実行により演算結果
であるデータ、あるいは、主記憶から読出されたデータ
の格納先として指定されると、そのレジスタセットを使
用中とみなし、ベクトルストア命令により、その内容が
主記憶に書戻された場合には、そのレジスタセットを未
使用になったとみなす。
このために、命令デコーダ実行制御部DCDは、ベクト
ル処理命令の実行に際し、従来のベクトル演算、ベクト
ルストア、ベクトルロードのための制御に加えて、次の
処理を行う。
ル処理命令の実行に際し、従来のベクトル演算、ベクト
ルストア、ベクトルロードのための制御に加えて、次の
処理を行う。
即ち、ベクトルロード命令であることが識別されると第
2オペランドopr2の出力を選択信号S83としてフ
ラグレジスタFRに印加するとともに、セット信号線F
sにセット信号を印加することにより、ベクトルストア
命令のデータ転送先として第2オペランドで指定された
レジスタセットに対応する使用フラグを1にセットする
。
2オペランドopr2の出力を選択信号S83としてフ
ラグレジスタFRに印加するとともに、セット信号線F
sにセット信号を印加することにより、ベクトルストア
命令のデータ転送先として第2オペランドで指定された
レジスタセットに対応する使用フラグを1にセットする
。
同様に、ベクトル演算命令であることが識別されると、
命令レジスタIRの第3オペランドopr3の出力を選
択信号883としてフラグレジスタPRに印加するとと
もに、セット信号線Fsにセット信号を印加することに
より、演算結果データの格納先のレジスタセットに対応
する使用フラグを1にセットする。
命令レジスタIRの第3オペランドopr3の出力を選
択信号883としてフラグレジスタPRに印加するとと
もに、セット信号線Fsにセット信号を印加することに
より、演算結果データの格納先のレジスタセットに対応
する使用フラグを1にセットする。
またベクトルストア命令であることが識別されると、命
令レジスタIRの第1オペランドoprlの値を選択信
号883として印加するとともに1フラグリセット信号
線Frにリセット信号を印加することにより第1オペラ
ンドoprlで指定されるレジスタセットに対応する使
用フラグをリセットする。
令レジスタIRの第1オペランドoprlの値を選択信
号883として印加するとともに1フラグリセット信号
線Frにリセット信号を印加することにより第1オペラ
ンドoprlで指定されるレジスタセットに対応する使
用フラグをリセットする。
次に本発明の第2の実施例を説明する。
第2の実施例においては、レジスタセットを使用状態、
および未使用状態にするための特別の機械語命令フラグ
セット命令、リセット命令が用意される。この命令は第
2図(C)に示す命令フナ−マットをもつ。この命令は
、命令コード1opcと1個のオペランド部aprとか
らなり命令コード部opcは各々フラグリセット命令、
フラグリセット命令であることを示す特別の値をもち、
オペランド部は、この命令でセットあるいはリセットす
べき使用フラグを指定する。
および未使用状態にするための特別の機械語命令フラグ
セット命令、リセット命令が用意される。この命令は第
2図(C)に示す命令フナ−マットをもつ。この命令は
、命令コード1opcと1個のオペランド部aprとか
らなり命令コード部opcは各々フラグリセット命令、
フラグリセット命令であることを示す特別の値をもち、
オペランド部は、この命令でセットあるいはリセットす
べき使用フラグを指定する。
命令デコーダ実行制御部DCDは、命令レジスタセット
の命令がフラグセット命令であることを識別すると命令
レジスタIRの第1オペランド部opcの値を選択信号
883として、フラグレジスタFRK印加するとともに
、フラグセット信号線Fsにセット信号を印加する。こ
れにより、命令のオペランド部aprで指定されたレジ
スタセットが使用状態とされる。
の命令がフラグセット命令であることを識別すると命令
レジスタIRの第1オペランド部opcの値を選択信号
883として、フラグレジスタFRK印加するとともに
、フラグセット信号線Fsにセット信号を印加する。こ
れにより、命令のオペランド部aprで指定されたレジ
スタセットが使用状態とされる。
同様に1命令が7ラグリセツト命令であることが識別さ
れた場合には、フラグリセット信号線Frにリセット信
号が印加され、命令のオペランド部aprで指定される
使用フラグがリセットされ、対応するレジスタセットが
未使用状態とされる。
れた場合には、フラグリセット信号線Frにリセット信
号が印加され、命令のオペランド部aprで指定される
使用フラグがリセットされ、対応するレジスタセットが
未使用状態とされる。
次に本発明の第3の実施例を説明する。
第3図は本発明の第3の実施例を示すブロック図である
。第3の実施例においては、フラグレジスタPRの内容
を主記憶MM上のタスク制御ブロックに格納する手段お
よび主記憶上のタスク制御ブロック上のベクトルレジス
タ使用情報をフラグレジスタPRに格納する手段として
、特別な機械語命令、フラグレジスタストア命令および
フラグレジスタロード命令が用意される。この2つの命
令7ナーマツトは第2図(C) K示すように、命令コ
ード1opcと、1個のオペランド部aprとをもつ。
。第3の実施例においては、フラグレジスタPRの内容
を主記憶MM上のタスク制御ブロックに格納する手段お
よび主記憶上のタスク制御ブロック上のベクトルレジス
タ使用情報をフラグレジスタPRに格納する手段として
、特別な機械語命令、フラグレジスタストア命令および
フラグレジスタロード命令が用意される。この2つの命
令7ナーマツトは第2図(C) K示すように、命令コ
ード1opcと、1個のオペランド部aprとをもつ。
このオペランド部aprは主記憶上のベクトルレジスタ
使用情報の格納位置を保持する汎用レジスタ番号を指定
する。
使用情報の格納位置を保持する汎用レジスタ番号を指定
する。
本実施例においては、フラグレジスタFRの64ビツト
の情報は書込みデータレジスタWDRに印加され、これ
を経由して主記憶MMに書込むことができるとともに、
読出しデータレジスタRDRの出力はフラグレジスタF
Rにも印加されている。
の情報は書込みデータレジスタWDRに印加され、これ
を経由して主記憶MMに書込むことができるとともに、
読出しデータレジスタRDRの出力はフラグレジスタF
Rにも印加されている。
命令デコーダ実行制御部DCDは、これらの特別な機械
語命令が識別されると次の処理を行う。
語命令が識別されると次の処理を行う。
即ち、これがフラグレジスタストア命令である場合には
、フラグレジスタPRの内容を書込みデータレジスタW
DRに格納したうえで、この内容をオペランド部apr
で指定される汎用レジスタの値をアドレスとして主記憶
に書込む。
、フラグレジスタPRの内容を書込みデータレジスタW
DRに格納したうえで、この内容をオペランド部apr
で指定される汎用レジスタの値をアドレスとして主記憶
に書込む。
フラグレジスタロード命令である場合には、オペランド
部aprで指定される汎用レジスタの内容をアドレスと
して、主記憶の内容を読出しデータレジスタRDRに読
出したうえで、フラグレジスタロード信号Fwを印加す
ることによりこの値をフラグレジスタFRに格納する。
部aprで指定される汎用レジスタの内容をアドレスと
して、主記憶の内容を読出しデータレジスタRDRに読
出したうえで、フラグレジスタロード信号Fwを印加す
ることによりこの値をフラグレジスタFRに格納する。
以上の本発明の各実施例においてベクトルプロセッサ一
体の詳細な構成に関しては、本発明の主旨とは直接の関
係がないので説明は省略したが、これらは従来の技術に
より実現される仁とは明らかであろう。また、本実施例
におけるベクトル処理命令の種類、7ナーマツト、ベク
トルレジスタノ構成、パイプラインの構成等についても
、説明の便宜上設定したものであシ、本発明が仁の設定
に限定されるものではないことは明らかでありまたとえ
ば、ベクトル処理命令として、ベクトルレジスタと主記
憶の間で演算を行う命令を用意することも可能であり、
また、オペランドにおける主記憶のアドレスについても
、従来知られている種々の7ドレシング手法を用いるこ
とも可能である。
体の詳細な構成に関しては、本発明の主旨とは直接の関
係がないので説明は省略したが、これらは従来の技術に
より実現される仁とは明らかであろう。また、本実施例
におけるベクトル処理命令の種類、7ナーマツト、ベク
トルレジスタノ構成、パイプラインの構成等についても
、説明の便宜上設定したものであシ、本発明が仁の設定
に限定されるものではないことは明らかでありまたとえ
ば、ベクトル処理命令として、ベクトルレジスタと主記
憶の間で演算を行う命令を用意することも可能であり、
また、オペランドにおける主記憶のアドレスについても
、従来知られている種々の7ドレシング手法を用いるこ
とも可能である。
また、本発明の第1の実施例では、既存のベクトル処理
命令を利用して、レジスタセット使用情報の設定を行い
、第2の実施例においては、レジスタセット使用情報の
設定のために特別の機械語命令を用意しているが、たと
えば、使用状態への設定に関しては、第1の実施例に示
されるように既存のベクトル処理命令を利用し、未使用
状態への設定に関しては、第2の実施例で示されるよう
に特別の機械語命令を使用することも可能であろう。
命令を利用して、レジスタセット使用情報の設定を行い
、第2の実施例においては、レジスタセット使用情報の
設定のために特別の機械語命令を用意しているが、たと
えば、使用状態への設定に関しては、第1の実施例に示
されるように既存のベクトル処理命令を利用し、未使用
状態への設定に関しては、第2の実施例で示されるよう
に特別の機械語命令を使用することも可能であろう。
また、第3の実施例においては、主記憶上のタスク制御
ブロックへのフラグレジスタ上のベクトルレジスタ使用
情報の格納、タスク制御ブロックから7ラグレジスタへ
の格納の手段として、主記憶とフラグレジスタ間のデー
タ転送のための特別の機械語命令を用意したが、これに
関しても他の方法を用いることが可能である。たとえば
、フラグレジスタと汎用レジスタ間でのデータ転送命令
を設け、この命令と、汎用レジスタと主記憶間のデータ
転送命令により、ベクトルレジスタ使用情報の退避、格
納を行うことも可能であシ、更には、ファームウェア化
されたタスク切換え機構により行うよう構成することも
可能であろう。
ブロックへのフラグレジスタ上のベクトルレジスタ使用
情報の格納、タスク制御ブロックから7ラグレジスタへ
の格納の手段として、主記憶とフラグレジスタ間のデー
タ転送のための特別の機械語命令を用意したが、これに
関しても他の方法を用いることが可能である。たとえば
、フラグレジスタと汎用レジスタ間でのデータ転送命令
を設け、この命令と、汎用レジスタと主記憶間のデータ
転送命令により、ベクトルレジスタ使用情報の退避、格
納を行うことも可能であシ、更には、ファームウェア化
されたタスク切換え機構により行うよう構成することも
可能であろう。
(発明の効果)
本発明にはタスクの切換えに際しては使用中のレジスタ
セットについてのみ、内容の退避/格納を行うことによ
り、タスクの切換えの高速化が可能トなシ、ベクトルプ
ロセッサの処理能力を向上させることができるという効
果がある。
セットについてのみ、内容の退避/格納を行うことによ
り、タスクの切換えの高速化が可能トなシ、ベクトルプ
ロセッサの処理能力を向上させることができるという効
果がある。
第1図は、本発明の第1および第2の実施例を示すブロ
ック図、第2図は、本発明の実施例における命令のフォ
ーマットを示す図であシ第2図(a)は、ベクトル演算
命令、(b)はベクトル転送命令、(C)はフラグセッ
ト命令、フラグリセット命令。 フラグレジスタ転送命令の7t−マットを示す図、第3
図は、本発明の第3の実施例を示すブロック図である。 IR・・・・・・命令レジスタ、DCD・・・・・・命
令デコーダ実行制御部、VR・・・・・・ベクトルレジ
スタ、R8O〜R863・・・・・・レジスタセット、
P1〜P4・・・・・・演算パイプライン、PR・・・
・・・フラグレジスタ、MM・・・・・・主記憶、RD
R・・・・・・読出しレジスタ、WDR・・・・・・書
込みレジスタ。 (aつ <b) 榮2 剖
ック図、第2図は、本発明の実施例における命令のフォ
ーマットを示す図であシ第2図(a)は、ベクトル演算
命令、(b)はベクトル転送命令、(C)はフラグセッ
ト命令、フラグリセット命令。 フラグレジスタ転送命令の7t−マットを示す図、第3
図は、本発明の第3の実施例を示すブロック図である。 IR・・・・・・命令レジスタ、DCD・・・・・・命
令デコーダ実行制御部、VR・・・・・・ベクトルレジ
スタ、R8O〜R863・・・・・・レジスタセット、
P1〜P4・・・・・・演算パイプライン、PR・・・
・・・フラグレジスタ、MM・・・・・・主記憶、RD
R・・・・・・読出しレジスタ、WDR・・・・・・書
込みレジスタ。 (aつ <b) 榮2 剖
Claims (2)
- (1)複数個のレジスタセットからなるベクトルレジス
タをそなえるベクトルプロセッサにおいて、前記各レジ
スタセットに対応した使用フラグからなりあらかじめ設
定された機械語命令により前記対応する使用フラグが使
用状態にセットされ、あらかじめ設定された他の機械語
命令により前記対応する使用フラグが未使用状態にセッ
トされるベクトルレジスタ使用状態保持手段を含むこと
を特徴とするベクトルプロセッサ。 - (2)前記使用状態保持手段の内容を主記憶のタスク制
御ブロックに格納する手段、主記憶のタスク制御ブロッ
クに格納されている前記ベクトルレジスタセットの使用
情報を前記ベクトルレジスタセット使用状態保持手段に
格納する手段を備えることを特徴とする特許請求の範囲
第(1)項記載のベクトルプロセッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7714085A JPS61235985A (ja) | 1985-04-11 | 1985-04-11 | ベクトルプロセツサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7714085A JPS61235985A (ja) | 1985-04-11 | 1985-04-11 | ベクトルプロセツサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61235985A true JPS61235985A (ja) | 1986-10-21 |
Family
ID=13625496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7714085A Pending JPS61235985A (ja) | 1985-04-11 | 1985-04-11 | ベクトルプロセツサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61235985A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6234242A (ja) * | 1985-08-07 | 1987-02-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ処理システム |
JPH01309135A (ja) * | 1988-06-08 | 1989-12-13 | Toshiba Corp | マイクロプロセッサ |
JPH01320541A (ja) * | 1988-06-22 | 1989-12-26 | Nec Corp | レジスタ退避復帰方式 |
JP2015501019A (ja) * | 2011-10-03 | 2015-01-08 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | コンピュータ・システム内のオペランド活性情報の維持 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50128952A (ja) * | 1974-03-29 | 1975-10-11 | ||
JPS5720864A (en) * | 1980-07-11 | 1982-02-03 | Hitachi Ltd | Vector processor |
JPS58114274A (ja) * | 1981-12-28 | 1983-07-07 | Hitachi Ltd | デ−タ処理装置 |
-
1985
- 1985-04-11 JP JP7714085A patent/JPS61235985A/ja active Pending
Patent Citations (3)
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US10061588B2 (en) | 2011-10-03 | 2018-08-28 | International Business Machines Corporation | Tracking operand liveness information in a computer system and performing function based on the liveness information |
US10078515B2 (en) | 2011-10-03 | 2018-09-18 | International Business Machines Corporation | Tracking operand liveness information in a computer system and performing function based on the liveness information |
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