JPS61235985A - ベクトルプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は科学技術計算を高速に行なうためのベクトルプ
ロセッサに関し、特にベクトルプロセッサにおいて高速
にタスクスイッチを可能にする技術に関する。

（従来技術とその問題点） ベクトルプロセッサはその内部に複数の演算パイプライ
ン、複数のベクトルレジスタセットからなるベクトルレ
ジスタを持ちベクトル命令によりベクトルレジスタセッ
ト内の全データに対して一括して高速に演算、転送等の
処理を高速に行なうことができる。これにより、偏微分
方程式等の科学技術計算を高速に実行できるという特徴
があることが知られている（日経エレクトロニクス（１
９８３，４，１１）１０９頁）。

しかしながら、ベクトルプロセッサ上で複数のタスクを
実行しようとする場合（即ちマルチタスキングを行なう
場合）には、タスクがベクトルレジスタセットを使用し
ている場合にはタスクの切シ替えに際して使用中のベク
トルレジスタセットを待避／格納する必要があるが、従
来はベクトルレジスタセットが使用中であるかどうかを
ハードウェア的に管理する手段がなかつたためにタスク
がベクトルレジスタセットを頻繁には使用しないもので
あってもあるいは全ベクトルレジスタセットを使用しな
いものであっても一律に使用するものとしてタスク切り
替えに際しては全ベクトルレジスタセットを常に待避／
格納する必要が１りシこれがマルチ、タスクを行なうベ
クトルプロセッサの処理能力を低下せしめるという問題
点があった。

（発明の目的） 本発明の目的は、ベクトルレジスタが使用中であるかど
うかを保持する手段をもつことにより、タスクの切換え
に際して使用中のベクトルレジスタに対してのみその内
容の退避／格納を行えるようにしマルチタスクで動作す
るベクトルプロセッサにおけるタスク切換えのオーバヘ
ッドを減少させ処理能力の向上したベクトルプロセッサ
を提供することにある。

（発明の構成） 本発明の装置は、複数個のレジスタセットからなるベク
トルレジスタを上表えるベクトルプロセッサにおいて、
前記各レジスタセットに対応した使用フラグからなりあ
らかじめ設定された機械語命令により前記対応する使用
フラグが使用状態にセットさ″れ、あらかじめ設定され
た他の機械語命令により前記対応する使用フラグが未使
用状態にセットされるベクトルレジスタ使用状態保持手
段を含んで構成される。

（実施例） 次に本発明の実施例について図面を参照して詳細に説明
する。

以下説明する実施例においては、ベクトル命令として、
ベクトルロード命令、ベクトルストア命令、ベクトル演
算命令が設けられている。

ベクトルロード命令は、第２図（ｂ）　Ｋ示すフォーマ
ットをもち、第１オペランド０ｐｒｌで指定される汎用
レジスタに格納されているアドレスから始まる主記憶上
の６４ワードのデータを第２オペランド０ｐｒ２で指定
されるレジスタセットに格納する。

ベクトルストア命令は、同じく第２図（ｂ）に示すフォ
ーマットをもち、第１オペランドＯｐｒ　１　で指定さ
れるレジスタセットのデータを第２オペランドｏｐｒ２
で指定される汎用レジスタに格納されているアドレスか
ら始まる主記憶の６４ワードの記憶位置に格納する。

ベクトル演算命令は、第２図（ａ）に示す７ｆ−！ット
をもち第１オペランドｏｐｒ　ｌで指定されるレジスタ
セットと第２オペランドｏｐｒ２で指定されるレジスタ
セットとの内容に対して命令コードｏｐｃで指定される
演算を行い、結果を第３オペランド０ｐｒ３で指定され
たレジスタセットに格納する。

第１図は本発明の第１の実施例を示すブロック図である
。

本実施例において、ベクトルレジスタＶＲは、６４個の
レジスタセットＲ８Ｏ〜’Ｒ８６３からなシ、各レジス
タセットは、６４ワードのレジスタＲ１゜０〜Ｒｉ、６
３をもつ。

また、演算パイプラインとしては、論理演算用。

加減算用９乗算用、除算用としてＰＩ、Ｐ２．Ｐ３、お
よびＰ４が設けられる。

各演算パイプラインは第１および第２の２個の入力およ
び１個の出力をもち第１の入力には、ベクトル演算命令
の第１オペランドｏｐｒ１で指定されたベクトルレジス
タセットの出力が印加され、第２の入力には同じくベク
トル演算命令の第２オペランド０ｐｒ２で指定されたベ
クトルレジスタセットの出力が印加される。また、各パ
イプラインの出力は、ベクトル演算命令の第３オペラン
ドｏｐｒ３で指定されるベクトルレジスタセットに印加
される。

各レジスタセラ）Ｒ８ｉ　　は２つの出力をもつ。

レジスタセラ）Ｒ８０〜：ａＳ６３の第１の出力は選択
信号ＳＳｌにより／選択され（選択される印として以下
図面にＸ印を付す）選択された出力が各パイプ２インＰ
１〜Ｐ４の第１の入力および書込データレジスタＷＤＲ
に印加されている。同じくレジスタセラ）Ｒ８Ｏ〜Ｒ８
６３の第２の出力は選択信号８８２により選択され、選
択された出力が各演算パイプラインＰＩ〜Ｐ４の第２の
入力に印加される。

レジスタセラ）Ｒ８Ｏ〜Ｒ，８６３の入力には演算パイ
プラインＰ１〜Ｐ４の出力および読出しデータレジスタ
ＲＤＲの出力が印加されておシ、選択信号ＳＳ３により
選択されたレジスタセットに対してデータの書込みが可
能となっている。

書込みデータレジスタＷＤＨの出力は主記憶ＭＭに印加
さへ主記憶ＭＭの出力は、読出しデータレジスタＲＤＲ
に印加されている。

命令レジスタＩＲは、実行すべき命令を保持するレジス
タであシ、その命令コード部ＯＰＣの出力は、命令デコ
ーダ実行制御部ＤＣＤＫ印加されている。第１オペラン
ド部０ｐｒｌの出力は、選択信号ＳＳｌとして、第１オ
ペランドとして指定されたレジスタセットの選択に使用
される。第２オペランド部ｏｐｒ２の出力は、ベクトル
演算命令の場合には第２オペランドの選択のための信号
線ＳＳ２として使用され、ベクトルストア命令の場合に
は、書込みのためのレジスタセット選択信号Ｓ８３とし
て使用される。第３オペランド部ｏｐｒ３の出力は、ベ
クトル演算命令の場合に、結果を格納スべきレジスタセ
ットの選択信号８Ｓ３として使用される。

命令デコーダ実行制御部ＤＣＤは、命令レジスタ上の命
令を解読し、その命令で指定された動作を行う。

ベクトル演算命令の１つであるベクトル加算命令の実行
について簡単に説明する。

命令デコーダ実行制御部ＤＣＤは、命令レジスタセット
の命令がベクトル加算命令であることを命令コード部ｏ
ｐｃの値により識別すると、演算パイプラインＰ２での
演算として加算を指定したうえで第１オペランドｏｐｒ
ｌで指定されるレジスタセラ）　Ｒ８ｉおよび、第２オ
ペランドｏｐｒ２で指定されるレジスタセットＲ８ｊの
各々第Ｏワード（Ｒ１，ｏ）、（Ｒｊ、ｏ）　から、各
りｑツク毎に順次Ｍ１ｒｙ−ト（Ｒｉ、ｌ）、（Ｒｊ、
１）、第２’７−）”（Ｒｉ。

２）　、　（Ｒｊ　、　２）、と読出してゆき、演算パ
イプラインＰ２１Ｃ印加するとともに演算パイプライン
Ｐ２から、第０ワードに対する演算結果が得られた時点
でこれを第３オペランドｏｐｒ３で指定されるレジスタ
セラ）Ｒ８ｋの第Ｏワード（Ｒ，に、Ｏ）に格納し、各
クロック毎に次々に演算パイプラインＰ２の出力にあら
れれる第１．第２．・・・・・・ワードに対する結果も
順次（Ｒｋ、１）、（Ｒｋ、２）に書込んでゆく。この
ようにして、レジスタセットＲ８ｉ　。

Ｒ８ｊ　　の第６３ワードまでのデータを読出し、これ
に対する演算結果をレジスタセラ）Ｒ８ｋ　　の第６３
ワード（Ｒｋ、ｓ３）に格納し終るとベクトル加算命令
が完了する。

他のベクトル処理命令に関しても同様である。

第１の実施例では、更に各レジスタセラ）Ｒｈ。

〜Ｒ８６３の使用状態を保持する手段として、６４ビツ
トの使用フラグＦＯ〜Ｆ６３からなる７ラグレジスタＦ
Ｒをもつ。

フラグレジスタＦＲＫは、選択信号線として選択信号８
８３が印加され、フラグセット信号＠ＩＦｓにセット信
号が印加されると、選択信号ＳＳａで指定されるフラグ
が１にセットされる。またフラグリセット信号線Ｆｒに
リセット信号が印加されると、選択信号８８３で指定さ
れるフラグがＯＫリセットされるように構成されている
。

次に第１の実施例における動作を説明する。

第１の実施例においては、レジスタセットがベクトル演
算命令およびベクトルロード命令の実行により演算結果
であるデータ、あるいは、主記憶から読出されたデータ
の格納先として指定されると、そのレジスタセットを使
用中とみなし、ベクトルストア命令により、その内容が
主記憶に書戻された場合には、そのレジスタセットを未
使用になったとみなす。

このために、命令デコーダ実行制御部ＤＣＤは、ベクト
ル処理命令の実行に際し、従来のベクトル演算、ベクト
ルストア、ベクトルロードのための制御に加えて、次の
処理を行う。

即ち、ベクトルロード命令であることが識別されると第
２オペランドｏｐｒ２の出力を選択信号Ｓ８３としてフ
ラグレジスタＦＲに印加するとともに、セット信号線Ｆ
ｓにセット信号を印加することにより、ベクトルストア
命令のデータ転送先として第２オペランドで指定された
レジスタセットに対応する使用フラグを１にセットする
。

同様に、ベクトル演算命令であることが識別されると、
命令レジスタＩＲの第３オペランドｏｐｒ３の出力を選
択信号８８３としてフラグレジスタＰＲに印加するとと
もに、セット信号線Ｆｓにセット信号を印加することに
より、演算結果データの格納先のレジスタセットに対応
する使用フラグを１にセットする。

またベクトルストア命令であることが識別されると、命
令レジスタＩＲの第１オペランドｏｐｒｌの値を選択信
号８８３として印加するとともに１フラグリセット信号
線Ｆｒにリセット信号を印加することにより第１オペラ
ンドｏｐｒｌで指定されるレジスタセットに対応する使
用フラグをリセットする。

次に本発明の第２の実施例を説明する。

第２の実施例においては、レジスタセットを使用状態、
および未使用状態にするための特別の機械語命令フラグ
セット命令、リセット命令が用意される。この命令は第
２図（Ｃ）に示す命令フナ−マットをもつ。この命令は
、命令コード１ｏｐｃと１個のオペランド部ａｐｒとか
らなり命令コード部ｏｐｃは各々フラグリセット命令、
フラグリセット命令であることを示す特別の値をもち、
オペランド部は、この命令でセットあるいはリセットす
べき使用フラグを指定する。

命令デコーダ実行制御部ＤＣＤは、命令レジスタセット
の命令がフラグセット命令であることを識別すると命令
レジスタＩＲの第１オペランド部ｏｐｃの値を選択信号
８８３として、フラグレジスタＦＲＫ印加するとともに
、フラグセット信号線Ｆｓにセット信号を印加する。こ
れにより、命令のオペランド部ａｐｒで指定されたレジ
スタセットが使用状態とされる。

同様に１命令が７ラグリセツト命令であることが識別さ
れた場合には、フラグリセット信号線Ｆｒにリセット信
号が印加され、命令のオペランド部ａｐｒで指定される
使用フラグがリセットされ、対応するレジスタセットが
未使用状態とされる。

次に本発明の第３の実施例を説明する。

第３図は本発明の第３の実施例を示すブロック図である
。第３の実施例においては、フラグレジスタＰＲの内容
を主記憶ＭＭ上のタスク制御ブロックに格納する手段お
よび主記憶上のタスク制御ブロック上のベクトルレジス
タ使用情報をフラグレジスタＰＲに格納する手段として
、特別な機械語命令、フラグレジスタストア命令および
フラグレジスタロード命令が用意される。この２つの命
令７ナーマツトは第２図（Ｃ）　Ｋ示すように、命令コ
ード１ｏｐｃと、１個のオペランド部ａｐｒとをもつ。

このオペランド部ａｐｒは主記憶上のベクトルレジスタ
使用情報の格納位置を保持する汎用レジスタ番号を指定
する。

本実施例においては、フラグレジスタＦＲの６４ビツト
の情報は書込みデータレジスタＷＤＲに印加され、これ
を経由して主記憶ＭＭに書込むことができるとともに、
読出しデータレジスタＲＤＲの出力はフラグレジスタＦ
Ｒにも印加されている。

命令デコーダ実行制御部ＤＣＤは、これらの特別な機械
語命令が識別されると次の処理を行う。

即ち、これがフラグレジスタストア命令である場合には
、フラグレジスタＰＲの内容を書込みデータレジスタＷ
ＤＲに格納したうえで、この内容をオペランド部ａｐｒ
で指定される汎用レジスタの値をアドレスとして主記憶
に書込む。

フラグレジスタロード命令である場合には、オペランド
部ａｐｒで指定される汎用レジスタの内容をアドレスと
して、主記憶の内容を読出しデータレジスタＲＤＲに読
出したうえで、フラグレジスタロード信号Ｆｗを印加す
ることによりこの値をフラグレジスタＦＲに格納する。

以上の本発明の各実施例においてベクトルプロセッサ一
体の詳細な構成に関しては、本発明の主旨とは直接の関
係がないので説明は省略したが、これらは従来の技術に
より実現される仁とは明らかであろう。また、本実施例
におけるベクトル処理命令の種類、７ナーマツト、ベク
トルレジスタノ構成、パイプラインの構成等についても
、説明の便宜上設定したものであシ、本発明が仁の設定
に限定されるものではないことは明らかでありまたとえ
ば、ベクトル処理命令として、ベクトルレジスタと主記
憶の間で演算を行う命令を用意することも可能であり、
また、オペランドにおける主記憶のアドレスについても
、従来知られている種々の７ドレシング手法を用いるこ
とも可能である。

また、本発明の第１の実施例では、既存のベクトル処理
命令を利用して、レジスタセット使用情報の設定を行い
、第２の実施例においては、レジスタセット使用情報の
設定のために特別の機械語命令を用意しているが、たと
えば、使用状態への設定に関しては、第１の実施例に示
されるように既存のベクトル処理命令を利用し、未使用
状態への設定に関しては、第２の実施例で示されるよう
に特別の機械語命令を使用することも可能であろう。

また、第３の実施例においては、主記憶上のタスク制御
ブロックへのフラグレジスタ上のベクトルレジスタ使用
情報の格納、タスク制御ブロックから７ラグレジスタへ
の格納の手段として、主記憶とフラグレジスタ間のデー
タ転送のための特別の機械語命令を用意したが、これに
関しても他の方法を用いることが可能である。たとえば
、フラグレジスタと汎用レジスタ間でのデータ転送命令
を設け、この命令と、汎用レジスタと主記憶間のデータ
転送命令により、ベクトルレジスタ使用情報の退避、格
納を行うことも可能であシ、更には、ファームウェア化
されたタスク切換え機構により行うよう構成することも
可能であろう。

（発明の効果） 本発明にはタスクの切換えに際しては使用中のレジスタ
セットについてのみ、内容の退避／格納を行うことによ
り、タスクの切換えの高速化が可能トなシ、ベクトルプ
ロセッサの処理能力を向上させることができるという効
果がある。

【図面の簡単な説明】

第１図は、本発明の第１および第２の実施例を示すブロ
ック図、第２図は、本発明の実施例における命令のフォ
ーマットを示す図であシ第２図（ａ）は、ベクトル演算
命令、（ｂ）はベクトル転送命令、（Ｃ）はフラグセッ
ト命令、フラグリセット命令。 フラグレジスタ転送命令の７ｔ−マットを示す図、第３
図は、本発明の第３の実施例を示すブロック図である。 ＩＲ・・・・・・命令レジスタ、ＤＣＤ・・・・・・命
令デコーダ実行制御部、ＶＲ・・・・・・ベクトルレジ
スタ、Ｒ８Ｏ〜Ｒ８６３・・・・・・レジスタセット、
Ｐ１〜Ｐ４・・・・・・演算パイプライン、ＰＲ・・・
・・・フラグレジスタ、ＭＭ・・・・・・主記憶、ＲＤ
Ｒ・・・・・・読出しレジスタ、ＷＤＲ・・・・・・書
込みレジスタ。 （ａつ ＜ｂ） 榮２　剖

Claims (2)

【特許請求の範囲】
1. （１）複数個のレジスタセットからなるベクトルレジス
   タをそなえるベクトルプロセッサにおいて、前記各レジ
   スタセットに対応した使用フラグからなりあらかじめ設
   定された機械語命令により前記対応する使用フラグが使
   用状態にセットされ、あらかじめ設定された他の機械語
   命令により前記対応する使用フラグが未使用状態にセッ
   トされるベクトルレジスタ使用状態保持手段を含むこと
   を特徴とするベクトルプロセッサ。
2. （２）前記使用状態保持手段の内容を主記憶のタスク制
   御ブロックに格納する手段、主記憶のタスク制御ブロッ
   クに格納されている前記ベクトルレジスタセットの使用
   情報を前記ベクトルレジスタセット使用状態保持手段に
   格納する手段を備えることを特徴とする特許請求の範囲
   第（１）項記載のベクトルプロセッサ。