JPS5921059B2 - アドレス計算処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、アドレス計算処理方式、特にデイスプレース
メントの値やインデスク・レジスタの内容のビット幅に
くらべてベース・レジスタの内容のビット幅を大とされ
、ベース・レジスタの内容２０をワーク・メモリから２
つのアクセスによつてフェッチできるデータ処理装置に
おいて、上記３者を符号付き加算してオペランドのアド
レス計算を行なう処理を高速化するようにしたアドレス
計算処理方式に関するものである。

２５データ処理装置においては、処理を実行するに当つ
て、オペランドのアドレス計算を行なう必要がある。

比較的大型機においては、該計算を行なうために専用の
演算回路を用意するようにされるが、小型機においては
、メインの演算回路と共用３０して金物を節約すること
が多い。一方、データ処理装置の構成が、アドレス情報
のビット幅とデータのビット幅とが等しい場合に最も効
果的であり、小型機においては従来このように設計され
ていた。

しかし、半導体技術の進歩３５に伴なつて、メイン・ス
トレージの記憶容量が増大されており、小型機において
も上記データのビット幅にくらべてアドレス情報のビッ
ト幅を大とすることが要請されるようになつてきた。こ
の場合、それに対応してビツト幅を増大することは、内
部バスを含めてビツト幅を増大させることとなり、小型
機においては必らずしも得策でない。

このために、いわゆるベース・レジスタのビツト幅のみ
を増大させて、上記に対処することが考慮されている。
しかし、この場合に１つの問題が提起される。

即ち、上記ベース・レジスタは一般にローカル・メモリ
（本明細書においてはワーク・メモリと呼ぶ）に格納さ
れるものであつて、上記ベース・レジスタのビツト幅が
大となると、上記ワーク・メモリ上で２つの語に区分さ
れて格納されることとなり、ワーク・メモリから２回に
分けてフエツチする必要が生じる。このために、上記ア
ドレス計算を行なうに当つて、処理サイクルが増大され
ることとなり、システム全体の処理速度に大きい影響を
与えることとなる。本発明は、上記の点を解決すること
を目的としており、上記ワーク・メモリを互に独立に２
つのアクセス部によつてアクセスし得るよう構成すると
共に、データ・ラツチ機能をもうけて上記ワーク・メモ
リの内容を１マシン・サイクル中に少なくとも３個分ア
クセスできるよう構成し、上記処理サイクルを２サイク
ルで足りるようにすることを目的としている。

そして、そのため、本発明のアドレス計算処理方式は、
主記憶装置から与えられるｐビツトに等しいかｐビツト
より小さいビツト幅をもつデイスプレースメントの値と
、ワーク・メモリ中に保持されｐビットに等しいかｐビ
ツトより小さいビツト幅をもつインデクス・レジスタの
内容と、上記ワーク・メモリ中に保持されｐビツトより
も大きいビツト幅をもちかつ上記ワーク・メモリから複
数回のフエツチにより読出されるベース・レジスタの内
容とを加算して、オペランドのアドレス位置を計算する
アドレス計算処理方式において、上記ワーク・メモリを
互に少なくとも２つの独立したアクセス部によつて互に
独立にアクセスできるよう構成すると共に上記ワーク・
メモリから読出されたデータをラツチする機能をもうけ
て上記ワーク・メモリの内容を１マシン・サイクル中に
少なくとも３個分アクセスすべく読出しアドレスが供給
されてなり、更に、上記ベース・レジスタの内容のうち
の下位データと上記ディスプレースメントの値あるいは
インデクス・レジスタの内容のいずれか一方と加算する
第１の加算処理の間に、上記ベース・レジスタの内容の
うちの上位データを上記ワーク・メモリからフエツチし
て１つのレジスタにセツトするよう構成し、上記第１の
加算結果と上記いずれか他方とを加算する第２の加算処
理結果Ａ、上記第１の加算処理結果および第２の加算処
理結果の夫々のキャリＢ，および上記レジスタにセツト
されたベース・レジスタの内容のうちの上位データＣを
抽出し、上記ＢとＣとを上記第２の加算処理の間にイン
クレメンタによつて加算すると共に、上記Ａと該インク
レメンタの出力とによつて上記求めるべきアドレス位置
を決定するようにしたことを特徴としている。以下図面
を参照しつつ説明する。第１図は本発明の対象とするア
ドレス計算を説明する説明図、第２図は一般に考慮され
る計算処理方式の→ｕ、第３図および第４図は夫々第２
図図示の方式を採用した場合の互に異なる態様のタイム
・チヤート、第５図は本発明の一実施例構成、第６図は
その動作を説明するタイム・チヤート、第７図は本発明
の他の一実施例構成の要部、第８図および第９図は夫々
第７図図示の構成を採用した場合の互に異なる態様のタ
イム・テヤートを示す。

第１図に示す如く、ベース・レジスタの内容を例えば２
４ビツトとし、インデクス・レジスタの内容とデイスプ
レースメントの値とを例えば１６ビツトとして、３者を
加算してオペランド・アドレスを計算することが行なわ
れる。

なお、この場合、インデスク・レジスタとベース・レジ
スタとは、第２図を参照して説明する如く、ワーク・メ
モリ上に用意され、またデイスプレースメントの値はメ
イン・ストレージからフエツチされて与えられる。第２
図は上記計算を行なうに当つて一般に考慮される計算処
理方式の一例を示している。

図中、１はワーク・メモリであつて例えば１６ビツトの
ビツト幅をもつもの、２はインデクス・レジスタ、３−
０，３−１は一緒になつてベース・レジスタを構成する
もの、４はメイン・ストレージ・りード・データ・レジ
スタであつて図示の状態でデイスプレースメントの値が
セツトされるもの、５はレジスタ、６はラツチ回路、７
は加算器、８−１，８−２は夫々キヤリ保持フリツプ・
フロツプ、９は定数生成部であつて上記キヤリ保持フリ
ツプ・フロツプの内容に応じて値「０」又は「１」を生
成するものを表わしている。第３図図示タイム・チヤー
トの態様の場合、次のように計算される。

即ち、（１）サイクルＩにおいて、Ｘバス上にワーク・
メモリ１からベース・レジスタの内容下位Ｌが読出され
、かつレジスタ４にデイスプレースメントの値がセツト
されて、加算器７によつて加算される。

そしてその結果がＺバス上に出力される。（２）サイク
ルにおいて、Ｘバス上にワーク・メモリ１からベース・
レジスタの内容上位Ｕが読出され、かつ上記サイクルＩ
の加算結果のキャリがフリツプ・フロツプ８−１にセツ
トされていることから、両者の加算が行なわれる。

該サイクルの先頭において、上記サイクルＩの加算結果
がレジスタ５の下位Ｌにセツトされる。（３）サイクル
において、Ｘバス上にレジスタ５の内容下位Ｌが供給さ
れかつＹバス上にワーク・メモリ１からインデスク・レ
ジスタの内容が読出されて、加算器７によつて加算され
る。該サイクルの先頭において、上記サイクルの加算結
果がレジスタ５の上位Ｕにセツトされる。

（４）サイクルにおいて、Ｘバス上にレジスタ５の内容
上位Ｕが供給される。このとき上記サイクルの加算によ
つて生じたキャリがフリツプ・フロツプ８−１にセツト
されることから、加算器７によつて加算される。また該
サイクルの，先頭において、上記サイクルの加算結果が
レジスタ５の下位Ｌにセツトされる。そして、該サイク
ルにおいて、第１図図示の加算結果が得られ、メイン・
ストレージに対してアクセス・アドレスが与えられる。
上記の如く処理されるが、第３図図示の場合４サイクル
を必要とする。

第４図図示のタイム・チヤートの態様の場合、次のよう
に計算される。

（５）サイクルＩにおいて、Ｘバス上にワーク・メモリ
１からベース・レジスタの内容下位Ｌが読出され、かつ
レジスタ４にデイスプレースメントの値がセツトされて
、加算器７によつて加算される。

そしてその結果がＺバス上に出力される。３）サイクル
において、ワーク・メモリ１からィンデクス・レジスタ
の内容がＹバス上に読出される。

そして該サイクルの先頭において上記サイクルＩの加算
結果がレジスタ５の下位Ｌにセツトされることがら、僅
かに遅れて該レジスタ５の内容下位ＬがＸバス上に供給
される。この結果、加算器７は両者の加算を行なう。上
記サイクルＩの加算によつて生じたキャリはフリツプ・
フロツプ８−１にセツトされ、該サイクルの加算時にフ
リツプ・フロツプ８−２にセツトされる。７）サイクル
において、Ｘバス上にワーク・メモリ１からベース・レ
ジスタの内容上位が読出される。

該サイクルの先頭において、上記サイクルの加算結果が
レジスタ５の下位Ｌにセツトされ、かつ該加算時に生じ
たキャリがフリツプ・フロツプ８−１にセツトされる。
このとき、定数生成部９は２つのフリツプ・フロツプ８
−１と８−２との内容から定数「０」又は「１］を生成
して、Ｙバス上に出力する。

したがつて、加算器７は、両者バス上の内容について加
算を行ない同時にフリツプ・フロツプ８−１の内容を足
し込む。この結果、第１図図示の加算結果が出そろうこ
ととなり、メイン・ストレージに供給される。上記の如
く処理されるが、第４図図示の場合、３サイクルを必要
とする。

第５図は本発明の一実施例構成を示し、図中の符号１，
２，３−０，３−１，４，７，８一１は第２図に対応し
、５−Ｕ，５−Ｌは第２図図示レジスタの上位Ｕと下位
Ｌとを表わし、１０はゲート、１１はインクリメンタを
表わしている。

図示の場合、ワーク・メモリ１としていわゆる２ポート
ＲＡＭが用いられ、該２ポートＲＡＭの場合、同時に２
つの互に異なるアドレス情報によつて２つの番地をアク
セスすることができる。

そして、１サイクル分が２００ｎｓとするとき、１００
ｎｓ程度の間アドレス情報を印加しておくことによつて
必要な読出しを行なうことが可能である。なお、図示の
場合、第２図図示のレジスタ５の下位Ｌがワーク・メモ
リ１内に保持されるものとして示されている。動作は次
のように行なわれる。即ち、（８）サイクルＩの前半に
おいて、アドレスＡＤ．Ａとしてベース・レジスタの内
容下位Ｌを読出すアドレスが与えられ、アドレスＡＤ．
Ｂとしてベース・レジスタの内容Ｕを読出すアドレスが
与えられる。

そしてこの結果、ワーク・メモリ１からＸバス上にベー
ス・レジスタの内容下位Ｌが読出され、このときレジス
タ４にセツトされているデイスプレースメントの値と加
算器７によつて加算される。一方ワーク・メモリ１から
ベース・レジスタの内容上位Ｕが読出され、レジスタ５
−Ｕに供給される。このときゲート１０はオフされてい
ることは言うまでもない。（９）サイクルＩの後半にお
いて、アドレスＡＤ．Ａとしてレジスタ５−Ｌに書込む
アドレスが与えられ、アドレスＡＤ．Ｂとしてインデス
ク・レジスタの内容を読出すアドレスが与えられる。（
至）サイクルにおいて、図示の如くｘバス上にレジスタ
５−Ｌの内容が読出され、Ｙバス上にインデクス・レジ
スタの内容が読出され、加算器７によつて加算される。
上記サイクルＩの加算時に生じたキヤリはフリツプ・フ
ロツプ８一１にセツトされており、該サイクルの加算時
に生じたキヤリは、図示インクリメンタ１１に供給され
る。この結果インクリメンタ１１は、フリツプ・フロツ
プ８−１の内容と該サイクルの加算時に生じたキャリと
にもとづいて、値「Ｏ」又は「１」又は「２」をレジス
タ５−Ｕの内容に附加する。このとき、第１図図示の加
算結果が出そろうこととなつて、メイン・ストレージに
供給される。第７図は本発明の他の一実施例を示し、図
示の場合、ワーク・メモリが２つのメモリ１Ａと１Ｂと
に分離され夫々独立にアクセスできるよう構成されてい
る。

図中の符号４，５−Ｕ，７は第５図に対応し、６Ａ，６
Ｂは夫々ラッチ回路を表わしている。図示構成の場合、
各メモリの出力端においてラツチ６Ａ又は６Ｂの入力側
からメモリ出力を分岐することが可能であり、第８図図
示の処理態様と第９図図示の処理態様とを採用すること
ができる。

第８図図示の場合、サイクルＩにおいて、ベース・レジ
スタの内容下位Ｌとデイスプレースメントの値とを加算
し、その間インデクス・レジスタの内容をレジスタ５−
Ｌにセツトしておくようにされる。また第９図図示の場
合、サイクル１において、ベース・レジスタの内容下位
Ｌとデイスブレースメントの値とを加算し、その間ベー
ス・レジスタの内容上位をレジスタ５−Ｕにセツトして
おくようにする。上記第５図ないし第９図を参照して説
明した如く、本発明によれば、２サイクルによつてアド
レス計算を行なうことが可能となり、特に本願明細書冒
頭に述べた如きアドレス計算を行なうデータ処理装置に
おいてきわめて有効である。

【図面の簡単な説明】

第１図は本発明の対象とするアドレス計算を説明する説
明図、第２図は一般に考慮される計算処理方式の一例、
第３図および第４図は夫々第２図図示の方式を採用した
場合の互に異なる態様のタイム・テャート、第５図は本
発明の一実施例構成、第６図はその動作を説明するタイ
ム・チヤート、第７図は本発明の他の一実施例構成の要
部、第８図および第９図は夫々第７図図示の構成を採用
した場合の互に異なる態様のタイム・チヤートを示す。 図中、１はワーク・メモリ、２はインデクス・レジスタ
、３はベース・レジスタ、４はメイン・ストレージ・リ
ード・データ・レジスタ、５はレジスタ、６はラツチ、
７は加算器、８はフリツプ・フロツプ、１１はインクリ
メンタを表わす。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置から与えられるｐビットに等しいがｐビ
   ットより小さいビット幅をもつディスプレースメントの
   値と、ワーク・メモリ中に保持されｐビットに等しいか
   ｐビットより小さいビット幅をもつインデクス・レジス
   タの内容と、上記ワーク・メモリ中に保持されｐビット
   よりも大きいビット幅をもち、かつ上記ワーク・メモリ
   から複数回のフェッチにより読出されるベース・レジス
   タの内容とを加算して、オペランドのアドレス位置を計
   算するアドレス計算処理方式において、上記ワーク・メ
   モリを互に少なくとも２つの独立したアクセス部によつ
   て互に独立にアクセスできるよう構成すると共に上記ワ
   ーク・メモリから読出されたデータをラッチする機能を
   もうけて上記ワーク・メモリの内容を１マシン・サイク
   ル中に少なくとも３個分アクセスすべく読出しアドレス
   が供給されてなり、更に、上記ベース・レジスタの内容
   のうちの下位データと上記ディスプレースメントの値あ
   るいはインデスク・レジスタの内容のいずれか一方と加
   算する第１の加算処理の間に、上記ベース・レジスタの
   内容のうちの上位データを上記ワーク・メモリからフェ
   ッチして１つのレジスタにセットするよう構成し、上記
   第１の加算結果と上記いずれか他方とを加算する第２の
   加算処理結果Ａ、上記第１の加算処理結果および第２の
   加算処理結果の夫々のキャリＢ、および上記レジスタに
   セットされたベース・レジスタの内容のうちの上位デー
   タＣを抽出し、上記ＢとＣとを上記第２の加算処理の間
   にインクレメンタによつて加算すると共に、上記Ａと該
   インクレメンタの出力とによつて上記求めるべきアドレ
   ス位置を決定するようにしたことを特徴とするアドレス
   計算処理方式。