JP2778583B2 - 低消費電力マイクロプロセッサ - Google Patents
低消費電力マイクロプロセッサInfo
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
- Power Sources (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は低消費電力マイクロ
プロセッサに係わり、特に実行中の命令から抽出された
ビット長情報にそれぞれ対応するレジスタおよび演算回
路のみを動作させ、非実行中の命令で扱うビット長をも
つレジスタおよび演算回路に供給されるクロックを停止
するようにした低消費電力マイクロプロセッサに関す
る。
プロセッサに係わり、特に実行中の命令から抽出された
ビット長情報にそれぞれ対応するレジスタおよび演算回
路のみを動作させ、非実行中の命令で扱うビット長をも
つレジスタおよび演算回路に供給されるクロックを停止
するようにした低消費電力マイクロプロセッサに関す
る。
【０００２】
【従来の技術】一般的なコンピュータは、フォンノイマ
ンが提案した技術以来、次に述べるような構成要素を備
えるようになった。すなわち、中央処理装置（ＣＰ
Ｕ）、記憶装置（メモリ）、入出力装置（Ｉ／Ｏ）の３
要素である。中央処理装置、すなわちプロセッサはさら
に演算部と制御部とからなる。
ンが提案した技術以来、次に述べるような構成要素を備
えるようになった。すなわち、中央処理装置（ＣＰ
Ｕ）、記憶装置（メモリ）、入出力装置（Ｉ／Ｏ）の３
要素である。中央処理装置、すなわちプロセッサはさら
に演算部と制御部とからなる。
【０００３】ここでいう演算部とは、現在データパスと
呼ばれるものであり、次の３つ構成要素、すなわち、Ａ
ＬＵやシフタ等の演算回路およびレジスタと、これら相
互間を接続するとともにデータを伝達するための通信バ
スである。
呼ばれるものであり、次の３つ構成要素、すなわち、Ａ
ＬＵやシフタ等の演算回路およびレジスタと、これら相
互間を接続するとともにデータを伝達するための通信バ
スである。
【０００４】また、コピュータの構成は、その時代に使
用可能なハードウェア技術に強く依存している。つま
り、プロセッサが出現した当時は、上述したデータパス
が４ビット構成であった。すなわち、レジスタおよび演
算回路等で処理が可能なデータ等が４ビットの幅であっ
た。
用可能なハードウェア技術に強く依存している。つま
り、プロセッサが出現した当時は、上述したデータパス
が４ビット構成であった。すなわち、レジスタおよび演
算回路等で処理が可能なデータ等が４ビットの幅であっ
た。
【０００５】同様にこれらのハードウェア間を接続して
いる通信バスも４本であった。しかし、半導体の微細化
技術が進歩してくると、プロセッサ内にインプリメント
可能ハードェア量が膨大なものとなってきたために、レ
ジスタおよび演算回路の機能が飛躍的に向上してきた。
いる通信バスも４本であった。しかし、半導体の微細化
技術が進歩してくると、プロセッサ内にインプリメント
可能ハードェア量が膨大なものとなってきたために、レ
ジスタおよび演算回路の機能が飛躍的に向上してきた。
【０００６】この機能向上とともに、処理の可能なデー
タ長、つまりデータパスの幅が４ビットから８ビット
ヘ、８ビットから１６ビットへと拡張され、現在の高性
能プロセッサでは、データパスの幅が６４ビットへと増
加してきている。
タ長、つまりデータパスの幅が４ビットから８ビット
ヘ、８ビットから１６ビットへと拡張され、現在の高性
能プロセッサでは、データパスの幅が６４ビットへと増
加してきている。
【０００７】また、プロセッサは従来の計算装置として
のコンピュータなどの処理装置から電気製品の計算処理
装置へとその応用分野はすます広がってきている。
のコンピュータなどの処理装置から電気製品の計算処理
装置へとその応用分野はすます広がってきている。
【０００８】最近では、電池駆動型の電気製品にも用い
られ、その処理能力への要求が高まるにつれて、高性能
なプロセッサを用いるケースが増加している。このよう
な場合、電力源が電池であるということで、消費電力の
低減に対する要求が高まってきている。
られ、その処理能力への要求が高まるにつれて、高性能
なプロセッサを用いるケースが増加している。このよう
な場合、電力源が電池であるということで、消費電力の
低減に対する要求が高まってきている。
【０００９】上述したように進歩してきたプロセッサ
は、データパス幅の増大と、消費電力の低減という相反
する課題に直面している。データパス幅の増大は、半導
体微細化技術により、現在では容易に実現しているが、
消費電力の低減に関しては、回路等の設計方法を工夫す
ることによって実現している。
は、データパス幅の増大と、消費電力の低減という相反
する課題に直面している。データパス幅の増大は、半導
体微細化技術により、現在では容易に実現しているが、
消費電力の低減に関しては、回路等の設計方法を工夫す
ることによって実現している。
【００１０】例えば、日経ＢＰ社発行の「コンピュータ
アーキクチァ」、ヘネシー・アンド・パターソン著、１
９９２年１２月発行を参照すると、動作スピードを上げ
るために、動的な処理回路（ダイナミッ回路）が用いら
れていたが、これを静的な処理回路（スタテック回路）
を用いることで、無駄な電流を排除したり、内部の実行
回路をパイプライン化することで、不用な回路に対する
電力供給を停止し、消費電力を低減している。
アーキクチァ」、ヘネシー・アンド・パターソン著、１
９９２年１２月発行を参照すると、動作スピードを上げ
るために、動的な処理回路（ダイナミッ回路）が用いら
れていたが、これを静的な処理回路（スタテック回路）
を用いることで、無駄な電流を排除したり、内部の実行
回路をパイプライン化することで、不用な回路に対する
電力供給を停止し、消費電力を低減している。
【００１１】また、高機能なプロセッサでは、処理する
ことの出来るデータ長を数種類用意しているが、演算回
路、すなわち、ＡＬＵ、シフタなどの演算を行なう回路
およびレジスタなどは、分割されることなく、常にデー
タパスの幅で動作していた。
ことの出来るデータ長を数種類用意しているが、演算回
路、すなわち、ＡＬＵ、シフタなどの演算を行なう回路
およびレジスタなどは、分割されることなく、常にデー
タパスの幅で動作していた。
【００１２】例えば、８、１６、および６４ビットのデ
ータそれぞれのデータを処理することのできる６４ビッ
トプロセッサにおいて、それぞれのデータを処理する場
合でも常に演算回路を動作させていた。つまり、４ビッ
トのデータを処理する場合でも６４ビット幅の演算回路
を動作させていたために、処理をするデータ長に関わら
ず、消費電力が一定であった。
ータそれぞれのデータを処理することのできる６４ビッ
トプロセッサにおいて、それぞれのデータを処理する場
合でも常に演算回路を動作させていた。つまり、４ビッ
トのデータを処理する場合でも６４ビット幅の演算回路
を動作させていたために、処理をするデータ長に関わら
ず、消費電力が一定であった。
【００１３】ここで、従来のマイクロプロセッサの構成
例を示した図５を参照すると、このマイクロプロセッサ
（図中のＣＰＵ）３００は８ビット、１６ビットおよび
３２ビットのデータを処理することが可能な３２ビット
幅のデータパスを備えた３２ビットプロセッサである。
例を示した図５を参照すると、このマイクロプロセッサ
（図中のＣＰＵ）３００は８ビット、１６ビットおよび
３２ビットのデータを処理することが可能な３２ビット
幅のデータパスを備えた３２ビットプロセッサである。
【００１４】このプロセッサの演算回路３２１は３２ビ
ット幅で構成さている。また、レジスタ３１１も３２ビ
ットになっている。制御信号生成器３０２は命令デコー
ダ３０１より命令情報を入力し、レジスタ３１１、演算
回路３２１に動作を指示する制御信号３３１および３４
１を出力する。つまり、扱うデータ長の大きさに関かわ
らず、常に全てのレジスタおよび演算回路が動作してい
た。
ット幅で構成さている。また、レジスタ３１１も３２ビ
ットになっている。制御信号生成器３０２は命令デコー
ダ３０１より命令情報を入力し、レジスタ３１１、演算
回路３２１に動作を指示する制御信号３３１および３４
１を出力する。つまり、扱うデータ長の大きさに関かわ
らず、常に全てのレジスタおよび演算回路が動作してい
た。
【００１５】
【発明が解決しようとする課題】上述したように従来の
プロセッサは、ビットのデータを処理する場合、処理を
行なうための実行命令のデータ長が処理内容に準じてあ
らかじめ定められたデータパスの幅の大きさに関かわら
ず、常に全てのレジスタおよび演算回路が動作していた
ので、無駄、データパスが生じることになり消費電力を
削減することが出来ず、したがって消費電力が一定であ
った。
プロセッサは、ビットのデータを処理する場合、処理を
行なうための実行命令のデータ長が処理内容に準じてあ
らかじめ定められたデータパスの幅の大きさに関かわら
ず、常に全てのレジスタおよび演算回路が動作していた
ので、無駄、データパスが生じることになり消費電力を
削減することが出来ず、したがって消費電力が一定であ
った。
【００１６】本発明の目的は、上述の問題点に鑑みなさ
れたものであり、電池駆動のプロセッサにおいて、実行
命令のデータ長が処理内容に準じてあらかじめ定められ
た実行中の命令のデータパスの幅の大きさに順じたレジ
スタおよび演算回路のみ動作させることにより、消費電
力を低減することにある。
れたものであり、電池駆動のプロセッサにおいて、実行
命令のデータ長が処理内容に準じてあらかじめ定められ
た実行中の命令のデータパスの幅の大きさに順じたレジ
スタおよび演算回路のみ動作させることにより、消費電
力を低減することにある。
【００１７】
【課題を解決するための手段】本発明の低消費電力マイ
クロプロセッサの特徴は、ビット長が異なるデータを処
理する命令を扱うマイクロプロセッサにおいて、前記命
令に前記ビット長を指定するビット長サイズ情報が埋め
込まれた命令フォーマットを用いるとともに、前記命令
を解読する命令デコーダと、前記命令の処理内容に準じ
てそれぞれ予め定められた前記ビット長に対応したビッ
ト幅をもつ、複数のレジスタおよび複数の演算回路と、
同じビット幅をもつ前記レジスタおよび前記演算回路相
互間をそれぞれ接続するデータパスと、前記命令デコー
ダで解読された制御情報に含まれる前記ビット長サイズ
情報を抽出し、この情報に対応する前記ビット幅をもっ
た前記レジスタおよび前記演算回路へそれぞれクロック
信号を供給するか否かを制御する制御信号生成手段とを
備えることにある。
クロプロセッサの特徴は、ビット長が異なるデータを処
理する命令を扱うマイクロプロセッサにおいて、前記命
令に前記ビット長を指定するビット長サイズ情報が埋め
込まれた命令フォーマットを用いるとともに、前記命令
を解読する命令デコーダと、前記命令の処理内容に準じ
てそれぞれ予め定められた前記ビット長に対応したビッ
ト幅をもつ、複数のレジスタおよび複数の演算回路と、
同じビット幅をもつ前記レジスタおよび前記演算回路相
互間をそれぞれ接続するデータパスと、前記命令デコー
ダで解読された制御情報に含まれる前記ビット長サイズ
情報を抽出し、この情報に対応する前記ビット幅をもっ
た前記レジスタおよび前記演算回路へそれぞれクロック
信号を供給するか否かを制御する制御信号生成手段とを
備えることにある。
【００１８】また、前記制御信号生成手段は、実行中の
前記命令から抽出された前記ビット長サイズ情報をデコ
ードし、そのデコード結果にそれぞれ対応する前記レジ
スタおよび前記演算回路にクロック信号が供給されるよ
うに制御し、前記デコード結果に対応しない前記レジス
タおよび前記演算回路にはクロック信号が供給されない
ように構成される。
前記命令から抽出された前記ビット長サイズ情報をデコ
ードし、そのデコード結果にそれぞれ対応する前記レジ
スタおよび前記演算回路にクロック信号が供給されるよ
うに制御し、前記デコード結果に対応しない前記レジス
タおよび前記演算回路にはクロック信号が供給されない
ように構成される。
【００１９】さらに、前記制御信号生成手段に供給され
る前記命令は、イミディエイト形式またはレジスタ形式
の命令フォーマットのいずれであっても、前記ビット長
サイズ情報を有する。
る前記命令は、イミディエイト形式またはレジスタ形式
の命令フォーマットのいずれであっても、前記ビット長
サイズ情報を有する。
【００２０】
【発明の実施の形態】まず、本発明の第１の実施の形態
について図面を参照しながら説明する。図１は本発明の
低消費電力マイクロプロセッサの第１の実施の形態を示
すブロック図であり、図２は命令セットの命令フォーマ
ットを示す図である。
について図面を参照しながら説明する。図１は本発明の
低消費電力マイクロプロセッサの第１の実施の形態を示
すブロック図であり、図２は命令セットの命令フォーマ
ットを示す図である。
【００２１】本発明のマイクロプロセッサは、一例とし
て８ビット、１６ビットおよび３２ビットのデータを処
理することが可能な３２ビット幅のマイクロプロセッサ
を用いて説明する。
て８ビット、１６ビットおよび３２ビットのデータを処
理することが可能な３２ビット幅のマイクロプロセッサ
を用いて説明する。
【００２２】図１をを参照すると、本プロセッサのデー
タパスは、処理可能な最小データ長である８ビットごと
に分割されており、またレジスタも８ビットごとに分割
さている。制御信号生成器１０２は、命令デコーダ１０
１で生成された命令情報から制御対象となるレジスタお
よび演算回路のデータビット長情報１０３のみを抽出し
て入力し、各レジスタＡ１１１、Ｂ１１２およびＣ１１
３と、演算回路Ａ１２１、Ｂ１２２およびＣ１２３とに
動作を指令する制御信号を出力し、これらのレジスタお
よび演算回路を動作させない場合は、これらにレジスタ
制御用クロック１３１、１３２、１３３、および演算回
路制御用クロック１４１、１４２、１４３の供給がそれ
ぞれ停止されている。レジスタおよび演算回路間は通信
バス１５１〜１５３で、レジスタおよびシステムインタ
フェース間は通信バス１６１〜１６３でそれぞれ接続さ
れる。
タパスは、処理可能な最小データ長である８ビットごと
に分割されており、またレジスタも８ビットごとに分割
さている。制御信号生成器１０２は、命令デコーダ１０
１で生成された命令情報から制御対象となるレジスタお
よび演算回路のデータビット長情報１０３のみを抽出し
て入力し、各レジスタＡ１１１、Ｂ１１２およびＣ１１
３と、演算回路Ａ１２１、Ｂ１２２およびＣ１２３とに
動作を指令する制御信号を出力し、これらのレジスタお
よび演算回路を動作させない場合は、これらにレジスタ
制御用クロック１３１、１３２、１３３、および演算回
路制御用クロック１４１、１４２、１４３の供給がそれ
ぞれ停止されている。レジスタおよび演算回路間は通信
バス１５１〜１５３で、レジスタおよびシステムインタ
フェース間は通信バス１６１〜１６３でそれぞれ接続さ
れる。
【００２３】また本プロセッサの命令セットは、データ
を取り扱う命令の場合、図２に示すように、命令コード
中に対象となるデータ長が示されている。
を取り扱う命令の場合、図２に示すように、命令コード
中に対象となるデータ長が示されている。
【００２４】本実施の形態では、マイクロプロセッサは
図２に示した命令コードのフォーマッを用いる。命令コ
ードは、３２ビットの固定長であり、イミディエイト形
式とレジスタ形式との２つの命令フォーマッを用意し、
どちらもビット２４、２５にサイズ領域をもち、データ
処理を行なう場合のデータ長示す。
図２に示した命令コードのフォーマッを用いる。命令コ
ードは、３２ビットの固定長であり、イミディエイト形
式とレジスタ形式との２つの命令フォーマッを用意し、
どちらもビット２４、２５にサイズ領域をもち、データ
処理を行なう場合のデータ長示す。
【００２５】例えば、イミディエイト形式の場合は、ビ
ット２６〜３１がオペレーションコード（ＯＰ）、ビッ
ト２４および２５が命令のデータ長で、ここでいうデー
タビット長情報１０３であり、ＳＩＺＥ＝００が８ビッ
トデータ命令、ＳＪＺＥ＝０１が１６ビットデータ命
令、ＳＩＺＥ＝１１が３２ビットデータ命令を示し、ビ
ット２０〜２３がソースレジスタ１番号（ＳＲＣ１）、
ビット１６〜１９がターゲットレジスタ番号（ＴＡＲＧ
ＥＴ）、ビット０〜１５がイミディエイト（ＩＭＭＥＤ
ＩＡＴＥ）コードである。
ット２６〜３１がオペレーションコード（ＯＰ）、ビッ
ト２４および２５が命令のデータ長で、ここでいうデー
タビット長情報１０３であり、ＳＩＺＥ＝００が８ビッ
トデータ命令、ＳＪＺＥ＝０１が１６ビットデータ命
令、ＳＩＺＥ＝１１が３２ビットデータ命令を示し、ビ
ット２０〜２３がソースレジスタ１番号（ＳＲＣ１）、
ビット１６〜１９がターゲットレジスタ番号（ＴＡＲＧ
ＥＴ）、ビット０〜１５がイミディエイト（ＩＭＭＥＤ
ＩＡＴＥ）コードである。
【００２６】一方、レジスタ形式は、ビット２６〜３１
がオペレーションコード（ＯＰ）、ビット２４および２
５が命令のデータ長で、ＳＩＺＥ＝００が８ビットデー
タ命令、ＳＩＺＥ＝０１が１６ビットデータ命令、ＳＩ
ＺＥ＝１１が３２ビットデータ命令を示し、ビット２０
〜２３がソースレジスタ１番号（ＳＲＣ１）、ビット１
６〜１９がターゲットレジスタ番号（ＴＡＲＧＥＴ）、
ビット１２〜１５がソースレジスタ２番号（ＳＲＣ
２）、ビット８〜１１がシフト命令のシフト数（Ｓ
Ａ）、ビット０〜１５がサブオペレーションコードであ
る。
がオペレーションコード（ＯＰ）、ビット２４および２
５が命令のデータ長で、ＳＩＺＥ＝００が８ビットデー
タ命令、ＳＩＺＥ＝０１が１６ビットデータ命令、ＳＩ
ＺＥ＝１１が３２ビットデータ命令を示し、ビット２０
〜２３がソースレジスタ１番号（ＳＲＣ１）、ビット１
６〜１９がターゲットレジスタ番号（ＴＡＲＧＥＴ）、
ビット１２〜１５がソースレジスタ２番号（ＳＲＣ
２）、ビット８〜１１がシフト命令のシフト数（Ｓ
Ａ）、ビット０〜１５がサブオペレーションコードであ
る。
【００２７】それぞれのデコード論理は、図２に示すよ
うに、ビット２４および２５に対して、レジスタおよび
演算回路がＯＮのときはクロックを供給し、ＯＦＦのと
きはクロックの供給を停止することを示している。
うに、ビット２４および２５に対して、レジスタおよび
演算回路がＯＮのときはクロックを供給し、ＯＦＦのと
きはクロックの供給を停止することを示している。
【００２８】命令フォーマットのビット２４が０、ビッ
ト２５も０の場合、データ長は８ビットを示す。以下同
様に、ビット２４、２５がそれぞれ１、０の場合、１６
ビットを示し、２４、２５がそれぞれ１、１の場合は３
２ビットデータを示す。つまり、１６ビットの減算の場
合は、ビット２４は１を、ビット２５は０を示す。
ト２５も０の場合、データ長は８ビットを示す。以下同
様に、ビット２４、２５がそれぞれ１、０の場合、１６
ビットを示し、２４、２５がそれぞれ１、１の場合は３
２ビットデータを示す。つまり、１６ビットの減算の場
合は、ビット２４は１を、ビット２５は０を示す。
【００２９】命令デコーダ１０１は、命令を解読すると
きに、処理を行なうこの命令のデータ長を命令コード中
の前述のサイズ領域２４および２５から読み取り、制御
信号生成器１０２に出力する。
きに、処理を行なうこの命令のデータ長を命令コード中
の前述のサイズ領域２４および２５から読み取り、制御
信号生成器１０２に出力する。
【００３０】制御信号生成器１０２は、一般的に使用さ
れているデコーダ回路で構成することが出来、ここでは
データ長サイズの２ビットの組み合せに対してレジスタ
および演算回路６個をそれぞれ所定の組み合せで選択す
るように構成すればよい。
れているデコーダ回路で構成することが出来、ここでは
データ長サイズの２ビットの組み合せに対してレジスタ
および演算回路６個をそれぞれ所定の組み合せで選択す
るように構成すればよい。
【００３１】命令デコーダ１０１からのデータ長情報を
基に動作可能にする各レジスタＡ１１１、Ｂ１１２およ
びＣ１１３と、各演算回路Ａ１２１、Ｂ１２２およびＣ
１２３を選択し、動作させるためのクロックを供給す
る。
基に動作可能にする各レジスタＡ１１１、Ｂ１１２およ
びＣ１１３と、各演算回路Ａ１２１、Ｂ１２２およびＣ
１２３を選択し、動作させるためのクロックを供給す
る。
【００３２】そのとき、動作させないレジスタおよび演
算回路には、クロックを供給しないので、無駄な電力の
消費を抑制する。
算回路には、クロックを供給しないので、無駄な電力の
消費を抑制する。
【００３３】図３に制御信号生成器１０２におけるクロ
ック生成の出力論理を示す。図３を参照すると、例え
ば、１６ビットの減算命令を実行する場合、１６ビット
の減算命令を命令デコーダ１０１でデコードすると、ビ
ット２４および２５がそれぞれ１、および０の情報が得
られるから、１６ビットデータを処理する命令であると
認識することができる。
ック生成の出力論理を示す。図３を参照すると、例え
ば、１６ビットの減算命令を実行する場合、１６ビット
の減算命令を命令デコーダ１０１でデコードすると、ビ
ット２４および２５がそれぞれ１、および０の情報が得
られるから、１６ビットデータを処理する命令であると
認識することができる。
【００３４】この情報を制御信号生成器１０２に転送す
るとともに、図３に示した論理に従ってレジスＢ１１２
およびＣ１１３にはそれぞれクロックを供給し、それ以
外のレジスタＡ１１１および演算回路Ａ１２１、Ｂ１２
２およびＣ１２３にはクロックの供給を停止する。
るとともに、図３に示した論理に従ってレジスＢ１１２
およびＣ１１３にはそれぞれクロックを供給し、それ以
外のレジスタＡ１１１および演算回路Ａ１２１、Ｂ１２
２およびＣ１２３にはクロックの供給を停止する。
【００３５】この例の場合は、１６ビットデータを処理
する演算命令であることが命令デコーダ１０１において
明確になっているので、レジスタＢ１１２、レジスタＣ
１１３および演算回路Ｂ１２２およびＣ１２３に対して
クロックを供給する。
する演算命令であることが命令デコーダ１０１において
明確になっているので、レジスタＢ１１２、レジスタＣ
１１３および演算回路Ｂ１２２およびＣ１２３に対して
クロックを供給する。
【００３６】つまり、レジスタＢ１１２を動作させるた
めのレジスタ制御信用クロック信号１３２、同様にレジ
スタＣ１１３のための制御用クロック信号１３３、演算
回路Ｂ１２２のための演算回路制御用クロック信号１４
２、演算回路Ｃ１２３のための演算回路制御用クロック
信号１４３を介してクロックを供給する。
めのレジスタ制御信用クロック信号１３２、同様にレジ
スタＣ１１３のための制御用クロック信号１３３、演算
回路Ｂ１２２のための演算回路制御用クロック信号１４
２、演算回路Ｃ１２３のための演算回路制御用クロック
信号１４３を介してクロックを供給する。
【００３７】その結果、レジスタＡ１１１および演算回
路Ａ１２１に対する電力が削減できることになる。
路Ａ１２１に対する電力が削減できることになる。
【００３８】次に第２の実施の形態について説明する
と、このプロセッサは、レジスタ間の転送命令を実行す
る場合の例である。
と、このプロセッサは、レジスタ間の転送命令を実行す
る場合の例である。
【００３９】例えば、８ビットのレジスタ間転送命令を
実行する場合について説明すると、８ビットレジスタ間
転送命令を命令デコーダ１０１でデコードすると、ビッ
ト２４および２５がそれぞれ０および０という情報が得
られるので、８ビットデータを扱う命令であることを認
識できる。
実行する場合について説明すると、８ビットレジスタ間
転送命令を命令デコーダ１０１でデコードすると、ビッ
ト２４および２５がそれぞれ０および０という情報が得
られるので、８ビットデータを扱う命令であることを認
識できる。
【００４０】その情報を制御信号生成器１０２に転送
し、図４の出力論理にしたがってクロックを供給する。
この例の場合は、８ビットデータを扱う命令であるこ
とは命令デコーダ１０１において明確になっているの
で、レジスタＣ１１３のみに対してクロックを供給する
ことになる。
し、図４の出力論理にしたがってクロックを供給する。
この例の場合は、８ビットデータを扱う命令であるこ
とは命令デコーダ１０１において明確になっているの
で、レジスタＣ１１３のみに対してクロックを供給する
ことになる。
【００４１】つまり、レジスタＣ１１３を動作させるた
めのレジスタ制御用クロック信号１３３を介してクロッ
クを供給する。その結果、レジスタＡ１１１、レジスタ
Ｂ１１２、演算回路Ａ１２１、演算回路Ｂ１２２、演算
回路Ｃ１２３はクロックが供給されないので動作せず、
したがって、消費電力を削減することができる。
めのレジスタ制御用クロック信号１３３を介してクロッ
クを供給する。その結果、レジスタＡ１１１、レジスタ
Ｂ１１２、演算回路Ａ１２１、演算回路Ｂ１２２、演算
回路Ｃ１２３はクロックが供給されないので動作せず、
したがって、消費電力を削減することができる。
【００４２】
【発明の効果】以上説明したように、本発明の低消費電
力マイクロプロセッサは、ビット長が異なるデータを処
理する命令を扱うマイクロプロセッサにおいて、前記命
令に前記ビット長を指定するビット長サイズ情報が埋め
込まれた命令フォーマットを用いるとともに、前記命令
を解読する命令デコーダと、前記命令の処理内容に準じ
てそれぞれ予め定められた前記ビット長に対応したビッ
ト幅をもつ、複数のレジスタおよび複数の演算回路と、
同じビット幅をもつ前記レジスタおよび前記演算回路相
互間をそれぞれ接続するデータパスと、前記命令デコー
ダで解読された制御情報に含まれる前記ビット長サイズ
情報を抽出し、この情報に対応する前記ビット幅をもっ
た前記レジスタおよび前記演算回路へそれぞれクロック
信号を供給するか否かを制御する制御信号生成手段とを
備え、この制御信号生成手段は、実行中の前記命令から
抽出された前記ビット長サイズ情報をデコードし、その
デコード結果にそれぞれ対応する前記レジスタおよび前
記演算回路にクロック信号が供給されるように制御し、
前記デコード結果に対応しない前記レジスタおよび前記
演算回路にはクロック信号が供給されないように構成さ
れるので、電池駆動のプロセッサにおいて、消費電力の
低減が要求されている場合に、処理を行なうデータ長に
応じて、動作すべきレジスタおよび演算回路のみを動作
させることができ、無駄の動作をするデータパス部が生
じることがなく、消費電力が低減できる。
力マイクロプロセッサは、ビット長が異なるデータを処
理する命令を扱うマイクロプロセッサにおいて、前記命
令に前記ビット長を指定するビット長サイズ情報が埋め
込まれた命令フォーマットを用いるとともに、前記命令
を解読する命令デコーダと、前記命令の処理内容に準じ
てそれぞれ予め定められた前記ビット長に対応したビッ
ト幅をもつ、複数のレジスタおよび複数の演算回路と、
同じビット幅をもつ前記レジスタおよび前記演算回路相
互間をそれぞれ接続するデータパスと、前記命令デコー
ダで解読された制御情報に含まれる前記ビット長サイズ
情報を抽出し、この情報に対応する前記ビット幅をもっ
た前記レジスタおよび前記演算回路へそれぞれクロック
信号を供給するか否かを制御する制御信号生成手段とを
備え、この制御信号生成手段は、実行中の前記命令から
抽出された前記ビット長サイズ情報をデコードし、その
デコード結果にそれぞれ対応する前記レジスタおよび前
記演算回路にクロック信号が供給されるように制御し、
前記デコード結果に対応しない前記レジスタおよび前記
演算回路にはクロック信号が供給されないように構成さ
れるので、電池駆動のプロセッサにおいて、消費電力の
低減が要求されている場合に、処理を行なうデータ長に
応じて、動作すべきレジスタおよび演算回路のみを動作
させることができ、無駄の動作をするデータパス部が生
じることがなく、消費電力が低減できる。
【図１】本発明の第１の実施鵜の形態のマイクロプロセ
ッサのブロック図である。
ッサのブロック図である。
【図２】第１の実施の形態で用いる命令フォーマットを
示す図である。
示す図である。
【図３】制御信号生成器の１６ビット減算命令のクロッ
ク出力論理を示す図である。
ク出力論理を示す図である。
【図４】制御信号生成器のレジスタ間転送命令のクロッ
ク出力論理を示す図である。
ク出力論理を示す図である。
【図５】従来のマイクロプロセッサの構成を示すブロッ
ク図である。
ク図である。
１０１，３０１ 命令デコーダ １０２，３０２ 制御信号生成器 ２０３ データビット長情報 １１１ １６ビット幅のレジスタＡ １１２，１１３ ８ビット幅のレジスタＢおよびＣ １２１ １６ビット幅の演算回路Ａ １２２，１２３ ８ビット幅の演算回路ＢおよびＣ １３１，１３２，１３３，３３１ レジスタ制御用ク
ロック信号 １４１，１４２，１４３，３４１ 演算回路制御用ク
ロック信号 １５１ １６ビット幅のレジスタおよび演算回路間通
信バス １５２，１５３ ８ビット幅のレジスタおよび演算回
路間通信バス １６１ １６ビット幅のレジスタおよびシステムイン
タフェース間の通信バス １６２，１６３ ８ビット幅のレジスタおよびシステ
ムインタフェース間の通信バス ３１１ ３２ビット幅のレジスタ ３２１ ３２ビット幅の演算回路 ３５１ ３２ビット幅のレジスタおよび演算回路間通
信バス ３６１ ３２ビット幅のレジスタおよびシステムイン
タフェース間の通信バス
ロック信号 １４１，１４２，１４３，３４１ 演算回路制御用ク
ロック信号 １５１ １６ビット幅のレジスタおよび演算回路間通
信バス １５２，１５３ ８ビット幅のレジスタおよび演算回
路間通信バス １６１ １６ビット幅のレジスタおよびシステムイン
タフェース間の通信バス １６２，１６３ ８ビット幅のレジスタおよびシステ
ムインタフェース間の通信バス ３１１ ３２ビット幅のレジスタ ３２１ ３２ビット幅の演算回路 ３５１ ３２ビット幅のレジスタおよび演算回路間通
信バス ３６１ ３２ビット幅のレジスタおよびシステムイン
タフェース間の通信バス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/04 301 G06F 9/38 370 G06F 15/78 510
Claims (3)
- 【請求項１】 ビット長が異なるデータを処理する命令
を扱うマイクロプロセッサにおいて、前記命令に前記ビ
ット長を指定するビット長サイズ情報が埋め込まれた命
令フォーマットを用いるとともに、前記命令を解読する
命令デコーダと、前記命令の処理内容に準じてそれぞれ
予め定められた前記ビット長に対応したビット幅をも
つ、複数のレジスタおよび複数の演算回路と、同じビッ
ト幅をもつ前記レジスタおよび前記演算回路相互間をそ
れぞれ接続するデータパスと、前記命令デコーダで解読
された制御情報に含まれる前記ビット長サイズ情報を抽
出し、この情報に対応する前記ビット幅をもった前記レ
ジスタおよび前記演算回路へそれぞれクロック信号を供
給するか否かを制御する制御信号生成手段とを備えるこ
とを特徴とする低消費電力マイクロプロセッサ。 - 【請求項２】 前記制御信号生成手段は、実行中の前記
命令から抽出された前記ビット長サイズ情報をデコード
し、そのデコード結果にそれぞれ対応する前記レジスタ
および前記演算回路にクロック信号が供給されるように
制御し、前記デコード結果に対応しない前記レジスタお
よび前記演算回路にはクロック信号が供給されないよう
に構成される請求項１記載の低消費電力マイクロプロセ
ッサ。 - 【請求項３】 前記制御信号生成手段に供給される前記
命令は、イミディエイト形式またはレジスタ形式の命令
フォーマットのいずれであっても、前記ビット長サイズ
情報を有する請求項１記載の低消費電力マイクロプロセ
ッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136698A JP2778583B2 (ja) | 1996-05-30 | 1996-05-30 | 低消費電力マイクロプロセッサ |
| US08/866,125 US5935237A (en) | 1996-05-30 | 1997-05-30 | Microprocessor capable of carrying out different data length instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136698A JP2778583B2 (ja) | 1996-05-30 | 1996-05-30 | 低消費電力マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09319453A JPH09319453A (ja) | 1997-12-12 |
| JP2778583B2 true JP2778583B2 (ja) | 1998-07-23 |
Family
ID=15181392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8136698A Expired - Fee Related JP2778583B2 (ja) | 1996-05-30 | 1996-05-30 | 低消費電力マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778583B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7100063B2 (en) | 2003-01-28 | 2006-08-29 | Matsushita Electric Industrial Co., Ltd. | Low power operation control unit and program optimizing apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003050774A (ja) | 2001-08-08 | 2003-02-21 | Matsushita Electric Ind Co Ltd | データ処理装置およびデータ転送方法 |
| JP2003280982A (ja) | 2002-03-20 | 2003-10-03 | Seiko Epson Corp | 多次元メモリのデータ転送装置及び多次元メモリのデータ転送プログラム、並びに多次元メモリのデータ転送方法 |
-
1996
- 1996-05-30 JP JP8136698A patent/JP2778583B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7100063B2 (en) | 2003-01-28 | 2006-08-29 | Matsushita Electric Industrial Co., Ltd. | Low power operation control unit and program optimizing apparatus |
| US7430678B2 (en) | 2003-01-28 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Low power operation control unit and program optimizing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09319453A (ja) | 1997-12-12 |
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