JPS62245442A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、とくにマイクロ・プロセ
ッサ等の如く半導体チップ上に集積されたプロセッサの
アドレス・バス端子、データ・バス端子を主とするチッ
プ端子に現われる（入力もしくは出力される）情報から
、プロセッサ内部で実行された命令を実行順にその命令
二一モニツクを復元したり、ある°いは実行された命令
がプロセッサ外部にオペ２ンドを有する場合には命令二
一モニツクに付随して実際にプロセッサがオペランドと
してアクセスしたアドレスおよびそのデータをも復元す
る（命令トレース）機能を有し、プロセッサを用いて開
発するソフトウェアのデパック作業に有効な情報処理装
置に関する。

〔従来の技術〕

まず、命令の光行制御機能を有するマイクロブロセッサ
の内部構成、特に、命令コードの先行フ゛　　エッチ制
御、キュー・ステータスおよびバス・ステータスを説明
し、従来のマイクロプロセッサがキュー・ステータスお
よびバス・ステータスｔどのように用いて命令トレース
を実行しているかを説明する。さらに、上記マイクロプ
ロセッサよシも進歩した多段ステージのパイプライン構
造を有する高機能マイクロ・プロセッサの内部構成につ
いて説明し、かかる高機能マイクロプロセッサで前記の
命令トレースを実行した場合における欠点を説明する。

命令コード・フェッチ−命令解読−オペランド・アクセ
ス−命令実行−オペランド・アクセスというマイクロプ
ロセッサの基本動作シーケンスを全てシーケンシャルに
行う従来のマイクロプロセッサにおいては、マイクロプ
ロセッサが一連の命令の実行中にアドレスバス端子及び
データ端子に現われる情報を順番に追うだけで命令トレ
ースを行う事ができた。また、マイクロプロセッサの前
記基本動作シーケンスの中で、命令コード・７エクチを
独豆したユニットに任せて、命令コード・フェッチ動作
だけを先行制御するタイプのマイクロプロセッサにおい
ては、該マイクロプロセッサが一連の命令の処理中にア
ドレス・パス端子とデータ・バス端子及び命令コード・
７エツチを行うユニットの内部状態を示すステータス信
号の出力端子に現われる情報を一旦トレース・バッファ
・メモリに時系列データとして蓄えておき、先行制御さ
れる命令コード・７エツチによりプロセッサ内に取込ま
れた命令コードとその後その命令コードが実行された結
果とを、前記ステータス信号によって対応づける編集作
業を行って命令トレースを行うことができる。このよう
に１マイクロプロセツサの命令トレース法は、マイクロ
プロセッサの端子に現われる情報をトレースしているた
め、先に述べた命令コード・７エツチの先行制御を行う
ためにマイクロプロセッサの内部構成を変えると、それ
に伴って命令トレースの為に内部状態を示す必要最小限
の情報を最少の端子から出力する事が必要になるととも
に、命令トレース法も変更しなければならない。

第４図は従来のプロセッサの内部ブロック図である。４
０１はプロセッサチップ、４０２はアドレスおよびデー
タが入出力されるパス端子である。

４０３は内部バス、４０４はデータ・レジスタ。

４０５はアドレス生成部、４０６は６バイト分の命令キ
ュー及び命令キ島−制御部である。プロセッサのキュー
・ステータス情報は命令キュー制御部４０６で生成され
、キュー・ステータス専用の信号路４０７を介してプロ
セッサ４０１の外部へ出力される。命令キュ−４０６か
ら出力された命令コードは信号路４０８．内部データ・
バス４０９を介して命令ラッチ４１１に送られ、そこに
格納される。４１２は命令コードのデコーダであり、命
令ラッチ４１１の出力を入力とする。、４１０は命令実
行制御部である。４１３は各種レジスタ、４１４は算術
論理演算回路、４１５は算術論理演算回路用のオペラン
ド・レジスタである。４１６ハハス制御部であり、プロ
セッサ４０１のバス・サイクル制御、バス・ステータス
信号生成等を制御する。４１７はバス制御部４１６から
生成されるバス・ステータス信号をプロセッサ４０１の
外部へ出力する為の信号路である。

第４図に基いて、プロセッサの命令コード・ブリフェッ
チ動作、命令デコード動作、命令実行について説明する
。

プロセッサの命令コード拳ブリフェッチ動作は、アドレ
ス生成部４０５に於て生成したプリフェッチ用アドレス
をパス端子４０２を介して不図示のシステム・アドレス
・バスに出力し、不図示のメモリ内の該当する領域から
不図示のシステム・データ・バスに出力された命令コー
ドをパス端子４０２から取込み、内部バス４０３を介し
てＦＩＦ　Ｏ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ
　）構造の命令キュ−４０６の最後尾に格納する。ここ
でプロセッサのデータ・バスが１６ビツト巾であるとす
れば、１回の命令コード・プリ７工ツチ動作により２バ
イト分の命令コード（１バイト＝８ビツト）を命令キ、
−４０６に格納できる。

プロセッサは命令キ、−４０８の先頭から順に１命令キ
エ−４０８の先頭かな順に１命令当り１バイト分ずつの
命令コードを信号路４０８、内部バス４０９を介して命
令ラッチ４１１に格納し、命令コード・デコーダ４１２
を用いてデコードする。デコードの結果生成される制御
情報は命令実行制御部等に転送され、デコーダ４１２に
於てデコードされた命令コードに記述されている動作が
直ちに実行される。デコーダ４１２に於てデコードされ
た命令コードに記述されている動作の実行が終了すると
、プロセッサは命令キ、−４１２から次の１命令コード
を命令ラッチ４１１に取込み、デコードして実行すると
いうシーケンスを繰返す。

例えば、命令キニー４０６から取出されて命令ラッチに
格納された命令コードをデコーダ４１２に於てデコード
した結果、メモリ内にリード・オペランドが必要である
場合には、まず命令コードのデコード後メモリから必要
なリード・オペランドを読出す１命令実行制御部４１０
はアドレス生成部４０５に対し、メモリ内のリード・オ
ペランドのアドレスを生成する為に必要な情報を与えて
からパス制御部４１６に対し、メモリ・リード・バス・
サイクルの起動を指令する。パス制御部４１６は命令実
行制御部４１０からの前記指令により、アドレス生成部
に於て生成されたアドレスを用いてメモリ・リード・バ
ス・サイクルを起動し、メモリから得たデータをデータ
・レジスタ４０４に格納し、メモリ・リードが完了した
事を命令実行制御部４１０に伝える。命令実行制御部４
１０は先に発したメモリ・リード・バス・サイクル起動
指令に対するメモリ・リード完了の情報をバス制御部４
１６から受けるとデータ・レジスタ４０４の内容を用い
て必要な処理を行う。従って、命令実行制御部４１０か
らのメモリ・リード・バス・サイクル起動指令をパス制
御部４１６が受取っても、システム・データ・バス及び
システム・アドレス・バスが他のバス・マスク等により
専有されていると、パス制御部４１６は命令実行制御部
４１０から指令されているメモリ・リード・バス・サイ
クルの起動ができないので命令の実行はできない。パス
制御部がシステム・データ・バス及ヒシステム・アドレ
ス・バスの使用権を獲得してメモリ・リード・バス・サ
イクルを起動し、メモリ内の所定の領域からのデータを
取込んでデータ・レジスタに書込むまで、命令の実行は
停止したままである。言い換えれば、このプロセッサに
おいて、メモリ又はＩ１０アクセスを必要とする命令の
為のメモリ・アクセス又はＩ１０アクセスの実際のバス
・サイクルは、その命令実行中に限られるわけである。

かかるプロセッサを用いてソフトウェアを開発する際に
は、命令トレースによるソフトウェアのデパックが必要
である。命令トレースはＣＰＵがどの命令を実行した時
にどのような結果が得られるか、１つの命令の実行結果
がその命令以降の６礫令にどのような影響を及ぼすか、
また１つの命令又はルーチンの実行中に外部からの割込
み等があった場合に実行中の命令又はプログラムがどの
ような影響を受けるか等を検討するのに必要な１−２報
′　　を得るためのもので、ソフトウェア開発において
有用な手法の１つである。

プロセッサは前述のように命令コードのプリフェッチが
可能であるからプロセッサのデータ入出力端子からプロ
セッサ内に取込まれた命令が実行されるタイミングはプ
ロセッサの内部状態に依存する。プロセッサは命令キー
−の状態を示すキー−・ステータス信号ＱＳ１．ＱＳｏ
と、バス・サイクルの種類を示すバス・ステータス信号
８４〜ＳＯを出力できるようになっている。キー−ステ
ータス信号からは表１に示すように命令中−一の状態が
わかり、バス・ステータス信号からは表２に示すように
バス・サイクルの種類がわかる。

表１ 表２ 命令トレース用装置におけるトレース・バッファ・メモ
リの情報は、プロセッサ内部の命令キューと同一の動き
をする擬似命令キューを命令トレース用装置のン７トウ
ェアで実現し、トレース・バッファメモリ内の時系列デ
ータの一語一語のキュー・ステータス信号、ハス・ステ
ータス信号に基いて、プロセッサ内部の命令キューを処
理の進行に従ってシミユレートしつつ、擬似命令キュー
の状態を基準としてプロセッサの実際の処理の進行１１
にトレース・バッファーメモリ内の命令コードを逆アセ
ンブルして命令二一モニツクを得ることによって編集さ
れる。又、実行された命令がメモリアクセス又はＩ１０
アクセスを伴う命令の場合には、命令コードを逆アセン
ブルして命令二一モニツクを得ると同時に、実際にメモ
リアクセス又はＩｌｏ・アクセスがどのようなアドレス
とデータを用いて行なわれたかを求める必要がある。

上記プロセッサの命令トレース用装置は主としてプロセ
ッサの実行中のアドレス・パスの情報、データ・パスの
情報およびコントロール信号ステータス情報を蓄積する
トレース・バッファ・メモリ機能、ブレーク・ポイント
設定機能、キエー状態エミエレート機能及ヒトレース・
バッファ・メモリ内の情報編集機能を有している。命令
トレース用装置はプロセッサがプログラムを実行してい
る際に、実行に伴って各パス、入出力信号端子に現れる
データ、信号の中で予め決められたものを遂次トレース
・バッファ・メモリに取シ込む。トレース・バッファ・
メモリとしては現在−語が６４ビット程度、容量が６４
語程度のものから２に語程度のものまで実用化されてい
る。ユーザーはブレーク・ポイント設定機能により設定
したブレーク・ポイントでプログラムの実行を中断した
後、トレース・バッファ・メモリ内の情報が編集された
結果をみて開発したン７トウェアをチェックすることが
できる。

ここで、プロセッサはプリ７工ツチ機能を有し−〔いる
のでデータ・バス端子から入力された命令は直接デコー
ド／実行されるのではなく、命令キューに一旦取込まれ
ここで待ち合わせが行なわれる。命令キー−の詰り具合
、現在実行中の命令の種類等に依存されるので一定とい
うわけではない。

前記プロセッサの場合には、命令キューの状態及び現在
進行中のパス・サイクルの種類が夫々中。

−スｆ−夕ｘｎ［Ｑｓｏ、ＱＳｌおよびパス・ステータ
ス情報ＳＱ、〜Ｓ４として端子から外部へ出力できるよ
うになっているので、命令トレース用装置テハ、−＋ニ
ー・ステータス、パス・ステータス信号と他の情報と共
にトレース・バッファ・メモリ内に取込み、ブレークポ
イントによるプログラム中断後これを参照しつつトレー
ス・バッファ・メモリに時系列データとして蓄積されて
いる情報を鳩果し、どのアドレスの命令コードがデコー
ド又は実行され、その過程において生ずるメモリ又は工
１０アクセスが、トレース・バッファ・メモリ内のどの
メモリ・アクセスに対応するかを編集するようにしてい
る。

以下にかかる編集の原理を簡単に説明する。１つの命令
が命令キューから取出されデコード及び実行されている
場合、実行されている命令が終了するまで、次の命令の
実行は始まらない。従って、メモリ又はＩ１０アクセス
を伴う命令が例えば２命令連続している時でも、それぞ
れのメモリ又はＩ１０アクセスの順序はプログラムに書
かれている命令の順序と同一である。さらに、メモリ又
はＩ１０アクセスを伴う命令をメモリから取込む時刻と
、それが命令キューから取出されデコード処理及び実行
処理で必要とされるメモリ・アクセス時刻との差異は、
命令キューの状態に依存するが、メモリ又はＩ１０アゲ
セスの時刻は命令が実行されている時刻と一致している
。以上の事を前提として、以下にトレース・バッファ・
メそりについて説明する。

ｗｃ５図にトレース・バッファ・メモリ内の畳込まれた
データの一例を示す。フレームはトレース・バッファ・
メモリの番地に相当し、１つのフレームに一度に取込ま
れる１語の情報が書込まれる。

トレース・バッファ・メモリに堰込まれた順にフレーム
番号が付けられている。Ｂ）ＩＥ＊はバイト・ハイ・イ
ネーブル信号で＊はアクティブ・ローを示す。ＢＨＥ＊
信号はデータ・バスの上位半分にデータを出力する事を
示す信号である。ＳＴＳはバス・ステータス・信号ＳＯ
〜Ｓ２を表２に示す略号で示したものである。ＱＳＴＳ
はキュー・ステータス信号ＱＳＩ、ＱＳＯを表１に示す
略号で示したものである。ＱＤＥＰＴＨは命令キ為−に
格納されている命令コードのバイト数である。ＤＭＵＸ
はトレース・バッファ・メモリに取込んだ目的が何であ
るかを示し、人はアドレスを、ＤはデータをＱはステー
タスを示す。命令トレース用装置にはプロセッサと同等
のバス・サイクルが割り当てられており、プロセッサの
システム・クロック毎にアドレス、データ、ステータス
等のトレース・データを監視スる。アドレスはバス・サ
イクルＴ１で変化するので、ＴＩでトレース・データ１
語分をトレースバッファ・メモリ内に取込む。この時Ｄ
ＭＵＸにはアドレスを示す人を書込む。Ｔ１で出力され
たアドレスに対するデータは同一パス・サイクルのＴ４
で確定しているので、Ｔ４で１フレームをトレース・バ
ッファ・メモリに取込む。この時ＤＭＵＸにはＤを書込
む。バス・ステータスは、バス・サイクルのＴ２からで
４の間有効となるが、直前にトレース・バッファ・メモ
リに取込んだバス・ステータスの内容と変化した場合の
みそのバス・ステータス′ｆ！：１７レーム分トレース
・バッファ・メモリに堰込む。キュー・ステータスは基
本的にはバス・サイクルには依存しないが、直前にトレ
ース・バッファ・メモリに取込ンタ）　Ｌ／　−、Ｃ・
データのキエー・ステータスの内容と変化した場合にの
み、トレース・データ１語分を取込む。ステータスを取
込む時にはＤＭＵＸにはＱを書込む。

このプロセッサでは、アドレス、データおよびステータ
スはいずれも同じ端子から時分割に入力されマルチプレ
ックスされているため、ＤＭＵＸのような指標を設けて
、アドレス（Ａ）か、データ（Ｄ）か、ステータス（Ｑ
）かを職別できるようにしておく必要がある。ＱＤＥＰ
ＴＨにプロセッサの端子から直接得られる情報ではない
が、キュー・ステータス（ＱＳＴＳ）とバス・ステータ
ス（ＳＴＳ）’ｌいて次のようにして算出する。

なお、擬似命令キューの構成法にはいくつかの方法かわ
るが、第６図に示す方法について説明する。６０１は１
バイト１ＪのメモＩＪ　Ｑ間で命令トレースに充分な８
ｘが確保されている。プロセッサでは命令コードのブリ
フェッチは２バイトずつ行なわれ、バス・ステータスが
Ｆ、ＤＭＵＸがＤを示す事で検知されるので命令コード
・プリフェッチ動作をシミユレートするには、擬似命令
キエー・書込みポインタ（ｗｐ　）の内容を１づつ２つ
増やしつつブリ・フェッチされた命令コードをＷＰの示
すメモリ番地に書込む。また、命令コードが命令キュー
から取出される事をシミ、レートするには、キューステ
ータスにより検知できるので、擬似命令キエー読出しポ
インタ（ＲＰ）の示すメモリ番地から命令コードを取出
して、擬似命令キエー読出しポインタ（ＲＰ）の内容を
１だけ増やす。

ＱＩ）ＥＰＴＨの値は、命令トレース用装置内に設けら
れた第７図に示すハードウェア回路７００により、プロ
セッサがリセットされた時を起点として実際に動作して
いる間に逐時計算される。その結果は命令トレース用装
竜がバッファ・メモリ内に取込むｌフレーム分の情報の
中に含まれる。第７図に於て、７０１はキュー・ステー
タス信号を伝達する信号路、７０２は信号路７０１上の
キエー・ステータス信号をデコードするデコーダである
。デコーダ７０２から２つの信号が出力される。

信号路７０３上の信号は、キエー・ステータス信号が、
表１中の略号のＦ又はＳを示した時にノ・イ・レベルに
なり、信号路７０７上の信号はキエー・ステータス信号
が表１中の略号でＥを示した時にハイ・レベルになる。

７０４はモジュロ６のアップ・カウンタであり、信号路
７０３上の信号がロー・レベルからハイ・レベルに遷移
する立上りエッヂを１つ検出する毎にカウンタの値を１
増やす。

７０５はカウンタ７０４の出力信号路で、３ビツト巾で
ある。７０８はプロセッサ及び命令トレース用装置を含
む１つのシステムのリセット信号を伝達する信号路で、
リセット信号はアクティブ・ハイである。７０９は信号
路７０７上の信号と信号路７０８上のリセット信号とを
入力とする論理和ゲートである。７１０は論理和ゲート
７ｏ９の出力信号路である。７１１はプロセッサからの
バス・ステータス信号を伝達する信号路で、デ為−ダ７
１２に入力される。７１３はデコーダ７１２の出力信号
路であり、信号路７１３上の信号はバス・ステータス信
号が表２中の略号のＦ（コードフェッチ）を示した時に
ハイ・レベルになる。

７１４は信号路７１３上の信号を入力とするモジェロ６
のアップ・カウンタである。カウンタ７１４は信号路７
１３上の信号の立上りエツジを１つ検出する毎にカウン
タの値を２増やす。７１５はカウンタ７１４の出力信号
路で３ビツト巾である。

７０６は減算器である。減算器７０６には信号路７０５
及び７１５を用いてそれぞれカウンタ７０４及びカウン
タ７１４の出力信号が入力され、カウンタ７１４の出力
信号の値からカウンタ７０４の出力信号の値が減算され
、その結果が信号路７１６に出力される。

第７図のＱＤＥＰＴＨ算出用ハードウェア７００の動作
の概略を説明する。プロセッサのキ、−・ステータス信
号及びバス・ステータス信号はそれぞれ信号路７０１及
び７１１により逐時ＱＤＥＰＴＨ算出用ハードウェア７
００内部に伝達される。システムのリセット信号７０８
がハイ・レベルになると論理和ゲート７０９の出力信号
がハイ・レベルになり、信号路７１０を通じてカウンタ
７０４゜７１４に入力される。カウンタ７０４，７１４
は信号路７１０上の信号がハイ・レベルになるとカウン
タの出力を零にリセットする。プロセッサがリセット信
号に応答して動作を開始し、命令コードをプリフェッチ
するとバス・ステータスが表２中の略号のＦ（コード・
７エツチ）を示すので、カウンタ７１４の出力が２とな
る。プロセッサは１回のプリ７工ツチ動作により２バイ
トの命令コードを命令キ、−に格納するので、デコーダ
７１３はバス・ステータス信号が表２中の略号のＦを１
回検出する毎にカウンタ７１４の出力を２ずつ増加させ
る。プロセッサが命令キエーからｌバイトの命令コード
を取出す事は、デコーダ７０２が信号路７０１上のキ凰
−・ステータス信号が表１中の略号（ＯＦ　（Ｆｉｒｓ
ｔ）又はＳ　（５ｕｂｓｓｅｑｕｅｎｔ）を検出する事
で把握し、Ｆ又はＳを検出する毎にカランタフ０４の出
力を１ずつ増加させる。ある時点で減算器７０６により
命令コード・プリ７エツチを示すカウンタ７１４の出力
の値から、命令−？、−から命令コードが取出された事
を示すカウンタ７０４の出力の値を減じた結果が、その
時点でのキ為−の深さＱＤＥＰＴＨである。ま九、デコ
ーダ７０２に於てキエー・ステータス信号をデコードし
た結果、表１中の略号のＥ（キ為−・フラッシュ）が検
出された時にはデコーダ７０２の１つの出力信号路７０
７上の信号がハイ・レベルになる。従って、論理和ゲー
）７０９の出力信号路７１０上の信号がハイ・レベルに
なシ、カウンタ７０４及び７１４がリセットされる。信
号路７０７上の信号によるカウンタ７０４及び７１４の
リセットは、プロセッサが命令キ為−の内容をパージし
た事に相当する。

このように第７図のＱＤＥＰＴＨ算出用ハー算出用ハロ
ドウエフ回路令キ、−に入出力される命令コードの増減
がシミユレートされ、結果は出力信号路７１６上の信号
を命令トレース用装置のバッファ・メモリ内に１度に取
込む１フレームの情報の１部として、プロセッサがリセ
ットされてからブレーク・ポイント・アドレスに於て一
連の動作を停止するまでの間、データ・バス、アドレス
・バス、キ為−・ステータス信号、バス−ステータス信
号の情報と共に逐次バッファ・メモリ内に取込まれる。

次に、第５図のトレース・バッファ・メモリ内のデータ
をもとにしてプロセッサが実際に実行したＩｌｏ又はメ
モリ・アクセスを伴う命令を逆アセンブルし、命令の実
行に伴うプロセッサのＩｌｏ又はメモリ・アクセスと対
応づける方法を説明する。先行制御では、命令がプロセ
ッサに取込まれてから実行されるまでの時間は一定では
ない。

しかし表から、分岐命令等のようにプログラムのシーケ
ンスを変える可能性のある命令が含まれない限り、命令
の実行の順は命令キー−に取込まれた順と同一である事
を前提として以下の説明を行なう。

実行された命令をトレースする際には、命令キエーが空
になっている状態を捜し出して、トレースの基準とする
。命令キ、−が何時中になりたかは、キューステータス
がＥを示している事でわかる。例えば第５図において、
フレーム０００２や、フレーム００２２ではＱＳＴＳが
Ｅを示している。キューステータスＥである場合の直後
の命令７エツチにより命令キ為−に取込まれた命令コー
ドは、命令キエーの先頭におかれ一番初めにデコード、
実行される。命令コードがバイト可変長（例えば１バイ
ト命令から６バイト命令まである場合）の時、キエー・
ステータスのＦから次のＦまでの１つのＦとＳの数との
和が実行された命令のバイト数を示している。第５１に
おいて、フレーム０００２でＱｓＴｓがＥとなった後、
フレームｏｏｏ３でアトＬ／　スｉ）Ｅ出力サレ（ＤＭ
ＵＸ２＞：Ａ　）　、７　Ｌ／−Ａ　０００４でデータ
が取込まれている（ＤＭＵＸがＤ）が、ＳＴＳがＦとな
っているためフレーム０００４で取込まれたデータが命
令コードであり、フレーム０００２でＱＳＴＳがＥで命
令キ凰−が空であった直後の命令フェッチであるので、
フレーム０００４で取込まれた命令コードがフレーム０
００４０段階で命令キ為−の先頭にある。７レーム００
０６でＱ　Ｓ　’ｒ　ＳがＦを示しているので、７レー
ム０００４で取込まれた命令コードが実行部に取込まれ
た事がわかる。フレーム０００６１７）次に７Ｌ／−Ａ
ＯＯｌｌでＱＳ’ｒＳがＦを示すまでの間フレーム００
０７と７レーＡＯＯＩＯでＱＳＴＳがＳを示しているの
で、７レーム０００４で取込まれ゛Ｃフレーム０００６
から実行され始めた命令は３バイト命令である事がわか
る。またフレーム０００５でアドレスが出されて７レー
ム０００８で命令コードがプリフェッチされているので
、フレーム０００６から実行され始めた命令は、ＢＡ　
ＥＡＦＦ　　（いずれも１６進数表示）の命令コードを
もち、逆アセンブルするとＭＯＶ　ＤＸ　ＦＦＥＡとい
う二一モニツクが得られる。以下フレーム０００２の命
令キ１−が空の状態を基準として命令コードのバイト数
をキ１−・ステータスから得て１命令分の命令コードを
得る方法を繰返す。

フレーム０００６からフレーム００１０までの命令の次
は、フレーム００１１からフレーム１４までの命令であ
る。キュー・ステータスはフレーム００１１でＦを示し
、次にフレーム１５でＦを示すまでＳを示さないので７
レーム００１１からフレーム１４までの間に実行された
命令は１バイト命令であり、フレーム０００８でフェッ
チされた２バイト分の命令コードううちフレーム０００
６からフレーム００１０の命令コードではない方の１バ
イトのＥＣ（１６進数表示）という命令コードをもつ。

ＥＣ（１６進数表示）を逆アセンブルするとＩＮ　ＡＬ
、ＤＸという二−モニツクを得る。フレーム００１３及
びフレーム００１４でバス・ステータスＳＴＳがＩを示
しているが、これはフレーム００１３０段階で出方され
たアドレスに対応するＩ１０ポートからフレーム００１
４の段階で示されるデータを取込んだ事を示している。

つまり、ＩＮ　ＡＬ、ＤＸという命令の実行の過程で生
ずるＩｌｏ・アクセスはフレーム００１３及び７レーム
００１４の段階でのＩｌｏ・アクセスである。

このように１キ為−・ステータス信号が表１の略号のＥ
を示しているフレームを基準にして、キエー・ステータ
ス信号、ハス・ステータス信号、ＤＭＵＸ指標及びデー
タ・バス上のデータ、アドレス・パス上のアドレスから
１命令分の命令コードを選び出して逆アセンブルして命
令二一モニツクを得、命令実行に必要とされるメモリ又
は工１０アクセスとを対応づける事で、プロセッサが実
際に実行した命令を復元することができる。トレース・
バッファ・メモリ内に一箇所基準となるフレームがあれ
ば、その７レーム以降の命令の復元はキュー・ステータ
ス信号とバス・ステータス信号と命令コード・プリフェ
ッチ時のデータ・バス上のデータとをもとにして、順次
１命令分ずつ実行された命令を復元する事ができる。ま
た、基準となるフレーム以前の命令については、キュー
・ステータス信号、バス・ステータス信号、命令コード
・プリ７工ツチ時のデータ・バス上のデータ及びキュー
の深さＱＤＥＰＴＨの情報を用いて基準となるフレーム
から時間の経過とは逆向きにトレース・バッファ・メモ
リ内のフレームをたどる事により実行された命令の復元
が可能である。

第５図に示したトレース・バッファ・メモリ内のデータ
をもとに命令の復元（トレース）を行った結果は第８図
に示すとおりである。

次に、多段ステージのパイプライン構造を持つプロセッ
サにつ込て述べる（以下、このプロセッサを仮にＡプロ
セッサという）。

第９図は、Ａプロセッサの内部ブロック図である。９０
１はＡプロセッサチップ、９ｏ２はＡプロセッサのアド
レス・バス信号路、９０３はＡプロセッサのデータ・バ
ス信号路、９０４はＡプロセッサ内のデータ・バス、９
０５はＡプロセッサの命令プリ７工ツチ部で、命令プリ
７工ツチ部９０５内にはＦＩＦＯ構造の命令キエーと、
命令キス−制御回路とを有する。９０６は命令プリ７工
ツチ部内の命令キエーの先頭にある命令解読部９０７に
転送する為の信号路、９０７Ｉｆｉ命令解絖部で、命令
デコーダおよび命令解読部の動作を制御するシーケンサ
等を含む。９０８は命令解読部９０７に於てデコードさ
れた結果得られる情報の中で命令実行部９１０の動作を
指定する情報を格納するＦＩＦＯ構造のデコード情報キ
ュー、９ｏ９はデコード情報キ、−９０８からの情報を
命令実行部９１０に伝達する為の信号路、９１０は命令
実行部で、算術論理演算回路、各種レジスタ等のハード
ウェアから成る。９１１は命令解読部９０７がらの情報
及び指令によシアドレス計算を行うアドレス計算を行う
アドレス生成部、９１２はアドレス生成部９１１で生成
されたアドレスをバス制御部９１３のアドレス・バス・
インターフェース部に伝達する為の信号路である。９１
３はＡプロセッサのバス制御部である。バス制御部９１
３は、機能的に大別してアドレス・バス・インターフェ
ース部、データ・バス・インターフェース部、バス・サ
イクル制御部の３つの部分に分けることができる。アド
レス・バス・インターフェース部はＡプロセッサのアド
レス計算ス９０２からＡプロセッサを含むシステムのシ
ステム・アドレス・バスに対して定められたアドレスを
出力する機能をもち、各種アドレスを格納しておくアド
レス・レジスタ群９１９等のハードウェアを有する。デ
ータ拳パス・インターフェース部ａ、Ａ、２０セツサの
データ・バス９０３を介しシステム・データ・バスから
データを取込んで一時的に蓄えておくテンポラリ・レジ
スタ９１６、システム・データ・バス上にデータを出力
する際にデータ出力に先だってＡプロセッサ内で生成さ
れたデータを一時蓄えておくテンポラリ・レジスタ９１
７等のハードウェアを有する。バス制御部９１３内のバ
ス・サイクル制御部は、Ａプロセッサのバス・サイクル
制御、バス・ステータス出力の制御、Ａプロセッサの外
部端子からの信号の入出力の制御を行なう。

９１５は命令解読部９０７からバス制御部９１３へ動作
を指定する情報、やよびバス制御部９１３から命令解読
部９０７ヘバス制御部の内部状態を示す情報を夫々双方
向に伝達する為の信号路、９１４は命令解読部９０７か
らアドレス生成部９１１ヘアドレスの生成に必要な情報
およびアドレス生成部９１１の動作を指定する情報を供
給し、又アドレス生成部９１１から命令解読部９０７ヘ
アドレス生成部９１１の内部状態を示す情報を伝達する
為の信号路である。９１８は命令実行部９１０内　　゛
で生成したデータをバス制御部９１３内のデータ・バス
・インターフェース部にあるテンポ２り拳レジスタ９１
７に転送し、又バス制御部９１３内のデータ・バス・イ
ンターフェース部にあるテンポラリ・レジスタ９１６か
ら命令実行部９１０に転送する為の信号路である。９２
０はＡプロセッサのバス・ステータス信号路、９２１は
メモリ・す−ド信号・やＩ１０ライト信号等Ａプロセッ
サの外部へ出力される情報の信号路である。９２２はＡ
プロセッサのキエー・ステータス信号路である。

Ａプロセッサには命令プリフェッチ部９０５゜命令解読
部９０７、アドレス化成部９１１．バス制御部９１３、
命令実行部がある。命令プリフェッチ部９０５はブリフ
ェッチした命令コードを蓄えるＦＩＦＯ構造の命令キュ
ーを中心としたノ・−ドウエアを有する。命令解読部９
０７は命令キューから取出した数バイトの命令コードの
デコーダと、命令解読部の動作を司るシーク／す、プロ
グラムカウンタ、命令のデコードの結果得られた情報を
蓄えるＦ’ＩＦＯ構造のデコード情報キ＋Ｓ−９０８等
のハードウェアを有する。アドレス生成部９１１はアド
レッシングに関するハードウェアを有する。

バス制御部９１３には大別してアドレス・バス・インタ
ーフェース部、データ・バス・インターフェース部、バ
ス・サイクル制御部がある。アドレス・バス・インター
フェース部はプリフェッチ用アドレス・レジスタ、リー
ド・オペランド用アドレス・レジスタ、ライト・オペラ
ンド用アドレス・レジスタ等のレジスタ８Ｆ９１９をイ
する。データ・バス・インターフェース部は、Ａプロセ
ッサの外部へのリード・アクセスにより得られたデータ
を一時格納するテンポ２す・レジスタ９１６と、Ａプロ
セッサの外部へのライト・アクセスの為のデータを一時
格納するテンポラリ・レジスタ９１７を有する。バス・
サイクル制御部は主にシーケンサから成る。命令実行部
９１０には、算術論理演算器、レジスタ・ファイル、シ
ックや、命令実行を司る制御回路部がある。

Ａプロセッサのハードウェアで本発明の説明に関する部
分について次のように定める。命令プリフェッチ部の命
令キ為−は１バイト巾で最大８バイトの容量とする。命
令解読部は、命令キューから命令コードを取出す時はｌ
クロックに１バイトずつ取出す。デコード情報キューは
２命令分のデコード情報を蓄える容量金もつ。バス制御
部のテンポラリ・レジスタ９１６はデータの１＃ｉ分に
対して２本あり、夫々ＲＤＲ１，ＲＤＲ２と名付ける。

テンポラリ・レジスタ９１７はデータの１語分に対して
１本あり、ＷＤＲと名付ける。プリフェッチ用アドレス
・レジスタはｌアドレス情報分ありＰＡＲと名付ける。

リード・オペランド用アドレス・レジスタはｌアドレス
情報分に対して２本あり、夫々ＲＡＲ１，ＲＡＲ２と名
付ける。ＲＡＲｌはＲＤＲＩに、ＲＡＲ２はＲＤＲ２に
対応する。ライト・オペランド用アドレス・レジスタは
ｌアドレス情報に対して１本あり、ＷＡＲと名付ける。

ＷＡＲはＷＤＨに対応する。

第１θ図はＡプロセッサのバス制御部内のアドレス・バ
ス・インターフェース部の主要部分を示した図である。

信号路９１２は第９図のものと同じで、アドレス生成部
に於て生成されたアドレスを転送する信号路である。１
００２，１００５，１００８゜１０１１ｄアドレス・レ
ジスタ群であるが格納されるアドレスの種類によりプリ
フェッチ用アドレス・レジスタ（ＰＡＲ）１００２．リ
ード・オペランド用アドレス・レジスタｌ　（ＲＡＲＩ
）１００５．リードオペランド用アドレス・レジスタ２
　（ＰＡＲ２）１００８゜ライト・オペランド用アドレ
ス・レジスタ（ＷＡＲ）１０１１と名付ける。１００３
　、１０．０６　、１００９　、１０１２はそれぞれ第
９図のレジスタ９１９（１００２，１００５゜１００８
．１０１１）の各ラッチ信号である。１００４はレジス
タ１００２の出力信号路、９０７は９０５の出力信号路
、１０１０はレジスタ１００８の出力信号路、１０１３
はレジスタ１０１１の出力信号路である。

１０１４はマルチプレクサで、信号路１００４，１００
７゜１０１０．１０１３上の信号を入力とし、選択信号
により４本の入力の中から必ず１つだけを選び出すもの
である。マルチプレクサ１０１４の出力はアドレス・バ
ス９０２へ出力される。４本のラッチ信号１００３１１
００６，１００９．１０１２と、マルチプレクサ１０１
４の選択信号は命令解読部９０７に於て生成された信号
であシ、信号路９１５を介して転送される。レジスタ１
００２は他の３つのレジスタ１００５．１００８．１０
１１が持たないアドレスの自動更新機能（インクリメン
タ）を有する。ラッチ信号１００３によりて信号路１０
０１上のアドレスが一旦レジスタ１００２内に格納され
ると、マルチプレフサ１０１４の出力としてレジスタ１
００２の出力信号路１００４上の信号が選ばれ、バス制
御部が命令コード・プリ７エツチの為のメモリ・リード
・バス・サイクルを１回終了される度にレジスタ１００
２の内容が一定の量だけ増加される。レジスタ１００２
の該自動更新機能により、命令解読部は一旦命令コード
・プリフェッチ用アドレスをレジスタ１００２に設定し
た後分岐命令等により次に新たな命令コード・プリフェ
ッチ用アドレスをレジスタ１００２に設定しなければな
らない場合までは、命令ニード・プリ７エツチの為のバ
ス・サイクルの毎にレジスタ１００２の内容を更新する
必要がないので、命令解読部の負荷が軽減される。

次にＡプロセッサの動作の概略について説明する。

メモリ内に格納されている命令コードは、Ａプロセッサ
の命令コードのプリ７工ツチ機能によりＡプロセッサ内
に取込まれる。プリ７工ツチ動作には、命令解読部、ア
ドレス生成部、バス制御部及び命令プリ７工ツチ部が関
係する。プリ７工ツチ動作は、バス制御部のプリフェッ
チ用アドレス・レジスタＰＡＨに命令解読部からの指令
によりバス生成部からプリフェッチ用アドレスが書込ま
れると、次に命令解読部の指令によりＰＡＲの内容が書
替えられるまで、ＰＡＲの更新はパス制御部が行なう。

バス制御部はＡプロセッサとシステムを接続しているシ
ステム・アドレス・バス及ヒシステム・データバスが空
き状態である場合にプリフェッチ動作を行う。バス制御
部はＰＡＲの内容をシステム・アドレス・バスに出力す
ると同時にバス・ステータス信号ＢＳＴ２−０　に命令
コード・７エツチであるコードを出力し、ＭＭＩＯ信号
をメモリ・アクセス状態にする。システム・アドレス・
バスに出力したプリ７エツチ用アドレスに対応するメモ
リ内のアドレスの内容（命令コード）をデータ・バスか
らＡプロセッサのバス制御部に取込み、命令プリフェッ
チ部の命令キューへ転送して、ＰＡＲの内容を更新する
。命令プリ７工ツチ部はバス制御部から転送されてきた
命令コードを順番に命令中ニーの最後尾に格納する。命
令プリフェッチ部の主な機能は、命令中ニーの動作の制
御と、中ニー・ステータスＱＳＴ３−００出力の制御で
ある。バス制御部の主な機能は、メモリ・アクセス、Ｉ
１０アクセス、大部分の制御信号の入出力制御である。

アドレス生成部の主な機能は、各種アドレッシングの為
のアドレス計算等である。

命令解読部の主な機能は、命令コードのデコード、Ａプ
ロセッサ内の各部分の動作の制御である。命令実行部の
主な機能は、算術論理演算等、実際にデータを加工する
事である。

Ａプロセッサのステータスについて以下に説明する。Ａ
プロセッサには命令プリフェッチ部の命令キ為−と命令
解読部のデコード情報キ為−の２種類のキ為−があるの
で、２種類のキ為−の状態を示すために４ピツトのキュ
ー・ステータス信号ＱＳＴ３−０　をＡプロセッサの外
部に出力している。

ＱＳＴ３はデコード情報キ為−の先頭の１命令分のデコ
ード情報が命令実行部に引取られた時１クロック期間ハ
イ・レベルにな抄、新しい命令が命令実行部に於て実行
され始めた事を示す信号である。

ＱＳＴ２−０は、Ａプロセッサの２穫類の中ニーの状態
を第４表に示すようなエンコードして示す信号である。

中ニー・ステータス信号は命令解読部に於て生成される
。バス・ステータスは、バス・ステータス信号ＢＳＴ２
−０　とメモリ・アクセスかＩ１０アクセスかを示す信
号ＭＰｖＩＩ　Ｏとリード・アクセスかライト・アクセ
スかを示す信号ＲＤＷＲＫより第５表に示すようにエン
コードされている。

ＭＭＩＯ信号はハイ・レベルの時メモリ拳アクセスヲ、
ロー・レベルの時Ｉ１０アクセスヲ、ハイ拳インピーダ
ンス状態の時アクセスがない事を示す。

ＲＤＷＲ信号はハイ・レベルの時リード・アクセスを、
ロー、レベルの時ライトやアクセスを、ハイ・インピー
ダンス状態の時アクセスがない事を示す。

バス・ステータス信号ＢＳＴ２−０　と朋工０信号とＲ
ＤＷＲ信号はバス制御部において生成される。

命令解読部は命令キ、−の先頭にある命令コードから順
に１バイトずつｌ命令分の命令コードを取出して命令コ
ード・レジスタに蓄える。命令デコーダには命令コード
・レジスタの出力が入力されて命令コードのデコードが
行なわれる。命令解読部でのデコードにより、命令実行
部の動作を指定する情報を、命令実行部の動作に必要な
情報と、アドレス生成部の動作を指定する情報とアドレ
ス生成部の動作に必要な情報と、バス制御部の動作を指
定する情報とバス制＠部の動作に必要な情報とが生成さ
れる。命令実行部に関する情報はデコード情報キエーに
格納される。アドレス生成部及びパス制御部に関する情
報は命令解読部では特にラッチしていない。従って命令
コード・レジスタの内容が更新されるとアドレス生成部
及びパス制御部に関する情報は変化する。命令解読部か
ら送られたアドレス生成部に関する１′Ｈ報及びパス制
御部に関する情報はそれぞれアドレス生成部、バス制御
部内にラッチされるが、アドレス生成部又はパス制御部
の内部状態により命令解読部から送られてきた情報を受
取る事ができない場合には命令解読部に対し、現在与え
られた情報を受取る事ができないという情報（ビジニ信
号）が返信される。

命令解読部は、１命令分の命令コードのデコードは、命
令実行部の動作に関する情報をデコード情報キエーに格
納する事で終了する。デコード情報キエーに空きが無い
場合とアドレス生成部又はパス制御部からビジー信号を
受取った場合には、命令解読部のデコード動作を停止す
るが、この場合でも命令プリフェッチ部の制御は行う。

命令解読部は命令プリ７工ツチ部の命令キー−の詰シ具
合いを営時監視し、命令コードのプリ７エツチ喪求の制
御も行う。例えば命令キューが空になった場合つまり命
令キ１−から取出した数バイトからなる１命令分の命令
コードを命令解読部においてデコードした結果、無粂件
分岐命令である事が判明し九鳩合などシζは、命令解読
部が命令プリ７工ツテ部に対し直ちに命令キ為−の内容
を全て棄てる（パージ）するように指令するとともに１
アドレス生成部に対しては分岐先のアドレスを生成して
パス制御部に転送するよう指令し、パス制御部に対して
は、プリフェッチ用アドレス・レジスタＰＡＨの内容を
アドレス生成部、経由で伝送されて来る新しいプリ７エ
ツチ・アドレス情報に書き改め、新しい分岐先アドレス
からのプリフェッチ動作の起動を指令する。分岐命令解
読直後の分岐先アドレスからのプリ７工ツチ動作は、Ａ
プロセッサ内部における外部バス使用を必要とする事象
の甲で最烏攬先ｊ−位を与えられている。既ち、分岐命
令解読直後の分岐先アドレスからのプリ７工ツチ動作は
、命令ギューに所定のバイト数の命令コードが蓄えられ
るまで順次続けられ、該ブリ７工ツチ動作期間中には、
命令の実行に必要なメモリ・アクセスの為の外部バスの
使用は不加能である。以上のような命令解読部からの指
令に従りてＡプロセッサの命分コードのプリフェッチ動
作が進行する。

命令解読部及び命令実行部の一連の加令に対する動作の
順番は、完全に一致している。簡単ら例としていずれも
分岐命令ではない命令（１）と命令（２）が、命令（１
）、命令（２）の順にアドレスの連続したメモリの領域
に格納されている場合を考える。Ａプロセッサのプリフ
ェッチ憬能により命令プリフェッチ部の命令キ為−に命
令α）、命令（２）の順にてれぞれ数バイトから成る命
令コードが取込まれ、命令解読部は命令（１）のデコー
ドを終了して必要なデコード情＠をデコード情報キエー
に格納した後に命令（２）のデコードを行う。従って命
令実行部もデコード情報キ為−から取出された命令（１
）のデコード情報を用いて命令（１）の実行を終了した
後に、デコード情報−？為−の先頭にある命令（２）の
デコード情報を引取り、命令（２）を実行する。

命令解読部において解読した命令がメモリ内又はＩｌｏ
にリード・オペランドを必要とする命令である場合には
、リード・オペランドの先読みが行われる。リード・オ
ペランドの先読みには、命令解読部、パス制御部が関与
し、命令実行部は関係しない。リード・オペランドの先
読みは、リード・オペランドを必要とする命令が命令実
行部で実行される時刻よシ以前に、予め読込んでおくの
であるが、Ａプロセ；すの内部、外部の状態、条件によ
り常に先読みができているとは限らない。

以下にリード・オペランドの先読みについて説明する。

リード・オペランドを必要とする命令の命令コードが命
令解読部の命令コード・レジスタに格納され、デコーダ
に入力されて解読されると、命令解読部からアドレス生
成部及びバス制御部の動作に関する情報として、リード
・オペランドの先読み動作が指定される。命令解読がア
ドレス生成部に対して指定するリード・オペランド先読
みの為の動作はリード・オペランドのアドレス生成の為
に必要な情報を命令解読部からアドレス生成部に提供し
てリード・オペランド先読み用アドレスを生成し、生成
されたリード・オペランド先読み用アドレスをバス制御
部に転送するという動作である。命令解読部がバス制御
部に対して指定するリード・オペランド先読みの為の動
作は、アドレス生成部経由でバス制御部に転送されたリ
ード・オペランド先読み用アドレスを、バス制御部のア
ドレス・バス・インターフェース部内の２つのリード・
オペランド用アドレス・レジス）ＲＡＲｌ。

ＲＡＲ２のどちらに格納するかを指定してリード・オペ
ランド先読み用アドレスをリード・オペランド用アドレ
ス・レジスタに格結し、リード・バス・サイクルを起動
してリード・オペランドの読込んで、リード・オペラン
ド用アドレス・レジスタに対応するリード・オペランド
用データ・レジスタに格納するという動作である。命令
解読部からバス制御部に対して指定するリード・オペラ
ンド先読みの為の動作では、タイミングを指定しない。

バス制御部では、命令解読部から前記のリード・オペラ
ンド先読みの為の情報を得ると、Ａプロセッサ外部のシ
ステム・データ・バス及びシステム・データ・バス及び
システム・アドレス・バスの状態、条件に応じてメモリ
・アクセス、又はＩ１０アクセスが可能な時にリード・
オペランド先読みの為のリード・バス・サイクルを起動
してリード・オペランドを読込み指定された読込みテン
ポラリ・レジスタに格納する。リード・オペランド・先
読みの為のリード・バス・サイクルの起動のタイミング
は、命令実行部、命令解読部から制御されず、バス制御
部が他のユニットから独立に制御している。

リード・オペランドの先読みは、リード・オペランドの
先読みは、リード・オペランドを必要とする命令コード
の命令解読部でのデコード段階で検知される。命令解読
部はアドレス生成部及びバス制御部に対し前記の動作指
定を行うとともに、命令実行部に対し、バス制御部がリ
ード・オペラランドを読込んだ後、命令実行部がリード
・アクセスすべきリード・オペランド・レジスタ（ＲＤ
ＲｌかＲＤＲ２か）を、命令実行部の動作を指定する情
報としてデコード情報キー−に格納しておく、例えば、
命令解読部においてデコードした命令がメモリ内に２つ
のリード−オペランドを必要とする命令である場合には
、第１オペランドのアドレスをＲＡＲ２に、従って第１
オペランドのデータをＲＤＲ２に、第２オペランドのア
ドレスをＲＡＲ１に、従って第２オペランドのデータを
ＲＤＲＩに格納するようバス制御部に指定した場合には
、命令実行部に対し第１オペランド・データはＲＤＲ２
の内容を、第２オペランド・データはＲＤＲ１の内容を
使用して命令を実行するようデコード情報キューに情報
を格納して該命令のデコードを終了する。

命令実行部が該命令のデコード情報をデコード情報キュ
ーの先頭から取出して実行する際、メモリ内の２つのリ
ード・オペランドが２つともバス制御部によりメモリか
らＲＤＲｌ、ＲＤＲ２に予め転送されている場合には、
命令実行部は本来メモリ内にある２つのオペランドのデ
ータを、Ａプロセッサ内のレジスタにアクセスするだけ
で得る事ができる。メモリーアクセスには数クロックを
要するがリード・オペランドの先読みＫよシ、メモリ内
のリード・オペランドのデータを、命令実行部が必要と
する時点より前に予めＡプロセッサ内部のバス制御部内
のレジスタ（本例ではＲＤＲｌ、ＲＤＲ２）に転送して
おく事ができた場合には命令実行部が１クロツクで１リ
ード・オペランドをアクセスしたように見えるので、命
令実行効率が向上し、ひいてはＡプロセッサのスルー・
プツトが向上する。

しかし、Ａプロセッサの外部のシステム・データｅバス
、システム・アドレス・バスカ他のバスマスタに長時間
占有されている場合等は、リード・オペランドを必要と
する命令の命令コードが命令解読部でのデコード期間に
、命令解読部から提供したリード・オペランド先読みに
関する情報をバス制御部が受取っても、リード・オペラ
ンドの先読みの為のリード・バス・サイクルの起動は、
早くてもＡプロセッサが、現在システム・バスヲ占有し
ているバス・マスクからシステム・バス占有催を返還さ
れるまで待たされる。リード・オペランドの先読みがこ
のように待たされていても、命令実行部では、リード・
オペランドが先読みされているか否かに殉ず、実際にリ
ード・オペランドを必要とする命令が実行され、命令実
行部は命令解読部によって指定されたバス制御部のリー
ド・オペランド・レジスタの内容を読出そうとする。

命令解読部により指定されたリード・オペランド・レジ
スタに、リード・オペランドが先読みされていない時に
は、命令実行部は、バス制御部が１７　＋ドーバス書サ
イクルを起動してリード・オペランドからデータを読込
んで命令解読部によシ指定されたリード・オペランド・
レジスタに格納し、該リード・オペランド・レジスタの
命令実行部からのアクセスが許可されるまで命令実行部
は動作を停止して待つ。結令夾行部の＠作が停止してし
まうと、デコード情報キ息−も止まるので、命令解読部
のデコードも止１す、Ａ７”ロセッザの主な動作は全て
停止する。バス制御部がリード・バス・サイクルを起動
してん令解胱部により指定された読込みテンポラリ・レ
ジスタにリード・オペ２ンドを格納する事により命令冥
行部の動作が再紹され命令解−り部のデコードも再開さ
れてＡプロセッサの動作が１４開される。本例のように
、メモリ内又はｌ１０Ｋリード・オペランドを必をとす
る節令が命令Ｋ　ｍｃ　廊に於てデコードされ、デコー
ドと同時は命令解ｔｃ部からアドレス生成部及びバス制
御部に対しリード・オペランドの先説与動作を指定して
、該命令のデコード情報をデコード情報キ為−に格納し
た佼、命令実行部での命令処理が進み、ＱｔＦｉ実行部
がデコード情報キ為−の先読から該命令を実行するまで
の藺に、リード・オペランドの先読みが行なわれなかっ
た場合には、前述の４１６プロセツサと同等の実行効率
となる。

命令解読部でＳ読される一連の命令の順番とバス制御部
におけるリードオペランドの先読みの順とは完全に一致
している。例えばともにメモリ内にリード・オペランド
を必要とする２つの命令（３）命令（４）が、命令（３
）、命令（４）のＩｌｌに命令キューに格納されている
場合を考える。命令解読部は令命キ為−からまず命令（
３）の数バイトから成る命令コード（３）を取出してデ
コードし、バス制御部に対し命令（３）のリード・オペ
ランド（３）先読みの為のメモリ・リード・アクセスを
指定し、命令（３）に関するデコード情報をデコード情
報キー−に格納する。次に命令解読部から命令（４）の
数バイトから成る命令コード（４）を取出してデコード
し、バス制御部に対し命令（４）のリード・オペランド
（４）先読みの為のメモリ・リード・アクセスを指定す
る。従ってバス制御部は命令解読部から命令（３）のリ
ード・オペランド（３）先読みの為のメモリ・リード・
アクセス指定を受取った後にネ令（４）のリード・オペ
ランド（４）先読みの為のメモリ・リード・アクセス指
定を受取り、バス制御部は命令解読部から受取った順に
リード・オペランド先読み動作を行うので、一連の命令
の流れとバス制御部に於けるリード・オペランド先読み
の順は一致している。

命令解読部において解読した命令がメモリ内又はＩｌｏ
にライト・オペランドを必要とする場合には、ライト・
オペランドの後書きが行なわれる。

ライト・オペランドの後書きはリード・オペランドと等
価であるので、ここでは簡単に説明する。

ライト・オペランドを必要とする命令の命令コードが命
令解読部の命令コード・レジスタに格納され、デコーダ
に入力されて解読されると、命令解読部からアドレス生
成部及びバス制御部の動作に関する情報として、ライト
・オペランドの後書き動作が指定される。命令解読部が
アドレス生成部に対して指定するライト・オペランド後
書きの為の動作はライト・オペランドのアドレス生成の
為に必要な情報を命令解読部からアドレス生成部に提供
してライト・オペランド後書き用アドレスを生成し、生
成されたライト・オペランド後書き用アドレスをパス制
御部に転送するという動作である。命令解読部がバス制
御部に対して指定するライト・オペランドの後書きの為
の動作は、アドレス主成部経由でバス制御部に転送され
たライト・オペランド後書き用アドレスを、バス制御部
のアドレス・パス・インターフェース部内のライト・オ
ペランド用アドレス・レジスタＷＡＲに格納し、ライト
・オペランドを必要とする命令が命令実行部に於て実行
され、命令実行部が該命令の実行結果を書出しテンポラ
リ・レジスタＷＤＲに格納した後、ライト・パス・サイ
クルを起動して、ＷＡＲに格納されているアドレス１Ｗ
ＤＲの内容を書出すという動作である。命令解読部から
バス制御部に対して指定するライト・オペランド後書き
の為の動作では、ライト・パスサイクルの起動のタイミ
ングを指定しない。バス制御部では、命令解読部からラ
イト・オペランド後書きの為の情報を得、命令実行部か
らの命令実行結果をＷＤＨに格納した後、Ａプロセッサ
外部のシステム・データ・パス及びシステム・アドレス
・パスの状態、条件に応じてメモリ・アクセス又はＩ１
０アクセスが可能な時にライト・オペランドを沓出す。

ライト・オペランド後書きの為のライト・パス・サイク
ルの起動のタイミングは、命令実行部、命令実行部から
制御されず、バス制御部が他のユニットから独立に制御
している。

また、リード・オペランドの先読みの順が一連の命令の
流れに一致しているのと同様にライト・オペランドの後
書きの順も一連の命令の流れに一致している。

以上説明したように、高度なパイプライン構造を採用し
ているＡプロセッサにおいて、リード・オペランドの先
読み及びライ）−オペランドの後書きは、パス制御部内
の読込みテンポラリ・レジスタ、書出しテンポラリ・レ
ジスタと制御用のハードウェアにより実現されており、
命令の処理速度の異なる命令実行部とバス制御部とが滑
らかに命令を処理し、かつ命令の処理効率を向上させる
ものである。前述のように、一連の命令の流れと命令実
行部における命令の処理の順は一致しており、またリー
ド・オペランドの先読みの順及びライト・オペランドの
後書きの順も一連の命令の流れに一致している。しかし
、リード・オペランドの先読み及びライト・オペランド
の後書きのためのメモリ・アクセス又はＩ１０アクセス
を行うバス制御部は、Ａプロセッサの内部の状態及び外
部の状ＷＫ拘束されているので、バス制御部のメモリ・
アクセス又は工１０アクセスのタイミングは、Ａプロセ
ッサの内部にある命令解読部や命令実行部からは制御さ
れず、独立しているため、リード・オペランドの先読み
の為のリード・パス・サイクルは、リード・オペランド
を必要とする命令の命令コードが命令解読部に於てデコ
ードされてから、該命令の実行が終了するまでの間に行
われる事と、ライト・オペランドの後書きの為の２イト
・パス・サイクルは、ライト・オペランドを必要とする
命令の実行が終了した後に行なわれるという事は明らか
であるが、ある１つの為のリード・オペランド先読み又
はライト・オペランド後書きの為のパス・サイクルが同
時起動されるかを予測する事は不可能である。

以下の説明のためにＡプロセッサのアセンブリ言語の命
令の中から２つの命令について二一モニックと動作を定
義する。

ＭＯＶｄ、ａは転送命令である。ｄはディスティネーシ
鵞ン・オペランド、３はソース・オペランドであり、８
で示されるオペランドの内容がｄで示されるオペランド
へ転送される。ディスティネーシヨン・オペランドｄ１
及びソース・オペ２ンドＳはＡプロセッサ内のレジスタ
資源でも、メモリ内にあっても、Ｉ１０ボートであって
もよい。

またディスティネーシ諺ン・オペランドｄ、ソース奉オ
ペランド３は直接アドレッシングもレジスタ等を用いる
間接アドレッシングも可能である。

従ってソース・オペランドＳとしてメモリ内のアドレス
を指定すればＭＯＶ　ｄ、ｓはメモリ内にリード・オペ
ランドを必要とする命令となり、ディスティネーシヨン
・オペランドｄとしてメモリ内のアドレスを指定すれば
ＭＯＶｄ、ｓはメモリ内にライト・オペランドを必要と
する命令となる。

ＪＵＭＰ　ａｄｒは無条件分岐命令である。ａｄｒは該
分岐命令の分岐先アドレスである。ＪＵＭＰ　ａｄｒの
命令コードがＡプロセッサ内の命令解読部に於てデコー
ドされると、命令解読部の指令により命令プリフェッチ
部の命令キューの内容の全てが棄てられ、バス制御部の
プリ７エツ用アドレス・レジスタＰＡＲにａｄｒ　Ｋ相
当する値が格納されて、バス制御部はＰＡＲの内容で示
されるメモリ・アドレスから新たに命令コードのプリ７
エツチを行う。

第１１図は転送命令ＭＯＶｄ、ｓと無条件分岐命令ＪＵ
ＭＰ　ａｄｒを用いて書いたプログラムの一部である。

Ｌｌ、Ｌ２．・・・］Ｌｔｏは行番号であり、オペラン
ドのＭｌｏ、Ｍｌｌ、Ｍ２１．・・・、Ｍｌｏｏ、ＭＩ
ＯＩは全てメモリ内にあるものとする。またオペランド
のＲ２，Ｒ３，Ｒ６，Ｒ７は命令実行部内のレジスタに
付された番号である。オペランドＭＩＯ，Ｍｌｌ、・・
・。

Ｍｌｏｏ、ＭＩＯＩは直接アドレッシングでも間接アド
レッシングでもよい。

ｆｉ３は、第１１図で用いられている命令二一モニツク
と命令コードとの対応表である。

表３ 表３　Ｋオイテ、例、ｔば、ＭＯＶ　Ｍｉｏ、Ｍｘｔと
いう二一モニツクの命令は０ＰＣＤＩＯ，０ＰＣＤＩＩ
　の命令コードを持つ。ここで、０ＰＣＤＩＯ，０ＰＣ
ＤＩＩはそれぞれ１バイト巾の２進数のパターンである
。

転送命令ＭＯＶ　ｄ、ｓも無条件分岐命令ＪＵＭＰ　ａ
ｄｒも２バイトの命令コードをもつものとする。

第１２図は第１１図のプログラムをアセンブルして得た
オブジェクト・コードをメモリに格納した時のメモリ内
のロケーシ謬ノを示した図である。

第１１図中ＡＤＲＩ　Ｏ、ＡＤＲＩ　１、−−−−−−
　、　ＡＬ）Ｒ１００。

ＡＤＲｌｏｌ　はメモリのアドレスである。メモリは１
バイト巾である。例えばメモリ内のＡＤＨＩＯのアドレ
スを持つ領域には命令コード０ＰＣＤＩＱが格納されて
いる事が示されている。ＡＤＲＩＱからＡＤＲ５１まで
のアドレスとＡＤＲ６０以降のアドレスは連続している
が、ＡＤＲ５１とＡＤＲ６０が連続しているとは限らな
い。

第１３図はＡプロセッサの内部の各部の動作のタイミン
グの概要を示した図である。第１３図においてゲート遅
延、アドレスとデータのタイミング関係の詳細等線省略
している。第１３図にはＡプロセッサ内部の各部での動
作が行なわれた時刻ｔ１〜ｔ１７と、命令解読部での命
令の解読の順とキュー・ステータスの出力を表４の略号
で示したものと、命令実行部で命令の実行の順と、バス
制御部のアドレス・パス・インターフェース部にある２
つのリード・オペランド用アドレス・レジスタＲＡＲ１
とＲＡＲ２とライト・オペランド用アドレスレジスタＷ
ＡＲの内容の変化と、Ａプロセッサの外部のシステム・
アドレス・パス上及びシステム・データ・バス上の情報
と、Ａプロセッサ内部のデータ・バス・インターフェー
ス部の２つのリード・オペランド用データ・レジスタＲ
ＤＲＩ、ＲＤＲ２とライト−オペランド用データ・レジ
スタＷＤＨの内容の変化を示している。ただしキエー・
ステータスについては表４中の略号のＦとＥｌのみを示
し他は省略した・　　　表　。

命令解読部の欄、命令実行部の欄のＩＩ、Ｉ２゜Ｉ３．
ＪＵＭＰ、Ｉ６．Ｉ７は第１１図中に示した命令を区別
する為の記号で、例えば１１はＭＯＶＭＩＯＭｌｌとい
う二一モニツクの転送命令である。

命令解読部では時刻Ｈ（以下Ｈ、ｔ２・・・・・・と略
す）において命令Ｉｆ　　（以下ＩＩ、Ｉ２・・・・・
・と略す）の２バイトから成る命令コードを命令キ為−
の先頭から順に取出し、１１の命令解読を行う。

工１はメモリ内にリード・オペランドＭｌｌを必要とす
るので、命令解読部はアドレス生成部に対しＭｌｌ　　
のアドレスＲＡ１を生成してバス制御部に転送する事を
指令し、バス制御部に対しアドレス生成部から転送され
るＲＡＩをアドレス・パス・インタフェース部のリード
・オペランド用アドレス・レジスタＲＡＲ１に格納して
、メモリ内のアドレスＲＡＩの領域に格納されているデ
ータを先読みしてデータ・バス・インタフェース部のリ
ード・オペランド用データ・レジスタＲＤＲ１に格納す
る事を指令する。また、１１はメモリ内にライト・オペ
ランドＭＩＯを必要としているので、アドレス生成部に
対しＭＩＯのアドレスＷＡＩを生成してバス制御部に転
送する事を指定し、バス制御部に対し、アドレス生成部
から転送されるＷＡｌをアドレス・パス・インターフェ
ース部のライト・オペランド用アドレス・レジスタＷＡ
ＲｉＣ格納し、工１の命令実行部に於ける実行中にバス
制御部のデータ・パス・インターフェース部のライト−
オペランド用データ・レジスタＷＤＲに転送され格納さ
れるデータを、１１の命令実行部に於ける命令実行後に
、メモリ内のアドレスＷＡＩの領域に格納する拳を指令
する。Ｉｌの命令実行部での処理に必要な情報をデコー
ド情報キエーの最後尾に格納して工１の命令解読を終了
する。ｔ２から命令キエーの先頭からＩ２の２バイトか
ら成る命令コードを取出して命令解読を行う。Ｉ２はメ
モリ内にリード−オペランドＭ２１を必要とするので、
工１の時と同様に、Ｍ２１のアドレスＲＡ２をアドレス
生成部に於て生成させてバス制御部内にＲＡＲ２に格納
し、メモリ内のアドレスＲＡ２の領域からのデータの先
読みを指令する。工２の命令解読はｔ６に於て終了する
。ｔ６からは工３の命令解読を行う。ｔ６から命令キエ
ーの先頭からＩ３の２バイトから成る命令コードを取出
して命令解読を始める。工３もメモリ内にリード・オペ
ランドＭ３１を必要とするので、ＩＩ、Ｉ２の時と同様
に、Ｍ３１のアドレスＲＡ３をアドレス生成部に於て生
成させてパス制御部内の２本のリード・オペランド用ア
ドレス・レジスタのうち既にリード・オペランドの先読
みが行なわれ、内容が不要になっている方のレジスタに
格納する。本例の場合は、ＲＡＲｌにＲＡ３が格納され
る。後述するように、ｔ３に於てバス制御部が、ｔｌに
於てＲＡＲＩＫ格納した工１のリード・オペランド用ア
ドレスＲＡ１を用いて１１のリード・オペランドの先読
みの為のメモリ・リードゆバス−サイクルを起動し、メ
モリ内のアドレスＲＡＩのデータＲＤｌｔＲＤＲＩに格
納しているため、ｔ６に於てＲＡＲＩの内容ＲＡ１は既
に不要となりている。同様にｔ５に於てＲＡＲ２の内容
ＲＡ２を用いてＩ２のリード・オペランド・先読みの為
のメモリ・リード・バス・サイクルが起動されてメモリ
内のアドレスＲＡ２のデータＲＤ２がＲＤＲ２に格納さ
れているためｔ６に於てＲＡＲ２の内容ＲＡ２も既に不
要になっており、ＲＡＲ２も実質的には空になっている
。ｔ９に於てＩ３の命令解読を終了する。ｔ９から命令
ＪＵＭＰに対する命令解読を開始する。ｔ９から命令キ
為−の先頭から順に２バイトから成るＪＵＭＰの命令コ
ードを取出して命令解読を行う。Ｊ　ＵＭＰは無条件分
岐命令であり、ＪＵＭＰの命令コードが命令解読部に於
て解読されると、命令キエーの内容を全て無効にする。

ＪＵＭＰの命令コード中に分岐先アドレスをもつため命
令解読部で該分岐先アドレスを解読し、アドレス生成部
に対し該分岐先アドレスを解読して得た情報を転送して
該分岐先アドレスを生成しバス制御部に転送する事を指
令し、バス制御部に対してアドレス生成部から転送され
る該分岐先アドレスをプリフェッチ用アドレス・レジス
タＰＡＨに格納した後ＰＡＲの内容のアドレスから命令
コードのプリフェッチを、リード・オペランドの先読み
及びライト・オペランドの後書きに優先して行う事を指
定する。ＪＵＭＰに関し命令実行部での実行はないが、
命令実行部に対し１実行なし”という悄服をＪＵＩＶｉ
Ｐのデコード情報としてデコード情報キューの最後尾に
格納しｔｌ２に於て無条件分岐命令ＪＵＩ’／ＩＰの命
令解読を終了する。ｔｌ２からｔｌ３までは命令解読部
は、ＪＵＭＰ命令解読時（空になった命令キューに、Ｊ
ＵＭＰ命令による分岐先からの新たな命令コードのブリ
フェッチによって命令コードが１命令分以上蓄えられる
まで動作を停止して待ち合せ状態にある。ｔｌ３から命
令Ｉ６の命令解読を行う。命令キューの先頭から２バイ
トから成るＩ６の命令コードを取出して工６を命令′Ｍ
読し、工６に必要なメモリ内のリード・オペランドＭ６
１に対するアドレスＲＡ５をアドレス生成部で生成して
、バス制御部内のＲＡＲ２に格納し、ＲＡＲｌの内容Ｒ
Ａ５を用いて工６の為のメモリ内のリード・オペランド
の先読みを指令する。Ｉ６に関して命令実行部での命令
実行に必要な情報をデコード清報キー−の最後尾に格納
してｔｌ５に於て工６の命令解読を終了する。ｔｌ５か
らエフの命令解読を始める。

命令キー−の先頭から２バイトから成るエフの命令コー
ドを取出してＩ７の命令解読を行う。エフにはメモリ内
にライト・オペランドＭ７Ｑが必要である為、命令解読
部が、アドレス生成部に対しＭ２Ｏに対するアドレスｆ
Ａ７を生成し°Ｃバス制御部へ転送するよう指令し、バ
ス制御部に対しアドレス生成部から転送されるアドレス
ＷＡ７をライト・オペランド用アドレス・レジスタＷＡ
Ｒに格納し、Ｉ７の命令実行部に於ける処理の後ＷＤＲ
Ｋ転送され格納されるデータをＷＡＲの内容のアドレス
ＷＡ７を用いてメモリに書く事を指令する。このように
命令解読部に於てはｔｌから工１の命令解読が開始され
、Ｉ２はｔ２から、Ｉ３はｔ６から、ＪＵＭＰはｔ９か
ら、工６はｔｌ３がら、エフはｔｌ５からそれぞれ命令
解読が開始される。

キュー・ステータスは、１命令分の命令コードの最初の
１バイトが命令キューから命令解読部に取出されると第
４表中の略号のＦで表わされる３ビツト・コードをＡプ
ロセッサの外部に出力するので、ｔｌ、ｔ２．ｔ６．ｔ
９．ｔｌ３．ｔｌ５の直後にキュー・ステータスがＦを
示している。また、命令解読部に於てｔ９から無条件分
岐命令ＪＵＭＰの命令コードの命令解読が開始されると
、ｔｌＯに於て命令キューの内容が全て無効にされるの
で、ｔｌＯに於てキュー・ステータスとして第４表中の
略号のＥｌに相当する３ビツトコードがＡプロセッサの
外部に出刃さｎる。

命令実行部ではｔ４に於いてデコード情報キューの先頭
にあっ之ＩＩのデコード情報を喉出し、１１の命令実行
を行う。ＩＩはメモリ（Ｃあるリード・オペランドＭｌ
ｌをメモリ内のう、イト・オペランドＭＩＯに転送する
命令である。Ａプロセッサはリード・オペランドの先読
み機能を有しており、番１３図の例においては、１１の
命令実行部に於ける命令実行のｒＷ４にされる１寺刻ｔ
４に先立ってｔ３に於いてＡプロセッサ部である１１の
リード・オペランドＭｌｌを読出す為のメモリ・リード
・バス・サイクルが起動され、該メモリ・リード・バス
・サイクル期間中に得られるＭｌｌに対応するデータＲ
ＤＩがＲＤＲＩに格納されるので、ｔ４に於いて工１の
命令実行が開始された時には、１１のリード・オペラン
ドＭｌｌは既にＡプロセッサ内部に存在する。従って、
工１の命令実行では、リード・オペランドＭｌｌを得る
為のＡ７’ｅｙセッサ外部へのアクセスが不要になシ、
Ａプロセッサ内部のレジスタＲＤＲ１にアクセスすれば
Ｍ□１が得られるので、Ｉｌの命令実行時間が短縮され
る。また、１１は、メモリ内にライト・オペランドＭＩ
Ｏが必要であるが、Ａプロセッサがライト・オペランド
後書き機能を有しているので、第１３図の例において工
１の命令実行部に於ける命令実行がｔ７に於いて終了し
た時には、１１のＡプロセッサ外部のライト・オペラン
ドＭＩＯに対応するデータＷＤＩがＡプロセッサ内部の
ＷＤＨに格納されており、工１のメモリ内へのライト・
オペランドＭＩＯの曹込みは、Ｉｌの命令実行部での命
令実行の終了したｔ７以後のｔ８に於いてＡプロセッサ
外部にある１１のライト・オペランドＭ１０の書出しの
為のメモリ・ライト・バス・サイクルが起動され、ｔＢ
でＡプロセッサのＷＤＲに格納されている、１１のライ
ト：オペランドＭＩＯに対応するデータＷＤ１がメモリ
内の所定の領域に格納される事によってなされる。従や
て、命令実行部に於ける工１の命令実行期間中には、メ
モリ内のリード・オペランド読出し及びメモリ内へのラ
イト・オペランド書出しの為のパス・サイクル期間が含
まれず、リード・オペ２ンド、ライト・オペランドとも
に必要な時にはＡプロセッサ内部のレジスタＲＤＲＩ、
ＷＤＲＫアクセスすればよいので、工１の命令実行時間
が大幅に短縮される。

Ｉ２の命令実行部に於ける命令実行はｔ７から開始され
、ｔｌｌで終了する。Ｉ２が必要とするメモリ内のリー
ド・オペランドＭ２１は、Ｉ２の命令実行部での命令実
行開始時刻ｔ７に先立ってｔＢに於て先読みされ、Ａプ
ロセッサ内部のＲＤＲ２に格納されている。Ｉ２の命令
実行部に於ける命令実行期間中ｔｌＯで、命令解読部で
解読した命令が無条件分岐命令ＪＵＭＰであったため、
命令キエーの内容が全て無効にされ、ＪＵＭＰの命令コ
ード中に指定された分岐先からの新たな命令コード・ブ
リフェッチ動作が開始されるという状況が発生している
が、命令実行部における工２の命令実行は全く影響され
ない。

Ｉ３の命令実行部に於ける命令実行はｔｌｌから開始さ
れ、ｔ１７で終了する。前記ｔ１０から開始されるＪＵ
ＭＰ命令解読に起因する分岐先からの新たな命令コード
・プリ７工ツチ動作がｔ１３まで外部バス占有の最高優
先権を得て続くため、Ｉ３の必要とするメモリ内のリー
ド・オペランドＭ３１の先読みを、Ｉ３の命令実行部に
於ける命令実行開始時刻ｔｌｌ以前に行う事ができない
。

従って命令実行部に於ける工３の命令実行はｔ１４で工
３のリード・オペランド先読みがバス占有権を得で、Ｍ
３１読出しの為のメモリ・リード・パス・サイクルを起
動してメモリからＡプロセッサの内部のＲＤＲｌにＭＢ
２に対応するデータＲＤ３を格納し、命令実行部がＲＤ
Ｒｌにアクセス可能になるまで待ち合せを行う。その後
、Ｉ３のリード・オペランドＭ３１に対応するデータＲ
Ｄ３をＲＤＲＩから命令実行部に取出して工３の命令実
行を行いｔ１７においてＩ３の命令実行を終了する。

ＪＵＭＰの命令実行部に於ける命令実行はｔ１７から開
始される。ＪＵＭＰの命令実行部における命令実行は実
質的には動作なしである。ｔ１６に於いて工６が必要と
する、メモリ内のリード・オペランドＭ６１の先読みの
為のメモリ・リード・パス・サイクルが起動され、ＭＢ
１に対応するデータＲＡ５がＡプロセッサ内のＲＤＲ２
に格納されている。

命令解読部に於てＩＩ、Ｉ２．Ｉ３．、・の順に命令解
読が行なわれると、命令実行部に於てもＩＩ、Ｉ２゜工
３・・・の順に命令実行が行なわれるが、例えば命令解
読部に於てＩ１の命令解読が開始される時刻ｔ１から命
令実行部に於てＩＩの命令実行が開始される時刻ｔ４ま
での時間はＡプロセッサ内部及び外部の諸条件により定
まり、一般には予測し難い。また、命令解読部に於てメ
モリ等Ａプロセ。

す外部にオペランドを必要とする命令がＩＩ、Ｉ２゜工
３の順に命令解読されると、パス制御部に於て工１のオ
ペランドのアクセス、Ｉ２のオペランドのアクセス、Ｉ
３のオペランドのアクセスの順にＡプロセッサ外部にア
クセスする。例えば、工１゜Ｉ２．Ｉ３はともにメモリ
内にリード・オペランドＲＡ１．ＲＡ２．ＲＡ３を必要
とし、バス制御部に於てＲＡＩ、ＲＡ２．ＲＡＳの順に
メモリ・リード・パス・サイクルが起動される。前述し
たように工３のリード・オペランドの為のメモリ・リー
ド・パス・サイクルは、命令実行部に於けるＩ３の命令
実行開始時刻ｔｌｌよシも時間的に後になりてｔ１４に
於て起動されている事からも判るように、Ａプロセッサ
の外部にリード・オペランドを必要とする命令のリード
・オペランドのアクセスの為のパス・サイクルが起動さ
れる時刻は該命令の命令解読部での命令′４読開始時刻
と該命令の命令実行終了時刻の間にあるが１．Ａプロセ
ッサ内部及び外部の諸条件に彰曽さｎるため一般、には
予ｃｉｊｌＪＬ難い。

Ａプロセッサの外部にライト・オペランドを必要とする
命令の場合についても同様で、該命令のライト・オペラ
ンドのアクセスの為のパス・サイクルが起動される時刻
、例えば工１のライト・オペランドＭＩＯのアクセスの
為のバス・サイクルが起動される時刻ｔ８、は該命令の
命令実行部での命令実行終了時刻の後にあるが、Ａプロ
セ、すの内部及び外部の諸条件に影響されるため一般に
は予測し難い。

以上、高度なパイプライン構造を実現しているＡプロセ
ッサについて、Ａプロセッサのハードウェアの概略、Ａ
プロセッサ内部の各部分の動作の概略、特にＡプロセッ
サの命令先読み機能、リード・オペランドの先読み機能
、ライト拳オペランドの後書き機能を説明した。

次にＡプロセッサを用いてソフトウェアを開発する事を
考える。前記８０８６プロセツサを用いてソフトウェア
を開発する際には命令トレース法により開発中のソフト
ウェアのデパグを行ったが、Ａプロセ、すを用いてソフ
トウェアを開発する際にも８０８６プロセツサの場合と
同様にして命令トレース法及び命令トレース装置を用い
て開発するソフトウェアのデバグを用い、ノアトウエア
の開発するソフトウェアのデバグを用い、ソフトウェア
の開発効率を向上させる。

Ａプロセッサの命令トレース法は、プロセッサの命令ト
１／−ス法と同様である。Ａプロセッサ用命令トレース
装鍔にはＮプロセッサが一連の命令を実行している間に
アドレス・パス上の情報、データ・バス上の情報、必要
な制御信号、ステータス信号をサンプリングした１フレ
ームを次々に時系列データとして蓄積するトレース・バ
ッファ・メモリ、ブレーク・ポイント設定や能、トレー
ス・バッファ・メモリ内の情報の異実機能等が必要であ
る。Ａプロセッサ用命令トレース装置を用いてブレーク
・ポイントを設定し、Ａプロセッサに一連の命令を実行
させて例えばアドレス・バスに新しい情報が出力された
時やステータス信号が変化シタ時等に１フレームをトレ
ース・バッファ・メモリ内に取込む。ブレーク・ポイン
トに於てＡプロセッサの動作が停止した後、トレース・
バッファ・メモリの内容を楯果し、Ａプロセッサが実際
に実行したＩｌ’１１に命令のニーそニックを得、又メ
モリやＩ１０アクセスを行った命令については実際にア
クセスしたアドレスとデータとを命令二一モニツクと対
応させてユーザに示さなければならない。

第１１図に示したプログラムが、アセンブルされて第１
２図に示すようにメモリ内に格納されているとして、Ａ
プロセッサが＃Ｓ１２図中のメそり・アドレスＡＤＲＩ
Ｏの近傍にある一連の命令を実行した時に、Ａプロセッ
サ用の命令トレース装置を用いて命令トレースを行う場
合について説明する。

表５は、Ａプロセッサ用の命令トレース装置のトレース
・バッファ・メモリの内容の一部のダンプ・リストであ
る。

表５において、アドレスの欄のＲＡｌ、ＡＤＲ４１・・
・・・・は、Ａプロセッサがアドレス・パス上に出力し
たアドレス、データの欄のＲＤＩ、０ＰＣＤ４１・・・
・・・はＡプロセッサの入出力の為にデータ・パス上に
現れたデータである。ＢＵＳ−８ＴＳの１はＡプロセッ
サがバス・ステータス端子に出力したバス・ステータス
のコード及びＭＭＩＯ信号、ＲＤＷＲ信号を表６に示し
た略図でＦ、ＭＲ，ＭＷ　のみを表わしている。ＱＳＴ
Ｓ４の欄のＨ，Ｌは、ＡプロセッサがＱＳＴＳ４端子に
出力した信号がハイ・レベル（Ｈ）であったか、ローレ
ベル（Ｌ）であったかを示している。ＱＳＴＳａ−ｏの
欄はＡプロセッサがキュー・ステータス端子に出力した
キ瓢−・ステータスの信号を第４表に示した略号でＦ、
Ｓ、Ｅｌのみを表わしている。右端の欄は、トレース・
バッファ・メモリの内容ではなく、第１３図と表５との
対応をつける為に設けた欄で、ｔ２は第１３図中のｔ２
に対応している。まず表５に示したトレース・バッファ
・メモリの内容のダンプ・リストからＡプロセッサが実
際に実行した命令をＡプロセッサが実行した順に命令二
一モニツクを得る方法を簡単に説明する。

本命令トレースの基準として、プロセッサの命令トレー
ス法と同様にキュｍ−ステータスが、命令キエーの内容
が全てパージされた事を示す時点を選ぶ。表５では７レ
ーム０２１に於てＱＳＴＳａ−〇がＥｌ（命令キエーの
内容パージ）を示しているので、表５のトレース・バッ
ファ・メそりから命令トレースを行う基準としてフレー
ムを選ぶ。

フレーム０２１でＱＳＴＳａ−０がＥｌを示した後、最
初にＱＳＴＳａ−０がＦを示すのはフレーム０３１であ
り、フレーム０３１の次にＱＳＴＳａ−０がＦを示すの
はフレーム０３５である。フレーム０３１とフレーム０
３５０間でＱＳＴ３−０がＳを示すのはフレーム０３２
のみであるので、フレーム０３１で命令コードの第１バ
イト目が命令キエーから取出されて命令解読部へ転送さ
れた命令は２バイト長の命令コードを持つ命令である。

フレーム０３１で命令コードの填１バイト目が命令キエ
ーから取出された命令を仮に命令工と名付ける。次に命
令工の命令コードを選び出す。フレーム０２１で命令キ
ューの内容が全てパージされた後、最初の命令コード・
フェッチはフレーム０２３とフレーム０２４である。フ
レーム０２３で出力したプリフェッチ用アドレスに対応
するメモリ内の領域から出力された命令コードはフレー
ム０２４のデータ欄の０ＰＣＤ６０である。フレーム０
２３及びフレーム０２４により爺令工の第１バイト目の
命令コードは０ＰＣＤ６０　　である事がわかる。フレ
ーム０２３及び、フレーム０２４０次の命令コート囃７
エツチはフレーム０２５及びフレーム０２６で行なわれ
ており、命令コード０ＰＣＤｅ１がＡプロセッサ内に取
込まれているので、２バイト長の命令コードをもつ命令
工の命令コードは０ＰＣＤ６０゜０ＰＣＤ６１　である
。２バイト長の命令コード０ＰＣＤ６０，０ＰＣＤ６１
を逆７センプルするとＭＯＶ　Ｍ２Ｏ、Ｍ６１　　とい
う二−モ二ックが得られるので、命令Ｉの命令二一モエ
ックはＭＯＶ　Ｍ２Ｏ，１ＶＩ６１である。以下同様な
操作を繰返すと、フレーム０３５で命令コードの第１バ
イト目をまた７レーム０３６で命令コードの２バイト目
を命令キエーから取出された命令は２バイト長の命令コ
ードを持つ命令で、命令コードは命令工のプリフェッチ
の次の２回のプリフェッチつまり０２７，０２８及びフ
レーム０２９．０３０での命令コードであるので、０Ｐ
ＣＤ７Ｑ。

０ＰＣＤ７１　であシ、逆アセンブルするとＭＯＶ　Ｍ
２Ｏ、Ｍ７１　を得る。

次１ｃＡプロセッサが実行した命令がＡプロセッサ外部
のメモリ又はＩｌｏにオペランドを持つ場合には、該オ
ペランドの実際の値、つまりどのアドレスに対しどのよ
うなデータをアクセスしたかをトレースしなければなら
ない。命令■を例として説明する。命令工は、メモリ内
にリード・オペランドＭ６１と、ライト・オペランドＭ
６０を必要とする転送命令である。Ａプロセッサのリー
ド・オペランド先読み機能により命令工のリード・オペ
ランドが、命令工の命令解読部に於ける命令解読後命令
工の命令実行部に於ける命令実行終了前の間にメモリか
ら読出される。しかし命令■のＭＯＶ　Ｍ２Ｏ，Ｍ６１
のリード・オペランドのアドレスが間接アドレッシング
により得られるとすれば、命令工のリード・オペランド
のアドレスの値が命令Ｉの命令コード中Ｋ　ＦｉＫＩ　
Ｋ現われてこないため、表５のダンプ・リスト中のメモ
リ・リード（ＢＵＳ−８ＴＳがＭＲを示す）を示してい
るいくつかのフレームの中のどのフレームでのメモリ・
リードが命令工のリード・オペランドの読込みの為のメ
モリ・リードを行っているフレームであるかを特定する
事ができない。表５には、フレーム００３と００４のメ
モリ・リード、フレームｏｉｏと０１１のメモリ・リー
ド、フレーム０３３と０３４のメモリ・リード、フレー
ム０３７と０３９のメモリ・リードの４つスバある０、
フレーム００３と００４のメモリ・リードとフレーム０
１０と０１１のメモリ・リードは命令■のデコードが行
なわれるフレーム０３１よりも時間的に前にあるので、
フレーム００３と００４のメモリ・リードと、７レーム
０１０と０１１のメモリ・リードは命令工のリード・オ
ペランドをメモリから読出す為のメモリ・リード・バス
・サイクルではない事は明白である。

命令■のデコードが行なわれるフレーム０３１よりも時
［４的に後にあるフレーム０３３と０３４−ｔ’のメモ
リ・リード、フレーム０３７と０３９でのメモリ・リー
ド及び、表５には示されていないフレーム３９以呻に現
われるであろうメモリ・リードのフレームが命令工のリ
ード・オペランドのメモリからの晴出しの為のメモリ・
リード・バス・サイクルである可能性があるが、その中
のどのフレームが命令Ｉのリード・オペランドの為のメ
モリ・リード・パス・サイクルであるかを特定する事が
できない。従って、命令工の二一モニツクを得る事はで
きて本、命令Ｉがどのような値のリード・オペランドを
どのアドレスから得たかを示す情報がないため、命令Ｉ
の動作の完全な復元ができない。

〔発明が解決すべき問題点〕

以上説明してきたように、命令コード・プリフェッチ機
能のみを有する情報処理装置に対し、命令実行動作を該
情報処理装置外部に設けた手段によシ追跡する事が可能
になるように情報処理装置から内部の命令コード・プリ
７エツチ・キエーの状態を示す情報とバス・サイクルの
種類を示す情報の該情報処理装置の外部への出力を必要
充分とする従来の命令トレース方法は、多段パイプライ
ン構造を有し、命令コード・プリフェッチ機能、リード
・オペランド先読み機能、ライト・オペランド後書き機
能を有する高性能な情報処理装置に対しては何ら効果が
ないという欠点を有していた。

〔問題点を解決するための手段〕

本発明は多段ステージのパイプライン構造を実現してい
るマイクロプロセッサにおいて、マイクロプロセッサ内
部に所定の命令の命令コードが解読されると出力が変化
するステータス・フリップ・７０ツブと、該ステータス
・フリップ・７０ツブの出力をマイクロプロセッサのバ
ス・サイクル期間のアドレスの出力タイミ゛ングに同斯
してマイクロプロセッサ外部に出力する手段と、マイク
ロプロセッサ外部とマイクロプロセッサの入出力端子に
現われる情報を遂次時系列データとして蓄える手段とを
設け、マイクロプロセッサ内部にあるステータス・フリ
ップ・フロップからマイクロプロセッサ外部へ出力され
る情報を参照して、マイクロプロセッサのパス・サイク
ルがステータスφフリップ・フロップの出力を変化させ
る所定の命令以前の命令に付随するパス・サイクルか、
あるいは所定の岐令以後の命令に付随するパス・サイク
ルかを区別して時系列データを＠実するようにしたこと
を特徴とする。

〔実施例〕

第１図は本発明の１実施例のブロック図である。

１０１はマイクロプロセッサチップ、１０２はプロセッ
サ１０２のアドレス・バス信号路、１０３はプロセッサ
１０１のデータ・バス信号路、１０４はプロセッサ１０
１内のデータ・バス、１０５はプロセッサ１０１の命令
プリ７工ツチ部で、命令ブリフェッチ部１０５内［ＩＩ
′１ＦＩＦＯ構造の数バイトの命令コードを格納する命
令キューと、命令キエー制御回路を有する。１０６は命
令プリフェッチ部内の命令キエーの先頭にある命令コー
ドを命令解読部１０７に転送する為の信号路、１０７は
命令解読部で、命令解読部１０７内には数バイトの解読
中の命令コードを格納する命令コード・レジスタと命令
デコーダと命令解読部の動作を制御するシーケンサ等か
ら成る。１０８は命令解読部に於てデコードされた結果
得られる情報の中で命令実行部１１０の動作を指定する
情報を格納するＦＩＦＯ構造のデコード情報キュ−１１
０９はデコード情報キュー、１０９はデコード情報キュ
−１０８からの情報を命令実行部１１０に伝達する為の
信号路、１１０は命令実行部で、算術論理演算回路、各
椙レジスタ等のハードウェアを有する。

１１１は命令解読部１０７からの情報及び指令によ抄ア
ドレス計真を行うアドレス生成部、１１２はアドレス生
成部１１１で生成されたアドレスをバス制御ｆ４１１３
のアドレス・バス・インターフェース部に伝達する為の
信号路である。１１３はプロセッサ１０１のバス制御部
である。バス制御部１１３は機能的に大別してアドレス
・バス・インターフェース部、データ・バス・インター
フェース部、バス・サイクル制御部の３つの部分に分ケ
ラれる。アドレス・バス・インターフェース部はプロセ
ッサ１０１のアドレス・バス１０２からプロセッサ１１
１を含む情報処理システム−アドレス・バス上に定めら
れたアドレスを出力する機能をもち、各種アドレスを格
納しておくアドレス・レジスタ群１１９等のハードウェ
アを有する。データ・バス・インターフェース部はプロ
セッサ１０１のデータ・バス１０３を介しシステム・デ
ーダバスとプロセッサ１０１の内部とのデータの授受を
司る部分で、データ・バス１０３を介しシステム・デー
タ・バスからデータを取込んで一時的に蓄えておく読込
みテンポラリ・レジスタ１１１６、またシステム・デー
タ・バス上にデータを出力する際にデータ出力に先だっ
てプロセッサ１０１内で生成されたデータを一時蓄えて
おく書出しテンポラリ・レジスタ１１７等のハードウェ
アを有する。バス制御５１１３内のバス・サイクル制御
部はプロセッサ１０１のバス・サイクル制御、バス・ス
テータス出力制御プロセッサ１０１の外部端子からの信
号の入出力制御の機能を有する。１１５は命令解読部１
０７がパン制御部１１３に対し動作を指定する情報を供
給し、又バス制御部１１３が命令解読部１０７に対しバ
ス制御部１１３の内部状態の情報を伝達する為の信号路
、１１４は命令解読部１０７がアドレス生成部１１１に
対しアドレスの生成に必要な情報とアドレス生成部１１
１の動作を指定する情報を供給し、又アドレス生成部１
１１が命令解読部１０７に対しアドレス生成部１１１の
内部状態の↑に＠を伝達する為の信号路をまとめ”Ｃ示
したものである。１１８は命令実行部１１０内で生成し
たデータをバス制御１Ｗｂ　１１３内のデータ・バス・
インターフェース部にある書出しテンポラリ・レジスタ
１１７に転送し、又バス制御部１１３内のデータ・バス
・インターフェース部にあるａＪ□！！込みテンポラリ
・レジスタ１１６から命令実行部１１０に転送する為の
信号路である。１２０はプロセッサ１０１のバス・ステ
ータス信号路、１２１はメモリＩ１０信号（ＭＭＩＯ）
　　や’）−ド・５イＨｉ号（ＲＤＷＲ）　　等のプロ
セッサ１０１の外部へ出力する信号路をまとめて示した
ものである。１２２はプロセッサ１０１のキエー・ステ
ータス信号略で６る。１２３，１２４゜１２５．１２６
は本発明を実施する為に新たに設けられたハードウェア
である。１２３は命令解読部１０７内に設けられたトグ
ル・フリップ・フロップで、命令解読部に於て分岐命令
が解読される度に出力が反転する回路である。１２４は
トグル・フリップ・フロップ１２３の出力信号用の信号
線、１２５はバス制御部１１３内のアドレス・バス・イ
ンターフェース部内のアドレス・レジスタ群の個々のレ
ジスタに１対ｌで対応するレジスタ群である。１２６は
、レジスタ群１２５の出力の中から選ばれた信号をプロ
セッサ１０１外に出力する信号路である。

本実施例は、第８図に示し九Ａプロセッサに、トグル・
クリップ・フロップ１２３、信号路１２４、レジスタ群
１２５、出力信号路１２６を付加したものになっている
ので命令コード・ブリフェッチ機能、リード・オペラン
ド先読み機能、ライト・オペランド後書き機能を初めと
するＡプロセッサの全機能が本実施例のプロセッサ１０
１０機能に含まれている。

第２図は、プロセッサ１０１内のバス制御部内のアドレ
ス・バス・インターフェース部の主要部分を示した図で
ある。２０１は第１図の信号路１１２に相当し、信号路
２０１は不図示のアドレス生成部に於て生成されたアド
レスを転送する信号路である。２０５　、２０８　、２
１１　、２１４はアドレス舎レジスタ群である。２０５
はプリ７エツチ用・アドレス・レジスタ（ＰＡＲ）　、
　　２０８はリード・オペランド用アドレス・レジスタ
（ＲＡＲＩ）、　２１１はリード・オペランド用・アド
レス・レジスタ（ＲＡＲ２）、２１４はライト・オペラ
ンド用アドレス・レジスタ（ＷＡＲ）である。２０６，
２０９，２１２゜２１５は第１図１１９に対応し２０６
，２０９，２１２゜２１５はそれぞれレジスタ２０５，
２０８，２１１，２１４のラッチ信号である。２０７は
レジスタ２０５の出力信号路、２１０は２０８の出力信
号路、２１３はレジスタ２１１の出力化゛号路、２１６
はレジスタ２１４の出力信号路である。２１７は本発明
で新たに付加された信号路てあり第１図の信号路１２４
に対応する。２１９，２２１，２２３．２２５はそれぞ
れレジスタでレジスタ２１９はレジスタ２０５の、レジ
スタ２２１はレジスタ２０６の、レジスタ２２３扛レジ
スタ２１１の、レジスタ２２５はレジスタ２１４のそれ
ぞれ拡張した部分と考えられる。２２０はレジスタ２１
９の、２２２はレジスタ２２１の２２４はレジスタ２２
３の、２２６はレジスタ２２５の出力信号路である。２
０２はマルチプレクサでレジスタ２０５から出力される
アドレスとレジスタ２０８から出力されるアドレスレジ
スタ２１１から出力されるアドレスとレジスタ２１４か
ら出力されるアドレスの４つのアドレスと、レジスタ２
１９から出力される信号とレジスタ２２１から出力され
る信号とレジスタ２２３から出力される信号とレジスタ
２２５から出力される信号の４つの信号を入力とし、選
択信号２０４で４つのアドレスの中から１つのアドレス
を選んでアドレス出力１Ｍ号路２０３に出力すると同時
に、選ばれたアドレスの格納されていえレジスタに対応
する該レジスタの拡−ＪＩＲ部分からの出力信号を信号
路２１８に出力する。例えば選択信号２０４によってレ
ジスタ２０８から出力されたアドレスが選ばれた時には
信号路２１８上にはレジスタ２２２の内容が選ばれて出
力さｎる。１８号Ｍ２Ｏ４，２０６゜２０９．２１２，
２１５は不図示の命令解読部に於°Ｃ生成され第１図の
信号路１１５を介してバス制御部に送られてくる信号で
ある。信号路２０３は第１図のアドレス・バス１０２に
対応し信号路２１８は第１図の１２６は対応する。ＰＡ
Ｒ２０５のみがアドレスの自動更新機能を有する。以下
の説明の為にＰＡＲ２０５の拡張した部分で、信号路２
１７上の情報を蓄える部分２１９をＰＡＴ、ＲＡＲＩに
対し２２１をＲＡＴＩ　、ＲＡＲ２に対し２２３をＲＡ
Ｔ２゜ＷＡＲに対し２２５をＶＡＴと名付ける。

第３図は第１３図に対応するタイミング・チャートを模
式化した図である。従来例を比較し易いように、第３図
のタイミング・チャートは、表３に示したアセンブリ言
語の命令二一モニツクと命令コードを持つ命令を用いて
書いた第１１図のプログラムがアセンブルされて第１２
図に示すようにメモリ内に格納されているものと仮定し
、プロセッサ１０１が第１２図中のメモリ・アドレスＡ
ＤＨＩＱの近傍にある一連の命令を実行した時のプロセ
ッサ１０１の内部及び、プロセッサ１０１の外部バス端
子に表われる情報の時間的相対関係を示している。プロ
セッサ１０１は前記Ａプロセッサの主要機能を全て含ん
でいるので、第３図の命令解読部、キー−・ステータス
、命令実行部の命令処理のタイミング及び、ＲＡＲＩ、
ＲＡＷ２．ＷＡＲ。

ＲＤＲｌ、ＲＤＲ２，ＷＤＲのレジスタの内容の変化す
るタイミング、アドレス・パス、データ・バｘ上に現わ
れる情報の変化するタイミング等は第１３図に示した各
タイミングと同様である。ここでは本発明により、新た
に付加された機能の動作について説明する。

第１３図中、トグル出力とは第１図中の命令解読部１０
７内に本発明により新たに設けられたトグル、フリップ
・７０ツブ１２３の出力信号用の信号線１２４上の信号
レベルを示しており、命令１１の命令解読部に於ける命
令解読が開始される時刻ｔ１ではハイ・レベル（Ｈ）に
あるものを仮定する。

ＪＵＭＰの２バイトの命令コードがｔ９から命令解読部
に於て命令解読が開始されｔｌＯでＪＵＭＰが無条件分
岐命令である事が判明すると、該トグル・クリップ・フ
ロップの出力が反転しロー中レベル（Ｌ）　Ｋなる。ｔ
ｌｏの後、早くても第３図のｔ１７までは、該トグル・
スリップ・フロップの出力はロー・レベルにある。ｔ６
でプロセッサ１０１外部のメモリにリード・オペランド
Ｍ３１を必要とする命令Ｉ３が命令解読部に於て命令解
読されると、命令解読部はアドレス生成部に対し工３の
リード・オペランドＭ３１のアドレスＲＡ３を生成しバ
ス制御部に転送する事を指令する。

同時に命令解読部はパス制御部に対しアドレス生成部か
ら転送されるリード・オペランドＭ３１のアドレスＲＡ
３をアドレス・パス・インターフェース部内のリード・
オペランド用アドレス・レジスタＲＡＲＩＫ格納する事
を指令する。バス制御部に対する該指令は、第２図中の
信号路２０１にアドレス生成部がＲＡ３を出力している
間にＲＡＷ　１（２０８）のラッチ信号路２０６上のラ
ッチ信号をアクティブにする事によってなされる。ラッ
チ信号路２０６上のラッチ信号がアクティブになると、
ＲＡＲ１内に信号路２０１上のＲＡ３が格納されるのと
同時に、ＲＡＴＩ（２２１）に２１７上のｔ６に於てハ
イ・レベルにある信号が格納される。つまり、第３図の
模式的タイミングチャートのｔ６に於て信号路２０１上
の情報であるＲＡ３をサンプリングしてＲＡＲｌに格納
するのと同時に、命令解読部内に設けたトグル・クリッ
プ・フロップ１２３の出力をサンプリングしてＲＡＴｔ
Ｋ格納する。ｔｌｏに於てトグル・フリップ−７リツプ
１２３は無条件分岐命令の命令コードが命令解読部に於
て命令解読される事により出力を反転した後、命令解読
部に於て命令解読される事により出力を反転した後、命
令解読部に於てｔ１３から命令解読が開始される命令工
６もプロセッサ１０１外部にリード・オペランドＭ６１
を必要とする命令であり、前記工３の場合と同様にｔ　
１３に於て、アドレス生成部に於て生成されるＩ６のリ
ード・オペランドＭ６１のアドレスＲＡ５をＲＡＷ２に
格納するのと同時にロー・レベルにある前記トグル・フ
リップ１２３の出力をサンプリングしＲＡＴ２に格納す
る。ｔ１４に於てバス制御部はＲＡＲｌに格納されてい
るＩ３のリード・オペランドＭ３１のアドレスＲＡ３を
用いてＭＢ２の先読みの為のメモリ・リード・パス・サ
イクルを起動する。第２図でｔ１４において信号路２０
４上の選択信号により、マルチプレクサ２０２の２つの
出力信号路の出力としてＲＡＲｌから出力されている工
３のリード・オペランドＭ３１のアドレスＲＡ３を選択
してアドレス・パス２０３に出力し同時にＲＡＴｌから
出力されているハイ・レベルにある信号を選択して信号
路２１８に出力する。第１図では、ｔ１４に於てアドレ
ス・パス１０２にＲＡ３が出力され、同時に信号路１２
６にはＲＡＴｌに格納されている。

ハイ・レベルの信号が出力される。第３図のｔ１４に於
て第３図のアドレス生成部の欄ＫＲＡ３が、また第１図
の信号路１２６、第２図の信号路２１８に対応する第３
図のＡＴの欄にハイ・レベル（Ｈ！の信号が出力されて
いる。次にｔ１６に於て、バス制御部はＲＡＷ２に格納
されている。Ｉ６のリード・オペランドＭ６１のアドレ
スＲＡ（５を用いてＭ６１の先読みの為のメモリ・リー
ド・パス・サイクルを起動する。即ちｔ　１６に於て第
１図の１０２、第２図の２０３、第３図のアドレス・バ
スの欄にはＩ６のリード・オペランドＭ６１のアドレス
ＲＡ６が出力され、同時に第１図の信号路６、第２１９
の信号路２１８、第３図のＡＴの欄には、ＲＡＴ２に格
納されているロー・レベルの信号が出力されている。ま
た、命令解読部に於いてｔｌｏで命令解読された命令コ
ードが無条件分岐命令である事が判明すると、命令プリ
７工ツチ部の命令キューにプリフェッチされていた命令
コードが全て無効にされ、Ａプロセッサと同様にプロセ
ッサ１０１でも無条件分岐命令の命令コード内に指定さ
れている分岐先アドレスからの命令コードのプリフェッ
チが外部バス占有の峡高優先権を得る。ｔｌＯで命令解
読部１０７がアドレス生成部１１１に対し、ＪＵＭＰ命
令の命令コード内に指定されている分岐先を示す情報を
信号路１１４経由で伝達して、該分岐先アドレスＡＤＲ
６０の生成しバス制御部に転送する事を指令し、バス制
御部１１３に対しアドレス生成部から転送されてくる該
分岐先アドレスＡＤＲ６０をＰＡＲに格納して、ＰＡＲ
の内容を用いて命令コードのプリフェッチ動作を開始す
る事を指令する。ここで、アドレス生成部１１１からバ
ス制御部１１３に対して転送されるＪＵＭＰ命令による
分岐の分岐先アドレスＡＤＲ５ＱをＰＡＲ２０５に格納
する際同時にＰＡＲ２Ｑ５の拡張部分ＦＡＴ２１９　に
は、命令＠枦部内のトグル・クリップ・フロップ１２３
の出力信号路２１７上の信号が格納される。前述のよう
にＰＡＲ２０５はナトレス自動更新様能を有しｔｌＯに
於てＪ　ＵＭＰ命令による分岐の分肢先アドレスＡＤＲ
６０が格納された後、命令フードのプリ７エツチの為の
１回のメモリ・リード・バス・サイクルが終了する度Ｋ
ＰＡＲ２０５の内容が更新されるが、ＦＡＴ２１９の内
容はＰＡＲ２Ｑ５　の該ナトレス自動更新様能とは無関
係に、次に命令解読８（１０７からの指令によりＰＡＲ
２０５に新たなアドレスが設定される時まで不変である
。バス制御部１１３内のアト１／ス・バス・インターフ
ェース部のマルチプレクサ２０２が選択信号路２０４上
の情報によりプリ７エツチの為にＰＡＲ２０５を選択し
てＰＡＲの内容をアドレス・バス端子２０３に出力する
とともに、ＰＡＲ２１９を選択してＦＡＴの内容を信号
路２１８上に出力する。第３図の例ではｔｌＯに於てロ
ー・レベルにある信号路２１７上の信号ｆ、ＰＡＴ２１
９にサンプリングしているため、ｔｌｏからｔ１３まで
続く分収命令直後の命令コード・プリフェッチ動作で信
号路１２６から、アドレスと同じタイミングで出力され
る信号ＡＴはロー・レベル（Ｌ）にある。

本実施例では、無条件分岐命令の命令コードが命令解読
部に於て命令解読されると、命令解読部内のトグル・ス
リップフロップ１２３の出力が変化するが、ここでトグ
ル・クリップ・フロップ１２３の出力を変化させる要因
として無条件分岐命令を選んだ理白は、無条件分岐命令
は通常のプログラムでは枕計的に約１０ステツプに１−
１ま用いられているためである。すなわち、柳にしか用
いられない一＆６台をトグル・フリップ・フロップ１２
３の出力を変化ぢせる要因とし−Ｃ用いると、命令トレ
ースｍＷの有限なトレース・バッファ・メモリ内で１度
もＡＴが変化しない事が生ずると、本命令トレースが不
可能になる。従って、数〜数１０ステップ１同視われる
命令、もしくはそのステップサイクルで強制的に挿入で
きる命令を用いる方がよい。

以上高度なパイプライン構造を実現しているＡプロセッ
サに本発明により新たに付加されたハードウェアの動作
について説明した。次に本発明を実施しているプロセッ
サ１０１を用いてソフトウェアを開発する際に用いる命
令トレース法についいて説明する。本発明の本命令トレ
ース法は、前述したＡプロセッサの場合の命令トレース
法に、本発明により倉たに付加されたハードウェアから
得られる情報を追加する事〈より、前述のＡプロセッサ
の場合の命令トレース法の有していた重大な問題点を根
本的に解決する事ができる。

本発明の命令トレース法による命令トレースを行うため
の命令トレース装置には、前述のＡプロセッサの命令ト
レース装置と同様に、プロセッサ１０１が一連の命令を
実行している間にアドレス・バス上の情報、必要な制御
信号、ステータス信号及び前記信号路１２６から出力さ
れる信号をサンプリングし次々に時系列データとして蓄
積するトレース・バッファ・メモリ、ブレーク・ホイン
ト設定機能、トレース・バッファ・メモリ内の時系列情
報のｉ果機能等が必要である。本発明の命令トレース法
が命令トレースの基準としてトレース・バッファ・メモ
リ内でキュー・ステータスが命令キエーの内容が全て無
効にされた事を示す時点を用いている事及び、本命令ト
レース法の該基準点からトレース・バッファ・メモリ内
の時系列データを追跡して該基準点の直後に実行された
１命令分の命令コードを選び出して逆アセンブルして該
基準点直後に実行された命令の二一モニツクを得る方法
は、前述したＡプロセッサに対する命令トレース法と同
様である。ここでは本発明の命令トレース法により可能
になった、メモリやＩ１０アクセスを伴う命令について
前記逆アセンブルにより得られた命令二一モニツクと、
該命令が実際にアクセスしたアドレスとデータとを命令
二−モ二第１１図に示したプログラムがアセンブルされ
て第１２図に示すようにメモリ内に格納されているとし
て、Ａプロセッサが第１２南中のメモリ・アドレスＡＤ
ＨＩＯの近傍からの一部の命令を実行した時にプロセッ
サ１０１用の命令トレース装置を用いて命令トレースを
行う法を説明する。表７はプロセッサ１０１用の命令ト
レース装置のトレース・バッファ・メモリの内容の一部
のダンプ・リストであり、表５と大部分が一致している
。

アドレスを出力するのと同時に信号路１２６に出力する
信号がハイ・レベル（均であったかロー・レベル（Ｌ）
にあったかを示している。

表７　Ｋ！？イテ、７　Ｖ−Ａ　０２１　テＱｓＴｓ３
−ＯカＥ１を示す点を基準とすると、表５で用いた方法
によりフレーム０３１，０３２で命令解読部に於て命令
解読される２バイト長の命令コードを持つ命令Ｊの命令
コードはフレーム０２３，０２４及びフレーム０２５，
０２６でプリフェッチされた２バイトの命令コード０Ｐ
ＣＤ６０，０ＰＣＤ６１　であり、命令コー表　　７ ド０ＰＣＤ６０，０ＰＣＤ６１　を逆アセンブルして命
令ＪＯ命令二一モニツクとしてＭＯＶ　Ｒ５，Ｍ５１を
得る。命令Ｊは、メモリ内にリード・オペランドＭ６１
を必要とする転送命令であるので、命令Ｊの命令トレー
スの為には、命令Ｊのリード・オペランドＭ６１として
どのようなメモリ・アドレスから、どのようなデータが
プロセッサ１０１内に取込まれたかを示さなければなら
ない。このため、表７に新たに加えられたＡＴの欄の情
報を用いる。

ＡＴの欄の情報は、プロセッサ１０１のアドレス端子１
０２に出力されるアドレスがバス制御部内のアドレス・
レジスタに格納される際の、命令解読部内のトグル・ク
リップ・７０ツブ１２３の出力の状態を記憶しているも
のである。該トグル・フリップ・フロップ１２３は命令
解読部で無条件分岐命令の命令コードを解読された瞬間
に出力を反転する。無条件分岐命令の命令コードの解読
は、キュー・ステータスＱＳＴＳ３−０がＥｌを示す事
でプロセッサ１０１外部に直ちに示されるため、ＱＳＴ
Ｓ３−０がＥｌを示すフレーム０２１の前後のブリフェ
ッチの為のアドレス出力の際のＡＴＯ値を見ると、フレ
ーム０２１の前にＡＴはノ１イ・レベル（Ｈ）にあり、
フレーム０２１の後ではＡＴがロー・レベル（Ｌ）にな
っている事が判る。無条件分岐命令涛説直後にある転送
命令Ｊの命令コードがフレーム０２１よりも後に命令解
読部に於いて命令解読され、該命令Ｊのリード・オペラ
ンドＭ６１のアドレスがアドレス生成部で生成されバス
制御部のアドレス・レジスタ群に格納される際に該アド
レス・レジスタの拡張部分には、ロー・レベルにあるト
グル・フリップ・フロップ１２３の出力が格納される。

従ってメモリ内にリード・オペランドＭ６１を必要とす
る命令Ｊのリード・オペ２ンド読込みの為のメモリ・リ
ード・バス・サイクルは、フレーム０２１よりも後のフ
レームの中で、初めてＡＴがＬ（ロー・レベル）を示し
ている、命令コード・プリ７エツチ以外のメモリ・リー
ド・バス・サイクルである。表８ではフレーム０２１よ
り後に７レーム０３３，０３４とフレーム０３７．０３
９の２回のメモリ・リード・バス中サイクルがあるが、
ＡＴの欄がフレーム０２１より４後に初めてＬを示すの
はフレーム０３７でのアドレス出力であるので、メモリ
内にリード・オペランドＭ６１を必要とする命令Ｊのリ
ード・オペランド読込みの為のバス・サイクルはフレー
ム０３７゜０３９に於けるメモリ・リード・バス・サイ
クルであり、命令Ｊのリード・オペランドＭ６１のアド
レスはフレーム０３７からＲＡ６であり、Ｍｏ２のデー
タはフレーム０３９のＲＤ６である事が決定される。以
下同様にして、無条件分岐命令の命令コードの命令解読
後初めて現われるメモリ内にリード・オペランドを必要
とする命令Ｊの次に現われるメモリ内にリード・オペラ
ンドを必要とする命令のリード・オペランド読込みの為
のメモリ・リード曖パス・サイクルは、フレーム０３７
，０３９の次ＫＡＴがＬを示すメモリ・リード・バス・
サイクルである事が決定できる。ここまでの説明は、命
令がメモリ内にリード・オペランドを持つ場合について
行りてきたが、該命令トレース法の命令とオペランドの
対応をつける法は、オペランドがメモリ内にあってもＩ
１０内にあっても全く同様に行う事ができる。

以上説明したように１本発明は多段ステージのパイプラ
イン構造を実現している高機能プロセッサ内で、各ステ
ージの命令処理のシーケンスヲ定める命令解読部内に、
予め定められた種類の命令の命令コードが命令解読され
ると出力が反転するトグル・７リツプ・７０ツブを設け
、該プロセッサ内のアドレス生成部に於いて生成された
アドレスがバス制御部内のアドレス・レジスタの中の一
本に格納される時同時に該アドレス・レジスタの拡張部
分に前記トグル・フリップ・７０ツブの状態を格納し、
バス制御部がバス・サイクルを起動する際に選ばれるア
ドレス０レジスタのアドレス部分を該プロセッサのアド
レス−バス端子に、アドレス・レジスタの拡張部分の情
報を該プロセッサの情報出力用端子に出力し、該プロセ
ッサ用の命令トレース装置において情報出力用端子に現
われる信号を該プロセッサのアドレス・バス上に現われ
る信号とともに命令トレース装置のトレース・バッファ
内に遂次取込み、リード・オペランド先読み及びライト
・オペランド後書きを行うプロセッサの命令トレースの
際、命令二一モニツクと該命令のプロセッサ外部のオペ
ランド・アクセストラ、アドレス・レジスタの拡張部分
からプロセッサ外にアドレスとともに出力される情報を
基準にして対応づける命令トレース法である。

表７において、アドレス欄のＲＡＩ、ＡＤＲ４１−・社
プロセッサ１０１がアドレス・バス上に出力したアドレ
ス、データ欄のＲＤＩ、０ＰＣＤ４１−・・はプロセッ
サ１０１のデータ入出力によりデータ・バス上に現われ
たデータである。ＢＵＳ−８ＴＳ　　の欄はプロセッサ
１０１がバス・ステータス端子１２０に出力したバス・
ステータス・コード及び信号路１２１上に出力されるＭ
Ｍ工Ｏ信号、ＲＤ′ｗＲ信号を表６に示した略号でＦ、
ＭＲ，ＭＷ　のみを示している。ＱＳＴＳ欄のＨ，Ｌは
プロセッサ１０１がＱＳＴＳ４端子１２２に出力した信
号がノ・イ・レベル（Ｈ）にあったかロー・レベル（Ｌ
）にあったかを示している。ＱＳＴＳ３−０欄はプロセ
ッサ１０１がキエーΦステータス端子１２２に出力した
キュー・ステータス信号を表４に示した略号でＦ、Ｓ、
Ｅｌのみを表わしている。人Ｔの欄はプロセッサ１０１
がアドレス・バス端子１０２上にアドレスを出力するの
と同時に信号ｗｒ１２６に出力する信号がハイ・レベル
（ハ）でめったかロー・レベル（ト）にめったかを示し
ている。

この結果、多段ステージのパイプライン構造を来現して
いるプロセ、すが、このプロセ、すの外部にオペランド
を必要とする命令のリード・オペランドの先読み又はラ
イト＋１万ベランドの後書きｔ行っている場合でも、こ
のグロセ、すが実行した命令に対してその実行順に命令
二一モニツクを得、プロセッサの外部にオペランドを必
要とする命令の場合には、その命令の二一モニツクとオ
ペランドが実際にアクセスされた際のアドレスとデータ
を対応づける事ができる。

なお、表１はＪ’８０８６プロセツサのキュー−ステー
タスの表、表２は、ｉ’８０８６グロセ、丈のバス・ス
テータスの表、表３はＡプロセ、す及びプロセ、す１０
１のアセ／プリ言語で誓かれたプログラムの命令二一モ
ニツクと命令コードの対応表、表４は人プａセ、す及び
プロセッサ１０１のキュー・ステータスの表、表５はＡ
プロセッサが、第１２図に示したメモリ内のＡＤＲＩ　
Ｏの近傍から順次命令１に実行した時の命令トレース装
置のトレース拳バ、７ア・メモリに蓄えられた情報のダ
ンプリスト、表６はＡプロセ、す及びプロセ、す１０１
のバス・ステータスの表、表７はプロセッサ１０１が第
１２図に示したメモリ内のＡＤｈｉｏの近傍から順次命
令を実行した時に命令トレース装置のトレース・パ、フ
ァ・メモリに蓄えられた情報のダンプリストである。

〔発明の効果〕

本発明によれば、多段ステージのパイプライン機能をも
つプロセッサであって、プロセッサ外部のオペランドに
対しリード・オペランドの先読み及びライト・オペラン
ドの後書きを行なうプロセ、すにおいて、該プロセッサ
の完全な命令トレースが可能となるので、プロセッサの
ソフトウェア開発とデバッグ効率が飛細的に向上すると
いう効果がめる。

【図面の簡単な説明】

第１図は本発明の一実施例のプロセッサの内部ブロック
図である。 １０１・・・・・・プロセ、す、１０２・・・・・・ア
ドレス・バス、１０３・・・・・・チーターバス、１０
４・・・・・・内部データ・バス、１０５・・・・・・
命令プリフェッチ部、１０６・・・・・・命令コード用
信号路、１０７・・・・・−命令解読部、１０８・・・
・・・デコード情報キュー、１０９・・・・・・デコー
ド情報用信号路、１１０・・・・・・命令実行部、１１
１・・・・・・アドレス生成部、１１２・・・・・・ア
ドレス用信号路、１１３・・・・・・バス制御部、１１
４・・・・・・アドレス生成部と命令解読部間の情報授
受の為の信号路、１１５・・・・・・バス制御部と命令
解読部間の情報授受の為の信号路、１１６・・・・・・
プロセ、す１０１の外部から読込んだデータを格納する
レジスタ群、１１７・・・・・・命令実行部で生成され
、プロセッサ１０１の外部へ書出すデータを格納するレ
ジスタ群、１１Ｂ・・・・・・バス制御部と命令実行部
間のデータ授受の為の信号路、１１９・・・・・・アド
レス生成部で生成されプロセッサ１０１の外部へ出力す
るアドレスを格納するレジスタ群のアドレスを格納する
部分、１２０・・・・・・バス制御部で生成されるバス
・ステータス情報をプロセッサ１０１の外部へ出力する
為の信号路、１２１・・・・・・プロセッサ１０１がプ
ロセッサ１０１の内部と外部の間で情報を授受する為の
信号路、１２２・・・・・・命令１リフ工ツチ部の命令
キューの状態を示す情報をプロ七、す１０１の外部へ出
力する為の信号路、１２３・・・・・・トグル・フリ、
プ・７０．プ、１２４・・・・・・トグル−フリ、プ・
７０ツブ１２３の出力信号をバス制御部１１３内へ伝達
する為の信号路、１２５・・・・・・トグル・フリ、プ
・７０．プ１２３の出力信号を格納する、レジスタ群１
１９の拡張部分、１２６・・・・・・レジスタ群１１９
の拡張部分１２５１にブロモ、す１０１外部へ出力する
信号路、第２図は、ｗｌ１図アドレス・バス・インター
フェース部内のアドレス・レジスタ群の詳細なプロ、り
図である。 第３図は、ブロモ、す１０１のタイミング図でめる。 第４図は従来のプロセッサの内部ブロック図でおる。 ４０１・・・・・・１ｓｏｓｓプロセツサ、４０２・・
・・・・アドレス／データ・バス、４０３・・・・・・
内部ハス、４０４・・・・・・データ・レジスタ、４０
５・・・・・・アドレス生成部、４０６・・・・・・命
令キュー、４０７・・・・・・キュー・ステータス信号
路、４０８・・・−・・命やコード用信号Ｍ、４０９・
・・・・・内部データ・バス、４１０・・・・・・命情
実行制御部、４１１・・・・・・命令う、テ、４１２・
・・・・・デコーダ、４１３・・・・・・各種レジスタ
群、４１４・・・・・・算術論理演算回路、４１５・・
・・・・万ペランド・レジスタ、４１６・・・・・・バ
ス制御回路、４１７・・・・・・バス・ステータス信号
用信号路、第５図は、命令トレース装置のトレース−バ
ッファメモリのダンプリスト図である。 第６図は、シ似キューの構成図である。 第７図は、キューの深さを算出する回路のプロ、り図で
ある。 ７００・・・・・・キューの深さを算出する回路、７０
１・・・・・・キュー・ステータス信号路、７０２・・
・・・・デコーダ、７０３・・・・・・信号路、７０４
・・・・・・カウンタ、７０５・・・・・・信号路、７
０６・・・・・・減算器、７０７・・・・・・信号路、
７０８・・・・・・リセット信ｇ路、７０９・・・・・
・オア・ゲート、７１０・・・・・・出力信号路、７１
１・・・・・・バス・ステータス信号路、７１２・・・
・・・デコーダ、７１３・・・・・・信号路、７１４・
・・・・・カウンタ、７１５・・・・・・信号路、７１
６・・・・・・キュー深さ出力信号路、 第８図は、第５図のトレース・バッファ・メモリの内容
を編集した結果を示す図でおる。 ＃Ｊ９図はパイプライン機能をもつＡブロモ、すの内部
ブロック図である。 ９０１・・・・・・Ａ７″ロセッサ、９０２・・・・・
・アドレス・バス、９０３・・・・・・データ・バス、
９０４・・・・・・内部データ・バス、９０５・・・・
・・命令プリフェッチ部、９０６・・・・・・命令コー
ド用信号路、９０７・・・・・・命令解読部、９０８・
・・・・・デコード情報キュー、９０９・・・・・・デ
コード情報用信号路、９１０・・・・・・命令実行部、
９１１・・・・・・アドレス生成部、９１２・・・・・
・アドレス用信号路、９１３・・・・・・バス制御部、
９１４・・・・・・命令解読部とアドレス生成部の間の
信号路、９１５・−・・・・バス制御部と命令解読部の
間の信号路、９１６・・・・・・Ａブロモ、す外部から
絖込んだデータを格納するレジスタ群、９１７・・・・
・・命令実行部で生成されＡブロモ、す外部へ賽出すデ
ータを格納するレジスタ群、９１８・・・・・・バス制
御部と命令実行部間のデータ授受の為の信号路、９１９
・・・・・・アドレス生成部で生成されＡブロモ、すの
外部へ出力するアドレスを格納するレジスタ群、９２０
・・・・・・バス制御部で生成されるバス・ステータス
信号出力信号路、９２１・・・・・・Ａブロモ、すの内
部と外部で制御信号を授受する信号路、９２２・・・・
・・命令プリフェッチ部の命令キューの状態を示す情報
をＡブロモ、す外部に出力する信号路、 第１０図はレジスタ９１９の内部詳細プロ、り図である
。 １００１・・・・・・アドレス用信号路、１００２・・
・・・・アドレスｅレジスタ、１００３・・・・・・レ
ジスタ１００２のう、チ信号路、１００４・・・・・・
信号路、１００５・・・・・・アドレス・レジスタ、１
００６・・・・・・レジスタ１００５のう、チ信号路、
１００７・・・・・・信号路、１００８・・・・・・ア
ドレス・レジスタ、１００９・・・・・・アドレス・レ
ジスタ１００８用ラツチ便号路、１０１０・・・・・・
信号路、１０１１・・・・・・アドレス・レジスタ、１
０１２・・・・・・レジスタ１０１１用ラツチ信号路、
１０１３・・・・・・信号路、１０１４・・・・・・マ
ルチプレクサ、１０１５・・・・・・選択信号路、１０
１６・・・・・・アドレス出力信号路、第１１図はテス
ト・プログラム図である。 １１ｇ１２図はテスト・プログラムのメモリ内ロケーシ
ョンを示す図である。 第１３図はＡプロセッサのタイミング図である。 代理人　弁理士　　内　原　　　貴 方１図 芳４図（従来例） ２θ／ 角５　　乙　　図 ＋ｕ、、　　　、、　　　　、、・　、、０００１１０
．、．０１１０．９０．。 フ、７ ￥Ｊ９＠ ■ １１：　　　ｕｏｖ　　Ｍπ、Ｍｆｆ；ｌｌ１２：　　
　ｙｏＶ　　　Ｋ２２Ｍ２１　　　　；　　　１２１３
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１３１４：　　　ＪＬＩＮＰ　　１ｕｌｌ）　　　　　
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図 箭７２’図

Claims (1)

【特許請求の範囲】
1. 多段ステージのパイプライン構造を有するマイクロプロ
   セッサを含む情報処理装置において、所定の命令コード
   が解読されると出力が変化するステータス指示部と、前
   記マイクロプロセッサのバス・サイクル期間中のアドレ
   スの出力タイミングに同期して前記ステータス指示部の
   出力を前記マイクロプロセッサ部に出力する手段と、該
   マイクロプロセッサから出力される情報を逐次時系列デ
   ータとして蓄える手段とを有し、前記ステータス指示部
   の出力情報を参照して、前記マイクロプロセッサのバス
   ・サイクルが、前記ステータス指示部の出力を変化させ
   る前記所定の命令以前の命令に付随するバス・サイクル
   か、前記所定の命令以後の命令に付随するバス・サイク
   ルかを区別して前記時系列データを編集する事を特徴と
   する情報処理装置。