JPH01201737A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH01201737A JPH01201737A JP63026427A JP2642788A JPH01201737A JP H01201737 A JPH01201737 A JP H01201737A JP 63026427 A JP63026427 A JP 63026427A JP 2642788 A JP2642788 A JP 2642788A JP H01201737 A JPH01201737 A JP H01201737A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- internal
- register
- internal register
- outputted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関し、特にプログラム開
発時等に使用されるプログラムデノくラグ用のマイクロ
プロセッサに関する。
発時等に使用されるプログラムデノくラグ用のマイクロ
プロセッサに関する。
一般に、プ「１グラムデバツグを行う場合には、プログ
ラムをある特定命令まで実行した後の内部レジスタの内
容確認を行う機能と、あらかじめ内部レジスタを任意の
値に設定した後プログラムをスタートさせる機能とが不
可欠である。
ラムをある特定命令まで実行した後の内部レジスタの内
容確認を行う機能と、あらかじめ内部レジスタを任意の
値に設定した後プログラムをスタートさせる機能とが不
可欠である。
従来、この種のマイクロプロセッサは、これらの機能を
実税するための特別の機能は備えておらず、内部レジス
タの内容確認はデバッグ中のプログラムをある命令まで
実行した後、内部レジスタの内容を外部に出力するデバ
ッグ用プログラムを実行することにより行っている。す
なわち、内部レジスタの値設足はデバッグ中のプログラ
ム実行開始前に外部から内部レジスタの値を入力するデ
バッグ用プログラムを実行することにより行っている。
実税するための特別の機能は備えておらず、内部レジス
タの内容確認はデバッグ中のプログラムをある命令まで
実行した後、内部レジスタの内容を外部に出力するデバ
ッグ用プログラムを実行することにより行っている。す
なわち、内部レジスタの値設足はデバッグ中のプログラ
ム実行開始前に外部から内部レジスタの値を入力するデ
バッグ用プログラムを実行することにより行っている。
また、最近のマイクロプロセッサは高速化の目的で内部
を複数のブロックに分割し、各ブロックに命令実行の一
部分を分担させることにより同時に複数の命令を並列に
実行するパイプライン構造を用いることが多くなってい
る。
を複数のブロックに分割し、各ブロックに命令実行の一
部分を分担させることにより同時に複数の命令を並列に
実行するパイプライン構造を用いることが多くなってい
る。
上述したパイプライン構造を用いたマイクロプロセッサ
において、従来行われていた方法は、ある命令実行後の
内部レジスタの確認を行った後に再び次の命令から実行
を再開した場合、その命令と次の命令の間にプログラム
デバッグ用のプログラムが挿入されて実行されることＫ
なり、２つの命令を連続して実行した場合と比較して、
マイクロプロセッサの内部状態が異なるといった欠点が
ある。
において、従来行われていた方法は、ある命令実行後の
内部レジスタの確認を行った後に再び次の命令から実行
を再開した場合、その命令と次の命令の間にプログラム
デバッグ用のプログラムが挿入されて実行されることＫ
なり、２つの命令を連続して実行した場合と比較して、
マイクロプロセッサの内部状態が異なるといった欠点が
ある。
特に、パイプライン構造の各ブロックの状態が命令の実
行結果に影響をおよぼすようなマイクロプロセッサでは
実行結果が異なるという重大な欠点がある。
行結果に影響をおよぼすようなマイクロプロセッサでは
実行結果が異なるという重大な欠点がある。
本発明の目的は、内部状態にまったく影響を与えずにプ
ログラム実行の一時停止や内部レジスタの内容確認ある
いは値の設定を行うことのできるマイクロプロセッサを
提供するととに６る。
ログラム実行の一時停止や内部レジスタの内容確認ある
いは値の設定を行うことのできるマイクロプロセッサを
提供するととに６る。
本発明のマイクロプロセッサは、任意の時点で動作を一
時的に停止させる手段と、前記停止手段により動作が停
止している間に内部レジスタの読み出しおよび書き込み
を行う手段とを有して構成される、 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
時的に停止させる手段と、前記停止手段により動作が停
止している間に内部レジスタの読み出しおよび書き込み
を行う手段とを有して構成される、 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の第一の実施例を説明するためのマイク
ロプロセッサの要部回路図である。
ロプロセッサの要部回路図である。
第１図に示すように、かかるマイクロプロセッサはデー
タを読み出したり書き込んだりする内部レジスタｌと、
外部読み出し信号１４と内′ｔ！ｉＩ５．＊み出し信号
１５、もしくは外部書き込み信号１７と内部帯き込み信
号１８を入力し一時停止指示信号６の制ＸＩＫ基づき内
部レジスタｌに対する抗み出指示信号６のレベルを反転
させるインバータ５とこのインバータ５の出力と外部ク
ロック７との論理積をとり内部クロック信号１２として
出力するアンドゲート４ａと、内部レジスタ読み出し信
号８とデコーダ３のデコーダ出力１３との論理積をとり
外部読み出し信号１４を出力するアンドゲート４ｂと、
内部レジスタ書き込み信号９とデコーダ出力１３との論
理積をとり外部書き込み信号１８を出力するアンドゲー
ト４Ｃと、内部レジスタｌとのデータの入出力を行うた
めのデータバスｌｌとを有している。
タを読み出したり書き込んだりする内部レジスタｌと、
外部読み出し信号１４と内′ｔ！ｉＩ５．＊み出し信号
１５、もしくは外部書き込み信号１７と内部帯き込み信
号１８を入力し一時停止指示信号６の制ＸＩＫ基づき内
部レジスタｌに対する抗み出指示信号６のレベルを反転
させるインバータ５とこのインバータ５の出力と外部ク
ロック７との論理積をとり内部クロック信号１２として
出力するアンドゲート４ａと、内部レジスタ読み出し信
号８とデコーダ３のデコーダ出力１３との論理積をとり
外部読み出し信号１４を出力するアンドゲート４ｂと、
内部レジスタ書き込み信号９とデコーダ出力１３との論
理積をとり外部書き込み信号１８を出力するアンドゲー
ト４Ｃと、内部レジスタｌとのデータの入出力を行うた
めのデータバスｌｌとを有している。
特に、かかるマイクロプロセッサ回路において内部クロ
ック信号１２は一時停止指示信号６が受動状態の時には
アンドゲート４ａ、インバータ５により外部クロック信
号７が出力され、−時停止指示信号６が能動状態の時に
はクロック信号７が出力されない。また、マルチプレク
サ２は内部レジスタ１の読み出し信号１６あるいは書き
込み信号１９を出力するために、−時停止指示信号６が
受動状態の時には命令実行の必要に応じて出力される内
部読み出し信号１５あるいは内部書き込み信号１８をそ
れぞれ出力し、−時停止指示信号６が能動状態の時には
、外部読み出し信号１４あるいは外部書き込み信号１７
がそれぞれ出力される。
ック信号１２は一時停止指示信号６が受動状態の時には
アンドゲート４ａ、インバータ５により外部クロック信
号７が出力され、−時停止指示信号６が能動状態の時に
はクロック信号７が出力されない。また、マルチプレク
サ２は内部レジスタ１の読み出し信号１６あるいは書き
込み信号１９を出力するために、−時停止指示信号６が
受動状態の時には命令実行の必要に応じて出力される内
部読み出し信号１５あるいは内部書き込み信号１８をそ
れぞれ出力し、−時停止指示信号６が能動状態の時には
、外部読み出し信号１４あるいは外部書き込み信号１７
がそれぞれ出力される。
上述した外部読み出し信号１４としては一凸＝４デコー
ダ３およびアンドゲート４ｂにより内部レジスタ選択信
号１０で選択された内部レジスタｌに対してのみ内部レ
ジスタ読み出し信号８を出力し、また外部書き込み信号
１７としては同様にデコーダ３およびアントゲ−）４ｃ
により選択された内部レジスタＩＫ対してのみ内部レジ
スタ書き込み信号９を出力する。
ダ３およびアンドゲート４ｂにより内部レジスタ選択信
号１０で選択された内部レジスタｌに対してのみ内部レ
ジスタ読み出し信号８を出力し、また外部書き込み信号
１７としては同様にデコーダ３およびアントゲ−）４ｃ
により選択された内部レジスタＩＫ対してのみ内部レジ
スタ書き込み信号９を出力する。
ここで、−時停止指示信号６を受動状態とすれば、外部
クロック信号７が内部クロック信号１２とし′（出力さ
れる。かかる内部レジスタｌの読み出し信号１６には内
部読み出し信号１５が、また内部レジスタｌの書き込み
信号１９には内部書き込み信号１８がそれぞれ出力され
るため、内部レジスタ読み出し信号８．内部レジスタ書
き込み信号９および内部レジスタ選択信号１０は無視さ
れ、マイクロプロセッサは通常の動作を行う。一方、−
時停止指示信号６を能動状態とすれば、内部クロック信
号１２にはなにも出力されないためマイクロプロセッサ
は動作を停止する。また、内部レジスタ選択信号ｌＯで
選択された内部レジスタ１の内容は、内部レジスタ読み
出し信号８を能動状態にすることによりデータバス１１
に出力され、一方データパスｌｌ上のデータは内部レジ
スタ曹き込み信号９を能動状態にすることにより内部レ
ジスタ選択信号１０で選択された内部レジスタｌに曹き
込まれる。
クロック信号７が内部クロック信号１２とし′（出力さ
れる。かかる内部レジスタｌの読み出し信号１６には内
部読み出し信号１５が、また内部レジスタｌの書き込み
信号１９には内部書き込み信号１８がそれぞれ出力され
るため、内部レジスタ読み出し信号８．内部レジスタ書
き込み信号９および内部レジスタ選択信号１０は無視さ
れ、マイクロプロセッサは通常の動作を行う。一方、−
時停止指示信号６を能動状態とすれば、内部クロック信
号１２にはなにも出力されないためマイクロプロセッサ
は動作を停止する。また、内部レジスタ選択信号ｌＯで
選択された内部レジスタ１の内容は、内部レジスタ読み
出し信号８を能動状態にすることによりデータバス１１
に出力され、一方データパスｌｌ上のデータは内部レジ
スタ曹き込み信号９を能動状態にすることにより内部レ
ジスタ選択信号１０で選択された内部レジスタｌに曹き
込まれる。
上述したようなマイクロプロセッサの構成および動作を
行わせることにより、外部の信号によっ′Ｃプログラム
の芙行を一時的に停止状態にしたりまた内部レジスタ１
の内容確認や１＋Ｍの設定のための読み出しあるいは暑
き込みを行うことができ、しかも内部状態に影響をまっ
たく与えないで実現することができる。
行わせることにより、外部の信号によっ′Ｃプログラム
の芙行を一時的に停止状態にしたりまた内部レジスタ１
の内容確認や１＋Ｍの設定のための読み出しあるいは暑
き込みを行うことができ、しかも内部状態に影響をまっ
たく与えないで実現することができる。
第２図は本発明の第二の実施例を説明するためのマイク
ロプロセッサの要部回路図である。
ロプロセッサの要部回路図である。
第２図に示すように、１は内部レジスタであり。
連列データの読み出し、書き込みに加えて直列データの
入力、出力を可能としたシフトレジスタの機能を有する
。また、４ａ〜４ｄはアンドゲート、５はインバータで
あり、内部クロック信号１２は前述の第一の実施例と同
様に作成される。内部レジスタｌの読み出し信号１６及
び書き込み信号１９はアンドゲート４ｂ、４ｃとインバ
ータ５により一時停止指示侶号６が受動状態の時のみ内
部読み出し信号１５及び内部書き込み信号１８をそれぞ
れ出力するように構成されている。また、シフトクロッ
ク信号２３としてはアンドゲート４ｄによって一時停止
指示信号６が能動状態の時のみ内部レジスタシフトクロ
ック信号２０を出力するよう構成されている。更に１内
部レジスタｌは直列データ入力と直列データ出力により
すべてが直列に接続され、１つの大きなシフトレジスタ
として動作可能な構成となっている。最初の内部レジス
タ１の直列データ入力には内部レジスタ入力信号２１が
接続され、最後の内部レジスタｌの直列データ出力は内
部レジスタ出力信号２２が接続される。
入力、出力を可能としたシフトレジスタの機能を有する
。また、４ａ〜４ｄはアンドゲート、５はインバータで
あり、内部クロック信号１２は前述の第一の実施例と同
様に作成される。内部レジスタｌの読み出し信号１６及
び書き込み信号１９はアンドゲート４ｂ、４ｃとインバ
ータ５により一時停止指示侶号６が受動状態の時のみ内
部読み出し信号１５及び内部書き込み信号１８をそれぞ
れ出力するように構成されている。また、シフトクロッ
ク信号２３としてはアンドゲート４ｄによって一時停止
指示信号６が能動状態の時のみ内部レジスタシフトクロ
ック信号２０を出力するよう構成されている。更に１内
部レジスタｌは直列データ入力と直列データ出力により
すべてが直列に接続され、１つの大きなシフトレジスタ
として動作可能な構成となっている。最初の内部レジス
タ１の直列データ入力には内部レジスタ入力信号２１が
接続され、最後の内部レジスタｌの直列データ出力は内
部レジスタ出力信号２２が接続される。
ここで、−時停止指示信号６を受動状態とすれば、外部
クロック信号が内部クロック信号として出力される、か
かる内部レジスタｌの読み出し信号１６及び書き込み信
号１９にはそれぞれ内部読み出し信号１５及び内部書き
込み信号１８が出力され、シフトクロック信号２３には
なにも出力されないためマイクロプロセッサは通常の動
作を行う。一方、−時停止指示信号６を能動状態とすれ
ば、前述した第一の実施例と同様にマイクロプロセッサ
は動作を停止する。また、内部レジスタシフトクロック
信号２０Ｇ’Ｃすべての内部レジスタｌの総ビット数に
等しい数のパルスを人力することにより、内部レジスタ
出力信号２２を介して外部にすべての内部レジスタｌの
データが直列に出力されると同時に内部レジスタ入力信
号２１？１Ｃ＠列で入力したデータが内部レジスタＩＫ
設定される。
クロック信号が内部クロック信号として出力される、か
かる内部レジスタｌの読み出し信号１６及び書き込み信
号１９にはそれぞれ内部読み出し信号１５及び内部書き
込み信号１８が出力され、シフトクロック信号２３には
なにも出力されないためマイクロプロセッサは通常の動
作を行う。一方、−時停止指示信号６を能動状態とすれ
ば、前述した第一の実施例と同様にマイクロプロセッサ
は動作を停止する。また、内部レジスタシフトクロック
信号２０Ｇ’Ｃすべての内部レジスタｌの総ビット数に
等しい数のパルスを人力することにより、内部レジスタ
出力信号２２を介して外部にすべての内部レジスタｌの
データが直列に出力されると同時に内部レジスタ入力信
号２１？１Ｃ＠列で入力したデータが内部レジスタＩＫ
設定される。
この内部レジスタ１の内容を変化させない場合には、外
部で内部レジスタ人力係号２１と内部レジスタ出力信号
２２とを接続してパルスを入力する。
部で内部レジスタ人力係号２１と内部レジスタ出力信号
２２とを接続してパルスを入力する。
以上説明したように、本発明のマイクロプロセッサは外
部の信号によりプログラムの実行を一時的に停止状態に
したり、内部レジスタの内容確認や値の設定を行うため
の読み出しあるい社書き込みを行うことができ且つ内部
状態ｋまったく影嘗を与えないで実現することができる
という効果がある。
部の信号によりプログラムの実行を一時的に停止状態に
したり、内部レジスタの内容確認や値の設定を行うため
の読み出しあるい社書き込みを行うことができ且つ内部
状態ｋまったく影嘗を与えないで実現することができる
という効果がある。
ｖＪ１図は本発明の第一の実施例を説明するためのマイ
クロプロセッサの要部回路図、第２図は本発明の第二の
実施例を説明するためのマイクロプロセッサの要部回路
図である。 ｌ・・・・°°内部レジスタ、２・・・・・・ンルチプ
レクサ、３・・・・・・デコーダ、４ａ〜４ｄ・・・・
・・アンドゲート、５・・・・・・インバータ、６・・
・・・・−時停止指示信号、７・・・・・・外部クロッ
ク信号、８・・・・・・内部レジスタ読み出し信号、９
・・・・・・内部レジスタ書き込み信号、１０・・・・
・・内部レジスタ選択信号、１１・・・・・・データバ
ス、１２・・・・・・内部クロック信号、１３・・・・
・・デコード出力、１４・・・・・・外部絖み出し信号
、１５・・・・・・内部読み出し信号、１６・・・・・
・読し出し信号、１７・・・・・・外部礪き込み信号、
１８・・・・・・内部書き込み信号、１９・・・・・・
誓き込み信号、２０・・・・・・内部レジスタシフトク
ロック信号、２１・・・・・・内部レジスタ入力信号、
２２・・・・・・内部レジスタ出力信号、２３・・・・
・・シフトクロック信号。 代理人 弁理士 内 原 晋 港 １ 図 万 ２ 図
クロプロセッサの要部回路図、第２図は本発明の第二の
実施例を説明するためのマイクロプロセッサの要部回路
図である。 ｌ・・・・°°内部レジスタ、２・・・・・・ンルチプ
レクサ、３・・・・・・デコーダ、４ａ〜４ｄ・・・・
・・アンドゲート、５・・・・・・インバータ、６・・
・・・・−時停止指示信号、７・・・・・・外部クロッ
ク信号、８・・・・・・内部レジスタ読み出し信号、９
・・・・・・内部レジスタ書き込み信号、１０・・・・
・・内部レジスタ選択信号、１１・・・・・・データバ
ス、１２・・・・・・内部クロック信号、１３・・・・
・・デコード出力、１４・・・・・・外部絖み出し信号
、１５・・・・・・内部読み出し信号、１６・・・・・
・読し出し信号、１７・・・・・・外部礪き込み信号、
１８・・・・・・内部書き込み信号、１９・・・・・・
誓き込み信号、２０・・・・・・内部レジスタシフトク
ロック信号、２１・・・・・・内部レジスタ入力信号、
２２・・・・・・内部レジスタ出力信号、２３・・・・
・・シフトクロック信号。 代理人 弁理士 内 原 晋 港 １ 図 万 ２ 図
Claims (1)
- 任意の時点で動作を一時的に停止させる手段と、前記停
止手段により動作が停止している間に内部レジスタの読
み出しおよび書き込みを行う手段とを備えることを特徴
とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026427A JPH01201737A (ja) | 1988-02-05 | 1988-02-05 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026427A JPH01201737A (ja) | 1988-02-05 | 1988-02-05 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201737A true JPH01201737A (ja) | 1989-08-14 |
Family
ID=12193218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026427A Pending JPH01201737A (ja) | 1988-02-05 | 1988-02-05 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350732A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | マイクロプロセッサ |
-
1988
- 1988-02-05 JP JP63026427A patent/JPH01201737A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350732A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | マイクロプロセッサ |
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