JP2004005747A - マイクロプロセッサ及びマイクロプロセッサを動作する方法 - Google Patents
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Abstract
【解決手段】 データ処理装置は、複数のサブ回路36、38と、これに対してクロック信号を発生させるクロックパルス発生回路84とを有する。検出回路は制御信号のアサーションを検出し、ディスエーブル回路は、この制御信号に応じてサブ回路36、38の1つ以上へのクロック信号をディスエーブルする。また、ピンを切り離して所望のマイクロプロセッサ・アーキテクチャとの両立性を与えることができるように、一つ以上のサブ回路を付随の入出力ピンと選択的に切り離すための回路が設けられる。
【選択図】 図2
Description
本発明の一つの特徴によると、処理装置は複数のサブ回路と、これに対してクロック信号を発生させる回路とを含む。制御信号の出力を検出するための回路が設けられており、この制御信号に応じて、作動不能化回路は、該サブ回路の一つ以上へのクロック信号を作動不能化させる。
好ましい実施例では、処理回路と入出力ピンとの間に3状態バッファーが結合される。この3状態バッファーは、レジスターの出力により制御される。このレジスターは、入出力ポート・アクセスを介してアドレス指定可能なレジスター・ファイルの一部であることが出来る。最初、該レジスターは所定値にセットされる。好ましい実施例では、該3状態バッファーが高インピーダンス・モードである様に該レジスターはセットされる。
図1はコンピューター・システムのブロック図である。コンピューター・システム10は、メモリー・サブシステム14に結合されたマイクロプロセッサCPUチップ12と、BIOS ROM16と、論理回路チップ18(一般に『チップセット』と呼ばれている)とから成る。マイクロプロセッサ12はバス20に接続されている。バス20は、図1にキーボード・コントローラ22、ビデオ・コントローラ24、I/O回路26及びディスク・コントローラ28として示されている数個の周辺装置と通信するのに使われる。キーボード・コントローラ22はキーボード29に接続されている。ディスク・コントローラ28は、ハードディスク30及びフレキシブルディスク32に接続されている。ビデオ・コントローラ24はディスプレイ34に接続されている。オプションのコプロセッサー35はマイクロプロセッサ12及びBIOS ROM16に接続されている。
図4は、一時停止モードの動作の詳細を示すフローチャートである。判定ブロック88において、SUSP信号がアサートされるのを待つループが形成される。ブロック90において、SUSP信号がアサートされた後、バス・コントローラ40はF SUSP信号をアサートするが、これは例外処理装置86に中継される。ブロック92において、F SUSP信号のアサーションに応じて、命令キュー42は、新しい命令を進めることを禁止される。ブロック94において、デコーダ46は新しい命令をマイクロコードROM48へ進めるのを止め、そして、該パイプライン中の命令に関するバス・コントローラ40による活動を含んで、マイクロコードROM48又は実行装置52(ひとまとめにして、『パイプライン』)により現在処理されつつある命令が完了される。該パイプライン中の全ての命令が実行された後、ブロック96において例外処理装置86により制御信号D EXCEPTIONが出力される。D EXCEPTIONはシーケンサ50により受信され、これはD EXCEPTIONに応じてパワー・ダウン・マイクロコード・ルーチン(ブロック98)を開始する。このパワー・ダウン・マイクロコード・ルーチンは、マイクロプロセッサを一時停止モードのために準備させる。ブロック100において、マイクロコードROM48は例外処理装置86に制御信号U AHALTをアサートする。U AHALTの受信に応じて、ブロック102において例外処理装置86はD SUSPACKをバス・コントローラ40へアサートする。判定ブロック104において、バス・コントローラ40は、例外処理装置からD SUSPACKを受信した後、コプロセッサから受信されるビジー信号をチェックする。コプロセッサからビジー信号がアサートされている間は、外部回路へのSUSPACK信号はアサートされず、CLKBは作動不能にされない。コプロセッサによってビジー信号のアサーションが停止されると、マイクロプロセッサ12が一時停止状態にあること、並びに、コプロセッサが現在は何らの計算も行っておらず、そして一時停止され得ること、を外部回路に警報するためにSUSPACK信号がバス・コントローラ40によりアサートされる。ブロック108において、F IDLEがバス・コントローラ40によってクロック・モジュール84へアサートされる。F IDLE信号の出力に応じて、クロック・モジュール84はブロック109においてCLKBを作動不能にし、これによりコア回路36及びメモリー回路38の動作を一時停止させる。すると、バス・コントローラ40は、SUSP信号のアサーションが判定ブロック110において止められるまで、待機する。SUSP信号のアサーションが止められると、CLKBが再開される。
図6は本発明の他の特徴を示しており、ここではマイクロプロセッサ12の動作はソフトウェア・コマンドに応じて一時停止されることが出来る。80×86装置は、全ての命令の実行を停止させて80×86を一時停止(HALT)状態に置く『一時停止(HALT)』動作(オプコードF4)を支援する。バス・コントローラに中継されたノンマスカブル・インターラプト(NMIピン)で、アンマスクド・インターラプト(バス・コントローラ40に中継されるINTRピンで)又はリセット(RESET)に応じて実行が再開される。通常は、この命令は、システムを停止させるシーケンスにおける最後の命令として用いられる。
本発明は、従来技術に比べて著しい利点を提供する。コア回路及びメモリー回路へのクロックを一時停止させることにより、10ミリアンペア未満の電流消費が証明された。殆どのBIOSプログラムがパワー保存手段を支援するので、SUSP信号及びSUSPACK信号を支援するための付加的な符号化は比較的に単純である。その代わりとして、SUSP信号及びSUSPACK信号の発生を支援するようにチップセット論理18を改造することが出来る。更に、好ましい実施例においてSUSPACKはコプロセッサの動作が完了するまではアサートされないので、BIOSはコプロセッサを監視するための付加的な回路又はコードを提供しなくてもよい。更に、ピン両立性を犠牲にせずにマイクロプロセッサ・チップ上にパワー節約回路を設けることが出来る。また、強化HALTコマンドを使うことにより、マイクロプロセッサ12を一時停止状態から脱出させるインターラプトを出力する以外は、如何なるハードウェア相互作用も無しにマイクロプロセッサを一時停止状態で作動させることが出来る。
Claims (3)
- マイクロプロセッサであって、
外部ピン、命令実行ユニットを含むパイプライン、命令デコーダ、マイクロプロセッサが前記デコーダによって新しい命令の出力を禁止する命令を実行している間外部信号によって前記外部ピンのアサーションに応答する手段、及び現在実行している命令の終わりにマイクロプロセッサの実行を停止するために、前記パイプラインにおける現在の命令の実行を完了するための手段を有することを特徴とするマイクロプロセッサ。 - 外部ピン、命令の各々がデコーダによってデコードされている一連の命令を実行する実行ユニットを有するパイプライン化されたマイクロプロセッサを動作する方法であって、
前記マイクロプロセッサがデコードされた命令を実行している間、外部信号のアサーションによって外部ピンをアサートするステップと、
前記デコーダによって新しい命令の出力を禁止するステップと、
パイプラインにおける現在の命令を実行して、現在実行している命令の終わりにマイクロプロセッサの実行を停止するステップと、
を有することを特徴とする方法。 - マイクロプロセッサを有する装置であって、
外部の制御信号源からアサーション及びデアサーション状態を有する入力する外部制御信号を伝える制御インタフェース端子及び外部のクロック信号源から入力する外部クロック信号を伝えるクロックインタフェース端子を有する複数の外部インタフェース端子と、
第1の内部制御信号及び第2の内部制御信号を有する、それぞれのアサーション及びデアサーション状態を有する複数の内部制御信号を与えることによって、少なくとも前記外部制御信号に応答する、前記制御インタフェース端子に結合された制御回路と、前記第1の内部制御信号は、前記外部制御信号のアサーション状態に応答して前記アサーション状態をとり、
前記第2の内部制御信号のデアサーション及びアサーション状態にそれぞれ対応するイネーブル及びディスエーブルされた状態を有する少なくとも第1の内部クロック信号を与えることによって、前記外部のクロック信号及び前記複数の内部制御信号の第2の信号に応答する、前記クロックインターフェース端子及び前記制御回路に結合されたクロック回路と、
データ処理のための命令を実行することによって前記第1の内部クロック信号のイネーブル状態に応答するパイプライン及び前記パイプラインのサブ回路に結合され、前記パイプラインの動作の停止を制御することによって前記複数の内部制御信号の第1の信号に応答する例外プロセッサを含む、前記外部インタフェース端子、前記制御回路及び前記クロック回路の少なくともいずかに結合された複数のサブ回路と、
を有し、
前記第1の内部制御信号のアサーション状態に応答して、前記パイプラインは、前記アサーション状態の前記第1の内部制御信号によるアサンプション以前に開始された現在の命令の実行を完了し、且つ
前記現在の命令の前記実行のパイプラインによる完了に続いて、前記例外プロセッサは、前記アサーション状態における前記第1の内部制御信号の、制御回路による準備を開始することを特徴とする装置。
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