JP4621706B2 - ハードウェア制御のパワー管理機能を備えたコンピュータ・システム - Google Patents
ハードウェア制御のパワー管理機能を備えたコンピュータ・システムInfo
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Description
BIOS回路を含み、パワー管理動作モードに対応するそれぞれアサーション状態とデアサーション状態との第1の組み合わせを有する、少なくとも1つのパワー制御信号を含む1つ又はそれ以上のプロセッサ制御信号を供給するシステム制御回路と、
を備え、
前記第1のプロセッサ制御信号状態組み合わせの後に前記それぞれのアサーション状態を有し、前記1つ又はそれ以上のプロセッサ制御信号のアサーション状態及びデアサーション状態に関連付けられたそれぞれアサーション状態及びデアサーション状態を有する少なくとも1つのクロック制御信号を供給することによって、前記1つ又はそれ以上のプロセッサ制御信号及び第1のクロック信号に少なくとも部分的に応答するプロセッサ制御回路と、
を含み、
BIOS回路を含み、パワー管理動作モードに対応するそれぞれアサーション状態とデアサーション状態との第1の組み合わせを有する、少なくとも1つのパワー制御信号を含む1つ又はそれ以上のプロセッサ制御信号を供給するシステム制御手段と、
複数の表示データに対応するイネーブルの視覚表示とディスエーブルの視覚表示とをそれぞれ供給することによって前記少なくとも1つのパワー制御信号の第1及び第2の状態に応答する表示手段と、
を備え、
前記第1のプロセッサ制御信号状態組み合わせの後に前記それぞれのアサーション状態を有し、前記1つ又はそれ以上のプロセッサ制御信号のアサーション状態及びデアサーション状態に関連付けられたそれぞれアサーション状態及びデアサーション状態を有する少なくとも1つのクロック制御信号を供給することによって、前記1つ又はそれ以上のプロセッサ制御信号及び第1のクロック信号に少なくとも部分的に応答するプロセッサ制御手段と、
を含み、
図5(a)において、マイクロプロセッサ12(図1)内の複数の制御レジスターは、制御レジスター120に入力されるINDEX信号及びDATA信号を使ってアクセス可能である。該レジスターの大多数(及び、そのビット)は、キャッシュ・メモリー・サブシステムを構成するために使われる。例えば、主メモリー14のキャッシュ不能領域を画定し、キャッシュ方法(直接マッピング又は集合連想)を選択し、外付けピンを介してキャッシュ・メモリー70のフラッシング (flushing) を可能にするために制御レジスターを使うことが出来る。
図6は本発明の他の特徴を示しており、ここではマイクロプロセッサ12の動作はソフトウェア・コマンドに応じて一時停止されることが出来る。80×86装置は、全ての命令の実行を停止させて80×86を一時停止(HALT)状態に置く『一時停止(HALT)』動作(オプコードF4)を支援する。バス・コントローラに中継されたノンマスカブル・インターラプト(NMIピン)で、アンマスクド・インターラプト(バス・コントローラ40に中継されるINTRピンで)又はリセット(RESET)に応じて実行が再開される。通常は、この命令は、システムを停止させるシーケンスにおける最後の命令として用いられる。
本発明は、従来技術に比べて著しい利点を提供する。コア回路及びメモリー回路へのクロックを一時停止させることにより、10ミリアンペア未満の電流消費が証明された。殆どのBIOSプログラムがパワー保存手段を支援するので、SUSP信号及びSUSPACK信号を支援するための付加的な符号化は比較的に単純である。その代わりとして、SUSP信号及びSUSPACK信号の発生を支援するようにチップセット論理18を改造することが出来る。
Claims (27)
- コンピュータ・システムを含む装置であって、
BIOS回路を含み、パワー管理動作モードに対応するそれぞれアサーション状態とデアサーション状態との第1の組み合わせを少なくとも有する、少なくとも1つのパワー制御信号を含む1つ又はそれ以上のプロセッサ制御信号を供給するシステム制御回路と、
複数のデータとデータ処理用の複数のデータ命令とを記憶し供給するメモリー回路と、 前記少なくとも1つのパワー制御信号の第1及び第2の状態に応答して、複数の表示データに対応する作動可能とされた視覚表示と、作動不能とされた視覚表示とをそれぞれ供給する表示装置と、
前記表示装置に結合され、1つ又はそれ以上のユーザコマンドと前記複数の表示データとを送るインタフェース回路と、
前記システム制御回路、前記メモリー回路、及び前記インタフェース回路に少なくとも部分的に結合され、前記1つ又はそれ以上のプロセッサ制御信号、前記複数のデータ、前記複数のデータ命令、及び前記1つ又はそれ以上のユーザコマンドを受け取り、前記複数の表示データを供給する統合プロセッサ回路と、
を備え、
前記統合プロセッサ回路は、
前記1つ又はそれ以上のプロセッサ制御信号のそれぞれアサーション状態とデアサーション状態との前記第1の組み合わせの後に少なくとも1つのクロック制御信号の前記それぞれのアサーション状態を有し、前記1つ又はそれ以上のプロセッサ制御信号のアサーション状態及びデアサーション状態に関連付けられたそれぞれアサーション状態及びデアサーション状態を有する前記少なくとも1つのクロック制御信号を供給することによって、前記1つ又はそれ以上のプロセッサ制御信号及び第1のクロック信号に少なくとも部分的に応答するプロセッサ制御回路と、
前記プロセッサ制御信号に結合され、前記少なくとも1つのクロック制御信号のアサーション及びデアサーション状態とは実質的に無関係にアクティブ及びイナクティブ状態を有する前記第1のクロック信号と、前記少なくとも1つのクロック制御信号のデアサーション状態及びアサーション状態にそれぞれ対応するアクティブ及びイナクティブ状態を有する第2のクロック信号とを供給することによって、前記少なくとも1つのクロック制御信号に少なくとも部分的に応答するクロック回路と、
パイプラインサブ回路を含み、前記プロセッサ制御回路及び前記クロック回路に少なくとも部分的に結合され、前記複数のデータ命令に対して選択的に動作することによって少なくとも前記第2のクロック信号に応答する複数のサブ回路と、
を含み、
前記複数のサブ回路の第1の部分が、複数の処理制御信号を供給することにより、且つこれに従って、対応する複数のデコードされた命令を供給するために前記複数のデータ命令に対して複数のフェッチ動作及び複数のデコード動作を実行することにより、少なくとも前記アクティブな第2のクロック信号に応答し、
前記パイプラインサブ回路の第1の部分を少なくとも含む前記複数のサブ回路の第2の部分が、前記複数のサブ回路の前記第1の部分に結合され、対応する複数の実行可能命令を供給することによって前記アクティブな第2のクロック信号と少なくとも前記複数の処理制御信号と前記複数のデコードされた命令とに応答し、
前記パイプラインサブ回路の第2の部分を少なくとも含む前記複数のサブ回路の第3の部分が、前記複数のサブ回路の前記第2の部分に結合され、前記複数の実行可能命令のそれぞれの部分を実行することによって、少なくとも前記アクティブな第2のクロック信号に応答する、
ことを特徴とする装置。 - 前記表示装置は、それぞれアサーション状態とデアサーション状態との前記第1の組み合わせを有する前記1つ又はそれ以上のプロセッサ制御信号を供給した後に、前記ディスエーブルの視覚表示を供給することを特徴とする請求項1に記載の装置。
- 前記プロセッサ制御回路は、更に、前記少なくとも1つのクロック制御信号の前記それぞれのアサーション状態を示すステータス信号を供給することを特徴とする請求項1に記載の装置。
- 前記プロセッサ制御回路は、前記1つ又はそれ以上のプロセッサ制御信号を前記少なくとも1つのクロック制御信号に変換するロジック回路を含むことを特徴とする請求項1に記載の装置。
- 前記プロセッサ制御回路は、前記少なくとも1つのクロック制御信号を供給するために、前記1つ又はそれ以上のプロセッサ制御信号が記憶される少なくとも1つのレジスタを含むことを特徴とする請求項1に記載の装置。
- 前記プロセッサ制御回路は、前記それぞれのデアサーション状態において前記少なくとも1つのクロック制御信号を供給することにより、前記1つ又はそれ以上のプロセッサ制御信号のそれぞれアサーション状態とデアサーション状態との第2の組み合わせに応答することを特徴とする請求項1に記載の装置。
- 前記複数のサブ回路の第1の部分は、前記複数の処理制御信号を供給することにより、且つこれに従って、前記対応する複数のデコードされた命令を供給するために前記複数のデータ命令に対して前記複数のフェッチ動作及び前記複数のデコード動作を同時に実行することにより、少なくとも前記アクティブな第2のクロック信号に応答することを特徴とする請求項1に記載の装置。
- 前記複数のサブ回路の第1の部分は、前記複数の処理制御信号を供給することにより、且つこれに従って、前記対応する複数のデコードされた命令を供給するために前記複数のデータ命令に対して同時期の複数のフェッチ動作及びデコード動作を実行することにより、少なくとも前記アクティブな第2のクロック信号に応答することを特徴とする請求項1に記載の装置。
- 前記複数のサブ回路の第1の部分は、前記複数の処理制御信号を供給することにより、且つこれに従って、前記対応する複数のデコードされた命令を供給するために前記複数のデータ命令に対して同時に前記複数のフェッチ動作及び前記複数のデコード動作を実行することにより、少なくとも前記アクティブな第2のクロック信号に応答することを特徴とする請求項1に記載の装置。
- 前記複数のサブ回路の第1の部分は、前記複数の処理制御信号を供給することにより、且つこれに従って、前記対応する複数のデコードされた命令を供給するために前記複数のデータ命令のうち関連するものに対して前記複数のフェッチ動作及び前記複数のデコード動作を実行することにより、少なくとも前記アクティブな第2のクロック信号に応答することを特徴とする請求項1に記載の装置。
- 前記複数のサブ回路の第1の部分は、前記複数の処理制御信号を供給することにより、且つこれに従って、前記対応する複数のデコードされた命令を供給するために前記複数のデータ命令に対して複数の関連するフェッチ及びデコード動作を実行することにより、少なくとも前記アクティブな第2のクロック信号に応答することを特徴とする請求項1に記載の装置。
- 前記プロセッサ制御回路は、
前記1つ又はそれ以上のプロセッサ制御信号のそれぞれアサーション状態とデアサーション状態との前記第1の組み合わせと、
前記1つ又はそれ以上のプロセッサ制御信号のそれぞれアサーション状態とデアサーション状態との前記第1の組み合わせの前に開始される前記複数の実行可能命令のそれぞれの部分の前記実行の完了と、
の後で前記それぞれのアサーション状態における前記少なくとも1つのクロック制御信号を供給することを特徴とする請求項1に記載の装置。 - 前記複数のサブ回路の第1の部分は、前記複数の処理制御信号を供給することにより、且つこれに従って、前記対応する複数のデコードされた命令を供給するために前記複数のデータ命令に対して前記複数のフェッチ動作及び前記複数のデコード動作を同時に実行することにより、少なくとも前記アクティブな第2のクロック信号に応答することを特徴とする請求項12に記載の装置。
- 前記複数のサブ回路の第1の部分は、前記複数の処理制御信号を供給することにより、且つこれに従って、前記対応する複数のデコードされた命令を供給するために前記複数のデータ命令に対して同時期の複数のフェッチ動作及びデコード動作を実行することにより、少なくとも前記アクティブな第2のクロック信号に応答することを特徴とする請求項12に記載の装置。
- 前記複数のサブ回路の第1の部分は、前記複数の処理制御信号を供給することにより、且つこれに従って、前記対応する複数のデコードされた命令を供給するために前記複数のデータ命令に対して同時に前記複数のフェッチ動作及び前記複数のデコード動作を実行することにより、少なくとも前記アクティブな第2のクロック信号に応答することを特徴とする請求項12に記載の装置。
- 前記複数のサブ回路の第1の部分は、前記複数の処理制御信号を供給することにより、且つこれに従って、前記対応する複数のデコードされた命令を供給するために前記複数のデータ命令の関連するものに対して前記複数のフェッチ動作及び前記複数のデコード動作を実行することにより、少なくとも前記アクティブな第2のクロック信号に応答することを特徴とする請求項12に記載の装置。
- 前記システム制御回路は、
少なくとも前記統合プロセッサ回路が低パワー動作モードに入ることに関連する1つ又はそれ以上の条件の検出に応答した前記1つ又はそれ以上のプロセッサ制御信号のそれぞれアサーション状態とデアサーション状態との前記第1の組み合わせと、
少なくとも前記統合プロセッサ回路が前記低パワー動作モードから出ることに関連する別の1つ又はそれ以上の条件の検出に応答した前記1つ又はそれ以上のプロセッサ制御信号のそれぞれアサーション状態とデアサーション状態との第2の組み合わせと、
を備えて前記1つ又はそれ以上のプロセッサ制御信号を供給することを特徴とする請求項1に記載の装置。 - 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路を前記低パワー動作モードに入れることに関連する前記1つ又はそれ以上の条件を検出することを特徴とする請求項17に記載の装置。
- 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路が前記低パワー動作モードに入ることを検出することを特徴とする請求項18に記載の装置。
- 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路が前記低パワー動作モードから出ることに関連する前記別の1つ又はそれ以上の条件を検出することを特徴とする請求項17に記載の装置。
- 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路が前記低パワー動作モードから出るのを検出することを特徴とする請求項20に記載の装置。
- 前記システム制御回路は、
パワー消費低減手順の開始に関連する1つ又はそれ以上の条件の検出に応答した前記1つ又はそれ以上のプロセッサ制御信号のそれぞれアサーション状態とデアサーション状態との前記第1の組み合わせと、
前記パワー消費低減手順の終了に関連する別の1つ又はそれ以上の条件の検出に応答した前記1つ又はそれ以上のプロセッサ制御信号のそれぞれアサーション状態とデアサーション状態との第2の組み合わせと、
を備えて前記1つ又はそれ以上のプロセッサ制御信号を供給することを特徴とする請求項1に記載の装置。 - 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路が前記パワー消費低減手順を開始させたことに関連する前記1つ又はそれ以上の条件を検出することを特徴とする請求項22に記載の装置。
- 前記システム制御回路は、更に、前記統合プロセッサ回路によって前記パワー消費低減手順の開始を検出することを特徴とする請求項23に記載の装置。
- 前記システム制御回路は、更に、前記統合プロセッサ回路が前記パワー消費低減手順を終了させたことに関連する前記別の1つ又はそれ以上の条件を検出することを特徴とする請求項22に記載の装置。
- 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路によって前記パワー消費低減手順の終了を検出することを特徴とする請求項25に記載の装置。
- コンピュータ・システムを含む装置であって、
BIOS回路を含み、パワー管理動作モードに対応するそれぞれアサーション状態とデアサーション状態との第1の組み合わせを有する、少なくとも1つのパワー制御信号を含む1つ又はそれ以上のプロセッサ制御信号を供給するシステム制御手段と、
複数のデータとデータ処理用の複数のデータ命令とを記憶し供給するメモリー手段と、 複数の表示データに対応するイネーブルの視覚表示とディスエーブルの視覚表示とをそれぞれ供給することによって前記少なくとも1つのパワー制御信号の第1及び第2の状態に応答する表示手段と、
1つ又はそれ以上のユーザコマンド及び前記複数の表示データを送るインタフェース手段と、
前記1つ又はそれ以上のプロセッサ制御信号、前記複数のデータ、前記複数のデータ命令、及び前記1つ又はそれ以上のユーザコマンドを受け取り、前記複数の表示データを供給する統合プロセッサ手段と、
を備え、
前記統合プロセッサ手段は、
前記1つ又はそれ以上のプロセッサ制御信号のそれぞれアサーション状態とデアサーション状態との前記第1の組み合わせの後に少なくとも1つのクロック制御信号の前記それぞれのアサーション状態を有し、前記1つ又はそれ以上のプロセッサ制御信号のアサーション状態及びデアサーション状態に関連付けられたそれぞれアサーション状態及びデアサーション状態を有する前記少なくとも1つのクロック制御信号を供給することによって、前記1つ又はそれ以上のプロセッサ制御信号及び第1のクロック信号に少なくとも部分的に応答するプロセッサ制御手段と、
前記少なくとも1つのクロック制御信号のアサーション及びデアサーション状態とは実質的に無関係にアクティブ及びイナクティブ状態を有する前記第1のクロック信号と、前記少なくとも1つのクロック制御信号のデアサーション状態及びアサーション状態にそれぞれ対応するアクティブ及びイナクティブ状態を有する第2のクロック信号とを供給することによって、前記少なくとも1つのクロック制御信号に少なくとも部分的に応答するクロック手段と、
パイプラインサブ回路を含み、前記複数のデータ命令に対して選択的に動作することによって少なくとも前記第2のクロック信号に応答する複数のサブ手段と、
を含み、
前記複数のサブ手段の第1の部分が、複数の処理制御信号を供給することにより、且つこれに従って、対応する複数のデコードされた命令を供給するために前記複数のデータ命令に対して複数のフェッチ動作及び複数のデコード動作を実行することにより、少なくとも前記アクティブな第2のクロック信号に応答し、
前記パイプラインサブ手段の少なくとも第1の部分を含む前記複数のサブ手段の第2の部分が、対応する複数の実行可能命令を供給することによって前記アクティブな第2のクロック信号と少なくとも前記複数の処理制御信号と前記複数のデコードされた命令とに応答し、
前記パイプラインサブ手段の少なくとも第2の部分を含む前記複数のサブ手段の第3の部分が、前記複数の実行可能命令のそれぞれの部分を実行することによって、少なくとも前記アクティブな第2のクロック信号に応答する、
ことを特徴とする装置。
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