JP2007193845A - ソフトウェア制御のパワー管理機能を備えたコンピュータ・システム - Google Patents
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Abstract
【解決手段】命令開始によるパワー管理制御を備えたパイプライン型データプロセッサであって、パイプラインサブ回路を含む複数のサブ回路と、少なくとも1つのクロック信号を生成し制御する回路とが、パイプラインサブ回路へのクロック信号を選択的にディスエーブルすることによってパイプラインサブ回路により実行される命令に応答する。
【選択図】図2
Description
メモリー回路を有し、BIOS回路と、少なくとも1つのパワー制御信号を含む複数のプロセッサ制御信号を供給し且つパワー管理命令及び複数のデータ及びデータ処理用の複数のデータ命令を記憶し供給する論理回路とを含むシステム制御回路と、
を備え、
パイプラインサブ回路と他のサブ回路とを有し、前記パイプラインサブ回路が前記複数のデータ命令の1つ又はそれ以上を選択的に動作させることによって、アクティブ及びイナクティブ状態を有する少なくとも第1のクロック信号に応答する複数のサブ回路を含み、
前記複数のサブ回路に少なくとも部分的に結合され、前記1つ又はそれ以上のローカル制御信号の前記1つ又はそれ以上の第1の選択されたアサーション及びデアサーション状態に対応する1つ又はそれ以上の第3の選択されたアサーション及びデアサーション状態を含む1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する1つ又はそれ以上のクロック制御信号と、1つ又はそれ以上の第2の選択されたアサーション及びデアサーション状態を有する前記1つ又はそれ以上のステータス信号とを供給することによって、前記パワー管理命令によって開始されない前記他のサブ回路の処理作業の少なくとも部分的完了を示す前記1つ又はそれ以上の第2の選択されたアサーション及びデアサーション状態を含む1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する1つ又はそれ以上のステータス信号と、少なくとも第2のクロック信号と、前記1つ又はそれ以上のローカル制御信号とに応答するプロセッサ制御回路と、
メモリー手段を有し、BIOS手段と、少なくとも1つのパワー制御信号を含む複数のプロセッサ制御信号を供給し且つパワー管理命令及び複数のデータ及びデータ処理用の複数のデータ命令を記憶し供給する論理手段とを含むシステム制御手段と、
を備え、
パイプラインサブ手段と他のサブ手段とを有し、前記パイプラインサブ手段が前記複数のデータ命令の1つ又はそれ以上を選択的に動作させることによって、アクティブ及びイナクティブ状態を有する少なくとも第1のクロック信号に応答する複数のサブ手段を含み、
前記パイプラインサブ手段の第2の部分が、前記1つ又はそれ以上のデコード命令を実行することによって前記アクティブな第1のクロック信号に応答し、
前記1つ又はそれ以上のローカル制御信号の前記1つ又はそれ以上の第1の選択されたアサーション及びデアサーション状態に対応する1つ又はそれ以上の第3の選択されたアサーション及びデアサーション状態を含む1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する1つ又はそれ以上のクロック制御信号と、1つ又はそれ以上の第2の選択されたアサーション及びデアサーション状態を有する前記1つ又はそれ以上のステータス信号とを供給することによって、前記パワー管理命令によって開始されない前記他のサブ回路の処理作業の少なくとも部分的完了を示す前記1つ又はそれ以上の第2の選択されたアサーション及びデアサーション状態を含む1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する1つ又はそれ以上のステータス信号と、少なくとも第2のクロック信号と、前記1つ又はそれ以上のローカル制御信号と、に応答するプロセッサ制御手段と、
を備えることを特徴とするシステムである。
図5(a)において、マイクロプロセッサ12(図1)内の複数の制御レジスターは、制御レジスター120に入力されるINDEX信号及びDATA信号を使ってアクセス可能である。該レジスターの大多数(及び、そのビット)は、キャッシュ・メモリー・サブシステムを構成するために使われる。例えば、主メモリー14のキャッシュ不能領域を画定し、キャッシュ方法(直接マッピング又は集合連想)を選択し、外付けピンを介してキャッシュ・メモリー70のフラッシング (flushing) を可能にするために制御レジスターを使うことが出来る。
図6は本発明の他の特徴を示しており、ここではマイクロプロセッサ12の動作はソフトウェア・コマンドに応じて一時停止されることが出来る。80×86装置は、全ての命令の実行を停止させて80×86を一時停止(HALT)状態に置く『一時停止(HALT)』動作(オプコードF4)を支援する。バス・コントローラに中継されたノンマスカブル・インターラプト(NMIピン)で、アンマスクド・インターラプト(バス・コントローラ40に中継されるINTRピンで)又はリセット(RESET)に応じて実行が再開される。通常は、この命令は、システムを停止させるシーケンスにおける最後の命令として用いられる。
本発明は、従来技術に比べて著しい利点を提供する。コア回路及びメモリー回路へのクロックを一時停止させることにより、10ミリアンペア未満の電流消費が証明された。殆どのBIOSプログラムがパワー保存手段を支援するので、SUSP信号及びSUSPACK信号を支援するための付加的な符号化は比較的に単純である。その代わりとして、SUSP信号及びSUSPACK信号の発生を支援するようにチップセット論理18を改造することが出来る。
Claims (23)
- コンピュータ・システムを含む装置であって、
メモリー回路を有し、BIOS回路と、少なくとも1つのパワー制御信号を含む複数のプロセッサ制御信号を供給し且つパワー管理命令及び複数のデータ及びデータ処理用の複数のデータ命令を記憶し供給する論理回路とを含むシステム制御回路と、
前記少なくとも1つのパワー制御信号の第1及び第2の状態に応答して、複数の表示データに対応するイネーブルの視覚表示と、ディスエーブルの視覚表示とをそれぞれ供給する表示装置と、
前記表示装置に結合され、1つ又はそれ以上のユーザコマンドと前記複数の表示データとを送るインタフェース回路と、
前記システム制御回路及び前記インタフェース回路に少なくとも部分的に結合され、前記複数のプロセッサ制御信号、前記パワー管理命令、前記複数のデータ、前記複数のデータ命令、及び前記1つ又はそれ以上のユーザコマンドの少なくとも一部を受け取り、前記複数の表示データを供給する統合プロセッサ回路と、
を備え、
前記統合プロセッサ回路は、
パイプラインサブ回路と他のサブ回路とを有し、前記パイプラインサブ回路が前記複数のデータ命令の1つ又はそれ以上を選択的に動作させることによって、アクティブ及びイナクティブ状態を有する少なくとも第1のクロック信号に応答する複数のサブ回路を含み、
前記パイプラインサブ回路の第1の部分が、1つ又はそれ以上のデコード命令を供給し、前記パワー管理命令に対応する1つ又はそれ以上の第1の選択されたアサーション及びデアサーション状態を含む1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する1つ又はそれ以上のローカル制御信号を供給する、前記複数のデータ命令の1つ又はそれ以上のうちの少なくとも1つ又はそれ以上のそれぞれの部分に対してのオペレーションのデコードを含む1つ又はそれ以上の処理の少なくとも1つ又はそれ以上のそれぞれの部分を実行することによって、前記アクティブな第1のクロック信号に応答し、
前記パイプラインサブ回路の第2の部分が、前記第1のパイプラインサブ回路部分に結合され、前記1つ又はそれ以上のデコード命令を実行することによって前記アクティブな第1のクロック信号に応答し、
前記統合プロセッサ回路は、
前記複数のサブ回路に少なくとも部分的に結合され、前記1つ又はそれ以上のローカル制御信号の前記1つ又はそれ以上の第1の選択されたアサーション及びデアサーション状態に対応する1つ又はそれ以上の第3の選択されたアサーション及びデアサーション状態を含む1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する1つ又はそれ以上のクロック制御信号と、1つ又はそれ以上の第2の選択されたアサーション及びデアサーション状態を有する前記1つ又はそれ以上のステータス信号とを供給することによって、前記パワー管理命令によって開始されない前記他のサブ回路の処理作業の少なくとも部分的完了を示す前記1つ又はそれ以上の第2の選択されたアサーション及びデアサーション状態を含む1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する1つ又はそれ以上のステータス信号と、少なくとも第2のクロック信号と、前記1つ又はそれ以上のローカル制御信号とに応答するプロセッサ制御回路と、
前記プロセッサ制御回路及び前記複数のサブ回路に結合され、前記1つ又はそれ以上のクロック制御信号の前記1つ又はそれ以上の第3の選択された少なくとも選択されたアサーション及びデアサーション状態に対応する前記第1のクロック信号イナクティブ状態を有する前記第1及び第2のクロック信号と、前記1つ又はそれ以上のクロック制御信号の前記1つ又はそれ以上の第3の選択されたアサーション及びデアサーション状態とは実質的に関係のないアクティブ及びイナクティブ状態を有する前記第2のクロック信号とを供給することによって、前記1つ又はそれ以上のクロック制御信号に少なくとも部分的に応答するクロック回路と、
を備えることを特徴とする装置。 - 前記表示装置は、前記パワー管理命令の供給後に、前記ディスエーブルの視覚表示を供給することを特徴とする請求項1に記載の装置。
- 前記複数のサブ回路は、前記1つ又はそれ以上のローカル制御信号に対する前記プロセッサ制御回路による前記応答の前に、前記1つ又はそれ以上のデコード命令の前記実行によって決定付けられるそれぞれのデータ状態を有する複数のデータを保持することにより、前記第1のクロック信号の不作動に応答するデータストレージ回路を含むことを特徴とする請求項1に記載の装置。
- 前記複数のサブ回路は、前記1つ又はそれ以上のクロック制御信号に対する前記クロック回路による前記応答の前に、前記1つ又はそれ以上のデコード命令の前記実行によって決定付けられるそれぞれのデータ状態を有する複数のデータを保持することにより、前記第1のクロック信号の不作動に応答するデータストレージ回路を含むことを特徴とする請求項1に記載の装置。
- 前記複数のサブ回路は、更に、前記1つ又はそれ以上のローカル制御信号に対する前記プロセッサ制御回路による前記応答の前に前記1つ又はそれ以上のデコード命令の前記実行によって決定付けられるそれぞれのデータ状態を有する複数のデータを前記第1のクロック信号の再作動まで保持することにより、前記第1のクロック信号の不作動に応答するデータストレージ回路を含むことを特徴とする請求項1に記載の装置。
- 前記複数のサブ回路は、更に、前記1つ又はそれ以上のクロック制御信号に対する前記クロック回路による前記応答の前に前記1つ又はそれ以上のデコード命令の前記実行によって決定付けられるそれぞれのデータ状態を有する複数のデータを前記第1のクロック信号の再作動まで保持することにより、前記第1のクロック信号の不作動に応答するデータストレージ回路を含むことを特徴とする請求項1に記載の装置。
- 前記複数のサブ回路は、更に、前記1つ又はそれ以上のローカル制御信号に対する前記プロセッサ制御回路による前記応答の前に前記1つ又はそれ以上のデコード命令の前記実行によって決定付けられるそれぞれの保持データ状態を有する複数のデータを供給することにより、前記第1のクロック信号の不作動の後の再作動に応答するデータストレージ回路を含むことを特徴とする請求項1に記載の装置。
- 前記複数のサブ回路は、更に、前記1つ又はそれ以上のクロック制御信号に対する前記クロック回路による前記応答の前に前記1つ又はそれ以上のデコード命令の前記実行によって決定付けられるそれぞれの保持データ状態を有する複数のデータを供給することにより、前記第1のクロック信号の不作動後の再作動に応答するデータストレージ回路を含むことを特徴とする請求項1に記載の装置。
- 前記第1のパイプラインサブ回路部分は、更に、前記パワー管理命令以外の前記複数のデータ命令の1つ又はそれ以上のうちの1つに対応する別の1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する前記1つ又はそれ以上のローカル制御信号を供給する、前記複数のデータ命令の1つ又はそれ以上のうちの少なくとも別の1つ又はそれ以上のそれぞれの部分に対してのオペレーションのデコードを含む前記1つ又はそれ以上の処理の少なくとも別の1つ又はそれ以上のそれぞれの部分を実行することによって、前記アクティブな第1のクロック信号に応答し、
前記プロセッサ制御回路は、別の1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する前記1つ又はそれ以上のクロック制御信号を供給することによって、前記1つ又はそれ以上のローカル制御信号の前記別の1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態に応答する、
ことを特徴とする請求項1に記載の装置。 - 前記プロセッサ制御回路は、更に、前記1つ又はそれ以上のローカル制御信号の前記1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を表すステータス信号を供給することを特徴とする請求項1に記載の装置。
- 前記プロセッサ制御回路は、前記1つ又はそれ以上のローカル制御信号を前記1つ又はそれ以上のクロック制御信号に変換する論理回路を含むことを特徴とする請求項1に記載の装置。
- 前記プロセッサ制御回路は、前記1つ又はそれ以上のローカル制御信号が前記1つ又はそれ以上のクロック制御信号を供給するように記憶されている少なくとも1つのレジスタを含むことを特徴とする請求項1に記載の装置。
- 前記メモリー回路は、少なくとも前記統合プロセッサ回路が低パワー動作モードに入ることに関連する1つ又はそれ以上の条件の検出に応答して前記パワー管理命令を供給し、
前記論理回路は、少なくとも前記統合プロセッサ回路が前記低パワー動作モードから出ることに関連する別の1つ又はそれ以上の条件の検出に応答して予め設定された信号状態にある前記複数のプロセッサ制御信号の少なくとも1つを供給する、
ことを特徴とする請求項1に記載の装置。 - 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路が前記低パワー動作モードに入ることに関連する前記1つ又はそれ以上の条件を検出することを特徴とする請求項13に記載の装置。
- 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路が前記低パワー動作モードに入るのを検出することを特徴とする請求項14に記載の装置。
- 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路が前記低パワー動作モードを出ることに関連する前記別の1つ又はそれ以上の条件を検出することを特徴とする請求項13に記載の装置。
- 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路が前記低パワー動作モードから出るのを検出することを特徴とする請求項16に記載の装置。
- 前記メモリー回路が、パワー消費低減手順の開始に関連する1つ又はそれ以上の条件の検出に応答して該パワー管理命令を供給し、
前記論理回路が、前記パワー消費低減手順の終了に関連する別の1つ又はそれ以上の条件の検出に応答して予め設定された信号状態にある前記複数のプロセッサ制御信号の少なくとも1つを供給する、
ことを特徴とする請求項1に記載の装置。 - 前記システム制御回路は、更に、前記少なくとも前記統合プロセッサ回路が前記パワー消費低減手順を開始することに関連する前記1つ又はそれ以上の条件を検出することを特徴とする請求項18に記載の装置。
- 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路による前記パワー消費低減手順の開始を検出することを特徴とする請求項19に記載の装置。
- 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路が前記パワー消費低減手順を終了することに関連する前記別の1つ又はそれ以上の条件を検出することを特徴とする請求項18に記載の装置。
- 前記システム制御回路は、更に、少なくとも前記統合プロセッサ回路による前記パワー消費低減手順の終了を検出することを特徴とする請求項21に記載の装置。
- コンピュータ・システムを含む装置であって、
メモリー手段を有し、BIOS手段と、少なくとも1つのパワー制御信号を含む複数のプロセッサ制御信号を供給し且つパワー管理命令及び複数のデータ及びデータ処理用の複数のデータ命令を記憶し供給する論理手段とを含むシステム制御手段と、
複数の表示データに対応するイネーブルの視覚表示と、ディスエーブルの視覚表示とをそれぞれ供給することにより、前記少なくとも1つのパワー制御信号の第1及び第2の状態に応答する表示手段と、
1つ又はそれ以上のユーザコマンドと前記複数の表示データとを送るインタフェース手段と、
前記複数のプロセッサ制御信号、前記パワー管理命令、前記複数のデータ、前記複数のデータ命令、及び前記1つ又はそれ以上のユーザコマンドの少なくとも一部を受け取り、前記複数の表示データを供給する統合プロセッサ手段と、
を備え、
前記統合プロセッサ手段は、
パイプラインサブ手段と他のサブ手段とを有し、前記パイプラインサブ手段が前記複数のデータ命令の1つ又はそれ以上を選択的に動作させることによって、アクティブ及びイナクティブ状態を有する少なくとも第1のクロック信号に応答する複数のサブ手段を含み、
前記パイプラインサブ手段の第1の部分が、1つ又はそれ以上のデコード命令を供給し、前記パワー管理命令に対応する1つ又はそれ以上の第1の選択されたアサーション及びデアサーション状態を含む1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する1つ又はそれ以上のローカル制御信号を供給する、前記複数のデータ命令の1つ又はそれ以上のうちの少なくとも1つ又はそれ以上それぞれの部分に対してのオペレーションのデコードを含む1つ又はそれ以上の処理の少なくとも1つ又はそれ以上のそれぞれの部分を実行することによって、前記アクティブな第1のクロック信号に応答し、
前記パイプラインサブ手段の第2の部分が、前記1つ又はそれ以上のデコード命令を実行することによって前記アクティブな第1のクロック信号に応答し、
前記統合プロセッサ手段は、
前記1つ又はそれ以上のローカル制御信号の前記1つ又はそれ以上の第1の選択されたアサーション及びデアサーション状態に対応する1つ又はそれ以上の第3の選択されたアサーション及びデアサーション状態を含む1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する1つ又はそれ以上のクロック制御信号と、1つ又はそれ以上の第2の選択されたアサーション及びデアサーション状態を有する前記1つ又はそれ以上のステータス信号とを供給することによって、前記パワー管理命令によって開始されない前記他のサブ回路の処理作業の少なくとも部分的完了を示す前記1つ又はそれ以上の第2の選択されたアサーション及びデアサーション状態を含む1つ又はそれ以上のそれぞれのアサーション及びデアサーション状態を有する1つ又はそれ以上のステータス信号と、少なくとも第2のクロック信号と、前記1つ又はそれ以上のローカル制御信号とに応答するプロセッサ制御手段と、
前記1つ又はそれ以上のクロック制御信号の前記1つ又はそれ以上の第3の選択された少なくとも選択されたアサーション及びデアサーション状態に対応する前記第1のクロック信号イナクティブ状態を有する前記第1及び第2のクロック信号と、前記1つ又はそれ以上のクロック制御信号の前記1つ又はそれ以上の第3の選択されたアサーション及びデアサーション状態とは実質的に関係のないアクティブ及びイナクティブ状態を有する前記第2のクロック信号とを供給することによって、前記1つ又はそれ以上のクロック制御信号に少なくとも部分的に応答するクロック手段と、
を備えることを特徴とする装置。
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