JPH0844464A - コンピュータシステム - Google Patents

コンピュータシステム

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JPH0844464A
JPH0844464A JP6307506A JP30750694A JPH0844464A JP H0844464 A JPH0844464 A JP H0844464A JP 6307506 A JP6307506 A JP 6307506A JP 30750694 A JP30750694 A JP 30750694A JP H0844464 A JPH0844464 A JP H0844464A
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Abstract

(57)【要約】 【目的】 集積プロセッサのピンの数を大きく増加させ
ずに、集積プロセッサと、より性能の低いよりコストの
低い高性能周辺装置を支持する。 【構成】 コンピュータシステム２００は、電力管理装
置２０２と少なくとも１つの周辺装置とに結合されかつ
多重化アドレス／データ線と高性能周辺配線バスとイン
タフェースするバスインタフェース装置を含む集積プロ
セッサ２１０を含む。周辺配線バスは、集積プロセッサ
の内部バスとＰＣＩ周辺装置との間のデータ転送を行な
う。集積プロセッサはまたＩＳＡバス等のより性能の低
い２次的なバスの外部派生を可能にするいくつかのサイ
ドバンド制御信号を発生するサブバス制御装置を備え、
集積プロセッサ上のこの２次的なバスに対しては完全な
数の外部ピンを揃える必要がない。この２次バスの派生
は、サイドバンド制御信号により制御される外部データ
バッファおよび外部アドレスラッチで行なわれる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、コンピュータシステム内の電
力管理に関連する。本発明はまた、集積処理システムに
関し、特にシステム配線バスからの外部周辺バスの派生
を支持する集積処理システム内の電力管理に関する。
【０００２】
【関連技術の説明】製造業者により進められている開発
の１つの目的に、コンピュータシステムの電力消費量を
低減するということがある。電力消費量を低減すること
で典型的にはシステムの発生する熱が低減され、そのこ
とによって信頼性が増しかつコストが減少する。また、
電力を減らすことは、電池で給電を行なうポータブルの
コンピュータシステムの寿命を最大限に延ばすうえでも
特に重要なことである。
【０００３】コンピュータシステムの電力消費を低減す
るについてはさまざまな技術が工夫されてきた。これら
の技術には、回路の集積度を上げたり、改善された回路
および電力管理装置（ＰＭＵ）を組込むことが含まれ
る。ある特定の電力低減技術には、非活性回路部を駆動
するクロック信号を停止することができるようにするこ
とが含まれる。このような技術を採用するシステムは典
型的には、非活性回路部を検出または予測してこれに応
じてこれら非活性回路部に関連するクロック信号を停止
する電力管理装置を含む。非活性回路部を駆動する「使
用されない」クロック信号をオフにすることで、システ
ム全体の電力消費を減らす。これと類似する技術とし
て、時間が重要な意味を持たない動作モードの際に回路
部を駆動するクロック信号の周波数を下げることができ
るようにすることが含まれ、かつまた他の技術には、非
活性回路部から電力を取去ることができるようにするこ
とが含まれる。
【０００４】上に述べたような電力低減技術を採用し
た、電力管理の行なわれているコンピュータシステムは
典型的には、使用の時点でまたは集中バスを見回わるこ
とによってさまざまな動作状態を監視する。たとえば、
電力管理装置の動作状態モニタをマイクロプロセッサや
周辺装置に関連するさまざまな制御線に直接接続して、
ある特定の動作状態が発生しているか否かを判別しても
よい。こうして検出された動作状態に基づいて、電力管
理装置は、応答的に特定の回路部の電力を下げ、特定の
クロック信号の周波数を下げおよび／または特定のクロ
ック信号を完全に停止させても良い。電力管理装置はま
た特定の周辺装置の選択された書込専用および／または
他のコンフィギュレーションレジスタのステータスを、
これら周辺部がパワーダウンされる前に退避させるよう
構成されている。このことで、周辺装置は、再構成を行
なわなくてもその元の状態にパワーバックされ得る。
【０００５】近年、コンピュータシステム内の、それま
であった個別製品のマイクロプロセッサや関連周辺装置
にとって代わるものとして集積化されたプロセッサが開
発されている。集積プロセッサは、とりわけマイクロプ
ロセッサおよびメモリコントローラ、ＤＭＡコントロー
ラ、タイマおよびバスインタフェース装置等のさまざま
な周辺装置の双方の機能を果たす集積回路である。集積
プロセッサを導入したことでコンピュータシステムの全
体的なコスト、寸法および重量の低減が可能となり、か
つ多くの場合コンピュータシステムの性能特性が改善さ
れるに至った。
【０００６】集積プロセッサは典型的には、集積プロセ
ッサへのさまざまな周辺回路の接続部を収める集積回路
パッケージのピンで使用可能なシステム配線バスを含
む。集積プロセッサの広範な互換性を維持しかつ低コス
トシステムを支持するために、集積プロセッサで、他の
工業規格の周辺バスの外部派生を支持してもよい。サブ
バスと呼ばれるこのような他の周辺バスはシステム配線
バスから派生しかつ典型的には外部アドレスおよびデー
タバッファならびに集積プロセッサが発生するいくつか
のサブバスコントロール信号によって支持されている。
【０００７】周辺サブバスを組込むコンピュータシステ
ム内の電力管理において生じる問題は、外部の電力管理
装置が、典型的にはシステム配線バスと周辺サブバスの
両方の動作状態を監視して、電力管理状態変化を行なう
べきか否かを決定しかつサブバスに結合された周辺装置
内に組込まれた書込専用レジスタをシャドー化する能力
を備えている必要があるという点である。外部パッケー
ジピンを電力管理装置上に組込んでシステム配線バスと
周辺サブバスのさまざまな線の各々に対し外部から別個
にアクセスを行なうことは可能だが、このような専用ピ
ンを使えば電力管理装置上に配されるパッケージピンの
数は膨大となり、かつ電力管理装置のダイサイズを大き
くして追加のボンド配線パッドを収めることが必要とな
るであろう。結果として、コンピュータシステムの全体
的なコストに対し大きなコストの追加が考えられる。
【０００８】
【発明の概要】上に述べられた問題は概ね本発明に従う
コンピュータシステム内の電力管理のためのサブバス動
作状態検出技術によって解決される。一実施例において
は、コンピュータシステムは、電力管理装置と少なくと
も１つの周辺装置とに結合された集積プロセッサを備え
る。この集積プロセッサは、多重化されたアドレス／デ
ータ線で高性能周辺配線バスにインタフェースするバス
インタフェース装置を含む。この周辺配線バスは、ＰＣ
Ｉ標準バスでよく、集積プロセッサの内部バスとＰＣＩ
周辺装置との間のデータ転送を行なう。このプロセッサ
は、たとえばＩＳＡバス等のより性能の低い２次バスの
外部派生を可能にするいくつかのサイドバンド制御信号
を発生するサブバス制御装置をさらに備え、集積プロセ
ッサ上に、この２次バスのための外部ピンの完全な組を
そろえる必要がない。２次バスの派生は、サイドバンド
制御信号により制御される外部データバッファおよび外
部アドレスラッチを用いて行なわれる。２次バスのため
に集積プロセッサとは別のアドレスおよびデータ線を設
ける必要はない。したがって、高性能周辺装置は集積プ
ロセッサならびにより性能の低いより低コストの周辺装
置によって支持され、しかも集積プロセッサのピンの総
数が大きく増えることはない。
【０００９】この電力管理装置はＰＣＩバスにも結合さ
れる。電力管理装置は、システムモニタを備え、このモ
ニタによって、動作状態の監視および書込専用レジスタ
のシャドー化についてすべてのＰＣＩサイクルが監視さ
れる。ＩＳＡサブバスサイクルを監視するため、このシ
ステムモニタは、サブバスサイクルの間ＰＣＩバスを監
視しかつＰＣＩバスのコマンド型式信号をデコードす
る。ＩＳＡサブバスは、サイクルのＰＣＩ開始をＦＲＡ
ＭＥ＃信号で通知せずに、ＰＣＩ信号とコマンド型式と
を再使用する。ＩＳＡサブバスサイクルの間に有効デー
タを認識するため、電力管理装置内のアドレス段階化コ
ンフィギュレーションレジスタを使用して、そのアドレ
スフェーズに続くクロックサイクルに対しデータが有効
か否か、またはそのデータが１、２、または３クロック
段階の後有効か否かを判別する。よって、サブバス周辺
部に関する多様な電力管理を維持する一方で電力管理装
置の全体的なピンの数を最少にすることができる。
【００１０】本発明の他の目的および利点については、
以下の説明を読みかつ添付の図面を参照すれば明らかと
なることであろう。
【００１１】本発明にはさまざまな修正例および代替的
な形態が可能である一方、その具体的な実施例について
例示の形で図面に示しかつ本明細書中に詳しく説明する
ものである。しかしながら、図面および対応する詳細な
説明については、発明を開示した特定の形態に限ること
を意図しておらず、逆に、先行の特許請求の範囲により
定義される発明の精神および範囲にあるすべての修正
例、等価例および代替例を包含することを意図してい
る。
【００１２】
【発明の説明】ここで図面を参照して、図１は本発明の
従う電力管理装置２０２を含むコンピュータシステム２
００のブロック図である。電力管理装置２０２に加え
て、コンピュータシステム２００は、ＰＣＩ（周辺接続
インタフェース）バス２２０に結合された集積プロセッ
サ２１０と、ＰＣＩ周辺装置２２２と、データバッファ
２２４と、アドレスラッチ２２６とを含む。コンピュー
タシステム２００は、最後に、集積プロセッサ２１０に
結合されたＩＳＡ周辺装置２２８と、システムメモリ２
３０とを含む。
【００１３】図示した形では、電力管理装置２０２は、
ＰＣＩバス２２０に結合されたシステムモニタ２０４
と、システムモニタ２０４に結合された電力管理ステー
トマシン２０６とを含む。電力管理装置２０２は、電力
管理ステートマシン２０６に結合されたシャドーレジス
タ装置２０８とコンフィギュレーションレジスタ２０９
とをさらに含む。
【００１４】一般的に、電力管理装置２０２はコンピュ
ータシステム２００が消費する電力を管理かつ最少化す
るために設けられている。電力管理装置２０２は、線２
６０にいくつかのクロック制御信号を発生しかつ線２６
２にいくつかの電力制御信号を発生する。クロック制御
信号と電力管理信号とは、特定のクロック信号の周波数
を制御する目的と、特定の回路部および周辺装置への電
力の付与を制御する目的とにそれぞれ使用される。たと
えば、一実施例においては、クロック制御信号を使用し
てＣＰＵクロック信号およびシステムクロック信号の周
波数を制御する。ＣＰＵクロック信号はＣＰＵコア２４
０をクロックし、かつシステムクロック信号は、たとえ
ば周辺装置２２２および２２８をクロックする。さら
に、電力制御信号を与えてＰＣＩ周辺装置２２２とＩＳ
Ａサブ周辺装置２２８への電力の付与を制御する。電力
管理装置２０２に関する詳細についてはさらに以下に述
べることにする。
【００１５】集積プロセッサ２１０は、内部バス２５０
を経由する、メモリコントローラ２４２に結合されたＣ
ＰＵコア２４０と、ＰＣＩバスインタフェース装置２４
４と、ＩＳＡサブバス制御装置２４６と、オン・チップ
周辺装置２４８とを備える。集積プロセッサ２１０の図
示した構成要素の各々は単一集積回路上に製作して、一
般的な集積回路のパッケージ内に収める。図示した実施
例においては、ＣＰＵコア２４０がモデル８０４８６マ
イクロプロセッサ命令セットを実現する。バス２５０
は、モデル８０４８６スタイル・ローカルバスである。
ただし、ＣＰＵコア２４０は、他のマイクロプロセッサ
型命令セットを実現するよう構成してもよい点を理解さ
れたい。
【００１６】ＰＣＩバスインタフェース装置２４４は、
ＣＰＵローカルバス２５０とＰＣＩバス２２０との間に
インタフェースを設ける。このように、ＰＣＩバスイン
タフェース２４４は、ＣＰＵローカルバス２５０とＰＣ
Ｉバス２２０との間のデータ、アドレスおよび制御信号
転送を統制する。ＰＣＩバス２２０は、集積プロセッサ
２１０への外部周辺装置への接続を可能にするという点
で一般にシステム配線バスと呼ばれる。ＰＣＩバス２２
０に関する詳細についてはヒルズボロー、オレゴン州
（Hillsboro, Oregon)のＰＣＩスペシャル・インタレス
ト・グループによる、１９９３年の「ＰＣＩローカルバ
ス仕様」（ＰＣＩLocal Bus Specification)と題する出
版物に開示されるとおりである。この出版物はその全文
をここに引用により援用する。
【００１７】オン・チップ周辺装置２４８は、集積プロ
セッサ２１０に組込まれ得るさまざまな周辺装置のいず
れかを表わすものである。たとえば、直接メモリアクセ
スコントローラ、割込コントローラおよびタイマを、集
積プロセッサ２１０の一体部分として含めることができ
る。
【００１８】メモリコントローラ２４２は、ＣＰＵロー
カルバス２５０とシステムメモリ２３０との間のデータ
転送を制御する。メモリコントローラ２４２およびＣＰ
Ｕコア２４０は、同じ集積回路上に製作され、各々の性
能はプロセス技術における変化について同様に変化す
る。
【００１９】以下により詳細に説明するとおり、ＩＳＡ
サブコントロール装置２４６は、ＳＵＢＤＩＲ、ＳＵＢ
ＥＮ、およびＬＤＥＮと称する信号を、Ｉ／Ｏ読出信号
ＩＯＲＤ、Ｉ／Ｏ書込信号ＩＯＷＲおよびチップ選択信
号ＣＳとともに発生する。これらの信号はまとめてＩＳ
Ａサイドバンド信号と呼ばれる。ＩＳＡサイドバンド信
号を用い、ＰＣＩバス２２０、データバッファ２２４、
およびアドレスラッチ２２６の間のデータおよびアドレ
ス信号の転送の制御を行なうことによって外部ＩＳＡ周
辺装置２２８とのデータ転送が可能となる。ＩＳＡサブ
バス制御装置２４６はＰＣＩバスインタフェース装置２
４４に同期して、サイドバンド信号ＳＵＢＤＩＲ、ＳＵ
ＢＥＮ、ＬＤＥＮ、ＩＯＷＲ、ＩＯＲＤおよびＣＳの適
正なタイミングを確実なものとする。ＩＳＡ周辺装置２
２８へのＩＳＡスタイルの信号ＩＯＷＲ、ＩＯＲＤおよ
びＣＳならびにデータおよびアドレス信号のバスは、ま
とめてＩＳＡ周辺サブバスと呼ばれる。本明細書中に使
用する、「サブバス」という用語はシステム配線バスか
ら派生するいずれかの外部バスを指す。
【００２０】データバッファ２２４は、ＰＣＩバス２２
０とＩＳＡ周辺装置２２８との間でデータ信号を伝達す
るマルチビットの双方向バッファである。データバッフ
ァ２２４は、サイドバンド信号ＳＵＢＥＮにより能動化
され、データバッファ２２４の方向性はサイドバンド信
号ＳＵＢＤＩＲにより制御される。なお、ＩＳＡ周辺装
置２２８が８ビットの周辺装置である場合には、データ
バッファ２２４は８ビットのバッファでありかつＰＣＩ
バス２２０の多重化されたアドレス／データ線の下位８
ビット（ＡＤ［７：０］）に結合され得る。ＩＳＡ周辺
装置２２８が１６ビットの周辺装置である場合には、デ
ータバッファ２２４は１６ビットバッファでありかつＰ
ＣＩバスラインＡＤ［１５：０］に結合され得る。
【００２１】アドレスラッチ２２６は、ＰＣＩバス２２
２からＩＳＡ周辺装置２２８ヘアドレス信号を与えるマ
ルチビットラッチ回路である。図１の実施例について
は、アドレスラッチ２２６は、３２ビットラッチまでが
可能だが、アドレスラッチ２２６は、ＩＳＡ周辺装置に
より必要とされるアドレス線の数を支持するだけでよい
点に留意されたい。アドレスラッチ２２６は、ロード信
号ＬＤＥＮにより能動化されかつＰＣＩクロック信号Ｐ
ＣＩＣＬＫによりクロックされる。アドレスラッチ２２
６は、いくつかのタイプ‘３７７Ｄラッチで実現され得
る。
【００２２】集積プロセッサ２１０、ＰＣＩバス２２
０、データバッファ２２４、アドレスラッチ２２６およ
びＩＳＡ周辺装置２２８に関連するデータ、アドレスお
よび制御信号についての詳細につき次に検討する。ＰＣ
Ｉバス２２０の多重化されたアドレス／データ（Ａ／
Ｄ）線はアドレスラッチ２２６の入力ポートに接続され
る。クロック信号ＰＣＩＣＬＫは、アドレスラッチ２２
６のクロック入力に接続され、かつＩＳＡサブバス制御
装置２４６が発生するロードイネーブル信号ＬＤＥＮ
は、アドレスラッチ２２６のイネーブル入力に結合され
る。アドレスラッチ２２６の出力ポートはＩＳＡ周辺装
置２２８のアドレスポートに結合される。
【００２３】ＰＣＩバス２２０の多重化されたアドレス
／データ（Ａ／Ｄ）線はデータバッファ２２４にも結合
される。図示した実施例においては、ＩＳＡ周辺装置２
２８が８ビットの装置なので、ＰＣＩバス２２８の多重
化されたアドレス／データ線（Ａ／Ｄ［７：０］）の下
位８ビットがデータバッファ２２４に結合される。デー
タバッファ２２４の第２のポートは、ＩＳＡ周辺装置２
２８のデータポートに結合される。ＩＳＡサブバス制御
装置２４６が発生する、データイネーブル信号ＳＵＢＥ
Ｎおよびデータ方向信号ＳＵＢＤＩＲは、それぞれデー
タバッファ２２４のイネーブル入力と方向入力とに結合
される。先程も述べたとおり、これらの信号が、データ
バッファ２２４の能動化および方向性を制御する。ＩＳ
Ａサブバス制御装置２４６が発生するチップ選択信号
は、ＩＳＡ周辺装置２２８のチップ選択入力に結合さ
れ、かつＩ／Ｏ読出信号ＩＯＲＤおよびＩ／Ｏ書込信号
ＩＯＷＲもＩＳＡ周辺装置２２８に結合されて、ＩＳＡ
周辺装置２２８とのデータの読出および書込を制御す
る。
【００２４】次に図１に関連して図２を参照し、ＩＳＡ
周辺サブバスサイクルの際のコンピュータシステム２０
０の動作について次に説明する。図２は、ＩＳＡ周辺装
置２２８に対するＩ／Ｏ読出動作に関連するデータ、ア
ドレスおよび制御信号を表わすタイミング図である。Ｃ
ＰＵコア２４０が、ＩＳＡ周辺装置２２８がマップされ
ているＩ／Ｏアドレス可能空間に対して読出サイクルを
開始すると、有効アドレス信号がＰＣＩバスインタフェ
ース装置２４４を介して駆動されかつＩＳＡサブバス状
態３０２の間ＰＣＩバス２２０の多重化されたアドレス
／データ線ＡＤ［３１：０］上に至る。このとき、ＩＳ
Ａサブバス制御装置２４６は、ロード信号ＬＤＥＮをア
サートする。有効アドレス信号はこれにより、ＰＣＩク
ロック信号の立上がりエッジと同期してアドレスラッチ
２２６内にラッチされる。同時に、有効アドレス信号は
ＰＣＩバス２２０上に駆動され、チップ選択信号ＣＳが
ＩＳＡサブバス制御装置２４６によりローにアサートさ
れて、周辺装置２２８を選択する。図２に示すとおり、
チップ選択信号ＣＳは、Ｉ／Ｏ読出サイクルの間中ＩＳ
Ａ周辺装置２２８に対しローにアサートされている。ロ
ード信号ＬＤＥＮの立上がりエッジで、有効アドレス信
号が、アドレスラッチ２２６の出力およびＩＳＡ周辺装
置２２８のアドレスポートに与えられる。
【００２５】次のＩＳＡサブバス状態３０４の間に、Ｉ
／Ｏ読出信号ＩＯＲならびにイネーブル信号ＳＵＢＥＮ
およびデータ方向信号ＳＵＢＤＩＲがローにアサートさ
れる。ＩＳＡ周辺装置２２８は応じて要求された位置か
らデータをフェッチし、ＰＣＩバス２２０の多重化され
たアドレス／データ線に対しデータバッファ２２４を介
してこのデータを駆動する。図に示すとおり、このデー
タは状態３０６、３０８、３１０および３１２の間、Ｐ
ＣＩバス２２０上に駆動される。ＩＳＡサブバス制御装
置２４６は、状態３１４の間にＩ／Ｏ読出信号ＩＯＲを
デアサートし、ＰＣＩインタフェース装置２４４は、こ
のデータを集積プロセッサ２１０内にラッチする。これ
によってＩＳＡサブバス読出動作が完了する。
【００２６】ＩＳＡ周辺装置２２８への書込動作も同様
に行なわれる。なお、ＩＳＡ周辺装置２２８への書込サ
イクルについては、標準的なＩＳＡスタイルバスタイミ
ングが採用される。また、書込サイクルの間、方向性信
号ＳＵＢＤＩＲはＰＣＩバス２２０からＩＳＡ周辺装置
２２８へのデータの逆の流れを可能にするために補の状
態になっている。
【００２７】ＰＣＩバスインタフェース装置２４４およ
びＩＳＡサブバス制御装置２４６は、有効データがＰＣ
Ｉバス２２０に与えられる時期を決定するアドレス／デ
ータ段階化機能をさらに実行し得る。このアドレス／デ
ータ段階化機能は、集積プロセッサ２１０の内部コンフ
ィギュレーションレジスタに従いプログラム可能であ
る。一実施例においては、このコンフィギュレーション
レジスタを、アドレスが有効になった１クロック後にＰ
ＣＩバス２２０上でデータを有効にするかまたはＰＣＩ
バス２２０上のアドレスが有効になる時期と、データが
ＰＣＩバス２２０上で有効になるであろう時期との間に
１、２または３クロック段階を設けるように設定しても
よい。なお、ＩＳＡサブバス制御装置２４６は、アドレ
ス／データ段階化機能により確立された特定のタイミン
グに従いＡＤ［３１：０］線上にデータを発生する。こ
うして、バスが重い負荷をかけられている場合には、デ
ータが有効に駆動されるまでにいくつかのクロックがか
かり得るため、１を超える数のクロック段階が必要とな
る。
【００２８】電力管理装置２０２の動作について次に考
慮する。電力管理ステートマシン２０６は、コンピュー
タシステム２００に関連するさまざまなクロック信号の
周波数を制御しかつ特定のシステム動作状態の発生に依
存してコンピュータシステム２００に関連するさまざま
な周辺装置への電力の付与を制御する制御装置である。
電力管理ステートマシン２０６は、さまざまな特定の構
成で実現され得る。電力管理ステートマシンの例につい
ては、１９９４年４月６日出願のゲッパート他による
「最適融通性を図る電力管理アーキテクチャ」（Power
Management Architecture for Optimal Flexibility; b
y Gephardt et al. ）と題する、本件と同時係属中で同
一譲受人に譲渡される米国特許出願連続番号第０８／２
２３，９８４号に記載されている。この出願についてそ
の全文をここに引用により援用する。
【００２９】電力管理ステートマシン２０６は、特定の
クロック信号の周波数を制御しかつシステムモニタ２０
４が検出するさまざまな動作状態に基づきさまざまな周
辺装置への電力の付与を制御する。なお、この電力管理
装置２０６もまた他の装置により検出された動作状態に
基づきまたは他の制御機構（図示せず）に応答してクロ
ック信号を制御しかつ電力の付与を制御し得る。また、
電力管理ステートマシン２０６により検出されるさまざ
まな動作状態への応答はプログラマブルなものでもよい
し、システム毎に変えてもよい。たとえば、電力管理ス
テートマシン２０６をプログラムして、予め定められた
タイムアウト期間でシステムの活性が検出されなけれ
ば、ＰＣＩ周辺装置２２２およびＩＳＡ周辺装置２２８
から電力の付与をやめるようにしてもよいし、かつＣＰ
Ｕクロック信号の周波数を下げるようにプログラムして
もよい。キーボード活性が後に検出された場合には、電
力管理ステートマシン２０６がＰＣＩ周辺装置２２２と
ＩＳＡ周辺装置２２８とに再び電力を付与して、ＣＰＵ
クロック信号の周波数を上げるように構成してもよい。
【００３０】システムモニタ２０４はしたがって、電力
管理ステートマシン２０６がその予め定められた電力管
理アルゴリズムに従いクロック信号および電力の付与を
制御し得るようにコンピュータシステム２００のさまざ
まな動作状態を検出するよう構成される。より具体的に
は、システムモニタ２０４は、ＰＣＩバス２２０上のＰ
ＣＩサイクルの発生を監視および検出しかつＩＳＡサブ
バスサイクルの発生を監視かつ検出するように構成され
ている。システムモニタ２０４はまた、ＰＣＩ周辺装置
２２２またはＩＳＡ周辺装置２２８がパワーダウンされ
る場合には、シャドーレジスタ装置２０８内でＰＣＩ周
辺装置２２２およびＩＳＡ周辺装置２２８に書込まれる
ある種のコンフィギュレーションデータをシャドー化し
て、コンフィギュレーション情報を維持するように構成
される。他の周辺装置の書込専用レジスタ等のシステム
内の他の予め定められたレジスタのシャドー化について
も電力管理装置２０２が行なってもよい。なお、シャド
ー化される特定のレジスタを、電力管理装置２０２内に
プログラムしてもよい。
【００３１】システムモニタ２０４はＰＣＩバス２２０
に接続されているので、電力管理機能と、ＰＣＩ周辺部
に関連するレジスタのシャドー化の双方について、従来
技術のやり方で直接的にいずれのＰＣＩサイクルをも監
視かつ検出することができる。したがって、コンピュー
タシステム２００およびＰＣＩバス２２０に結合された
特定の周辺部の構成によって、システムモニタ２０４
は、実行を行なっているＰＣＩサイクルのタイプを直接
的に判別することができる。システムモニタ２０４はこ
の情報を電力管理ステートマシン２０６に与え、ステー
トマシン２０６は必要であれば他の電力管理状態に遷移
する。コンフィギュレーション情報がたとえばＰＣＩ周
辺装置２２２の特定の書込専用コンフィギュレーション
レジスタ等に書込まれる場合には、システムモニタ２０
４は書込サイクルをさらに検出しかつコンフィギュレー
ションデータをシャドーレジスタ装置２０８の割当てら
れたレジスタ内に書込むことによってシャドー化する。
したがって、ＰＣＩ周辺装置２２２が電力管理ステート
マシン２０６の電力節約状態の間にパワーダウンされて
いる場合、シャドーレジスタ装置２０８の割当てられた
レジスタ内に記憶されたコンフィギュレーション情報
を、電力が後に再付与された際にＰＣＩ周辺装置２２２
の書込専用コンフィギュレーションレジスタに再書込す
ることができる。システムモニタ２０４の動作のこの部
分は従来技術と同じである。
【００３２】システムモニタ２０４はまたたとえばＩＳ
Ａ周辺装置２２８に方向付けられるＩＳＡサブサイクル
を検出するよう構成されている。なお、正常なＩＳＡ制
御信号ＣＳ、ＩＯＲＤおよびＩＯＷＲならびにＩＳＡデ
ータおよびアドレス信号は、システムモニタ２０４には
直接的に与えられない。したがって、システムモニタ２
０４はＰＣＩバス２２０およびロード信号ＬＤＥＮを監
視することによってＩＳＡサブバスサイクルを検出す
る。ＩＳＡサブバスサイクルの開始は、ＬＤＥＮ信号が
アクティブローになりかつＰＣＩＦＲＡＭＥ信号がイン
アクティブハイのままである場合に検出される。ロード
信号ＬＤＥＮがアクティブローになった後ＰＣＩクロッ
クの最初の立上がりエッジ上でＩＳＡサブバスサイクル
に関連するアドレスをシステムモニタ２０４が検出す
る。図３は、指定されたＩＳＡサブサイクルの間にシス
テムモニタ２０４が検出する信号を示すタイミング図で
ある。ＩＳＡサブバスサイクルの開始が検出されると
（すなわちロード信号ＬＤＥＮがローになり、ＦＲＡＭ
Ｅ信号がハイのままの場合）、システムモニタ２０４は
ＰＣＩサイクルコマンド信号Ｃ／ＢＥ＃を監視すること
により、発生しているサイクルのタイプ（すなわち読出
サイクルまたは書込サイクル）を判別する。つまり、Ｉ
ＳＡサブサイクルの間、ＰＣＩバスインタフェース装置
２４４は標準化されたＰＣＩ規定サイクルコマンドタイ
プに従ってサイクルタイプを示すコード化された値でＰ
ＣＩサイクルコマンド信号Ｃ／ＢＥ＃を駆動する。
【００３３】ＰＣＩバスインタフェース装置２４４は、
有効アドレスがＰＣＩバス２２０上に駆動されてから１
クロックサイクル後にＰＣＩバス２２０上に有効データ
を駆動するか、またはそのデータがＰＣＩバス２２０上
に駆動される前で有効アドレスが駆動された後に１、ま
たは２、または３クロック段階を挿入するようなアドレ
ス／データステッピングを用いてもよい。システムプロ
グラマーは、先程も説明したとおり、ＩＳＡサブバスサ
イクルの間、集積プロセッサ２１０が採用する特定のア
ドレス／データ段階化機能に一致するコンフィギュレー
ション値でコンフィギュレーションレジスタ２０９（コ
ンピュータシステム２００のコンフィギュレーション空
間内の予め定められたアドレス位置にマップされてい
る）をロードする。結果として、コンフィギュレーショ
ンレジスタ２０９内の値によって、システムモニタ２０
４は電力管理装置２０２内でシャドー化する必要がある
アドレスに対する書込サイクルを検出し、電力管理ステ
ートマシン２０６が、システムモニタ２０４に、アドレ
スサイクルの直後のＰＣＩクロックサイクルかまたは
１、２、３クロックサイクル後のいずれかにＰＣＩバス
２２０からのデータをラッチインさせる。ＰＣＩサイク
ルのデータフェーズの間に、ＰＣＩバスのバイトイネー
ブル信号は、さらにシステムモニタ２０４によってデコ
ードされ、コンフィギュレーションレジスタ２０９内で
シャドー化される特定のバイトが決定される（有効バイ
トのみがシャドー化される）。
【００３４】なお、上に述べたようなサブ制御装置を採
用する集積プロセッサは、さまざまな他のピン削減回路
または技術を採用してもよい。たとえば、集積プロセッ
サ２１０を、１９９４年２月２日出願の、ウィザー他に
よる「集積プロセッサのための電力管理システム」（Po
wer Management System For an Integrated Processor;
by Wisor et al.）と題する本件と同時係属中で、同一
譲受人に譲渡される米国特許出願連続番号第０８／１９
０，２９２号に記載されるような電力管理メッセージバ
スを採用するよう構成してもよい。この出願については
その全文につきここに引用により援用する。
【００３５】これまでの開示について十分に検討すれ
ば、当業者にはさまざまな変更例および修正例が思いつ
くことであろう。たとえば、図２の高性能多重化アドレ
ス／データバス２２０はＰＣＩ標準バスを用いている
が、他の多重化された高性能バスを採用することもでき
る。さらに、図１の集積プロセッサ２１０には、さまざ
まな他のオン・チップ周辺装置を組込んでもよい。先行
の特許請求の範囲がこのような変更例および修正例のす
べてを包含するものとして解釈される。
【図面の簡単な説明】
【図１】本発明に従うコンピュータシステムを含むコン
ピュータシステムブロック図である。
【図２】図２の集積プロセッサに接続されたＩＳＡ周辺
装置に対する読出動作のためのアドレス、データ、およ
び制御信号の発生を示すタイミング図である。
【図３】電力管理を行なうために、書込専用レジスタの
シャドー化の際にシステムモニタにより監視される特定
の信号を示すタイミング図である。
【符号の説明】
２００…コンピュータシステム ２０２…電力管理装置 ２１０…集積プロセッサ ２２０…ＰＣＩバス ２２２…ＰＣＩ周辺装置 ２２４…データバッファ ２２６…アドレスラッチ ２２８…ＩＳＡ周辺装置

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータシステムであって、 複数の多重化されたアドレス／データ線を含む周辺バス
    と、 前記複数の多重化されたアドレス／データ線に結合され
    た入力ポートを有するラッチと、 前記複数の多重化されたアドレス／データ線に結合され
    た第１のポートを有するデータバッファと、 集積プロセッサとを含み、 前記集積プロセッサが、 ＣＰＵコアと、 前記ＣＰＵコアに結合されたローカルバスと、 前記ローカルバスと前記周辺バスとの間でデータ、アド
    レス、および制御信号をインタフェースすることができ
    るバスインタフェース装置と、 前記バスインタフェース装置と前記ラッチとに結合され
    て前記周辺バス上の有効アドレスの存在を表わすロード
    信号を発生することができるサブバス制御装置とを含
    み、さらに前記ラッチの出力ポートに結合された複数の
    アドレス線および前記データバッファの第２のポートに
    結合された複数のデータ線を有する周辺装置と、 前記周辺バスに結合された電力管理装置とを含み、 前記電力管理装置が、 前記コンピュータシステム内の電力管理を行なうための
    電力管理ステートマシンと、 前記電力管理ステートマシンおよび前記周辺バスに結合
    されたシステムモニタと、 前記システムモニタに結合されたコンフィギュレーショ
    ンレジスタとを含み、 前記コンフィギュレーションレジスタ内に記憶された値
    が前記周辺バスのアドレスフェーズの発生の後のある期
    間を制御し、このアドレスフェーズ発生の時点で前記周
    辺バスからのデータが前記電力管理装置内でシャドー化
    される、コンピュータ。
  2. 【請求項２】 前記周辺バスがＰＣＩ標準コンフィギュ
    レーションバスである、請求項１に記載のコンピュータ
    システム。
  3. 【請求項３】 前記データバッファが、方向制御入力線
    を含み、かつ前記サブバス制御装置が前記データバッフ
    ァを通るデータの流れを制御する方向制御信号を発生し
    て前記データバッファの前記方向制御入力線に与えるこ
    とができる、請求項１に記載のコンピュータシステム。
  4. 【請求項４】 前記ＣＰＵコアが８０４８６命令セット
    を実現する、請求項１に記載のコンピュータシステム。
  5. 【請求項５】 前記サブバス制御装置がＩ／Ｏ書込信号
    およびＩ／Ｏ読出信号を発生する能力をさらに備え、前
    記方向制御信号が、前記サブバス制御装置が前記Ｉ／Ｏ
    書込信号または前記Ｉ／Ｏ読出信号をアサートしている
    か否かに依存する、請求項３に記載のコンピュータシス
    テム。
  6. 【請求項６】 前記ロード信号が、前記周辺バスのアド
    レスフェーズの間にアサートされ、かつ前記ロード信号
    が前記周辺バスのデータフェーズの前にデアサートされ
    る、請求項１に記載のコンピュータシステム。
  7. 【請求項７】 前記周辺装置がＩＳＡ標準周辺装置であ
    る、請求項２に記載のコンピュータシステム。
  8. 【請求項８】 前記サブバス制御装置が、前記データバ
    ッファにより受取られるデータイネーブル信号をアサー
    トして、前記データバッファを通るデータの流れをイネ
    ーブルする能力をさらに備える、請求項３に記載のコン
    ピュータシステム。
  9. 【請求項９】 前記ロード信号が前記ラッチのイネーブ
    ル制御線に与えられる、請求項１に記載のコンピュータ
    システム。
  10. 【請求項１０】 周辺バスクロック信号が前記ラッチの
    クロック入力線に与えられる、請求項９に記載のコンピ
    ュータシステム。
  11. 【請求項１１】 前記サブバス制御装置が、前記周辺装
    置を選択するための選択信号をアサートする能力をさら
    に備える、請求項１に記載のコンピュータシステム。
  12. 【請求項１２】 前記Ｉ／Ｏ読出信号が、前記周辺装置
    への読出サイクルの間にアサートされ、かつ前記Ｉ／Ｏ
    読出信号が、前記多重化アドレス／データ線上に有効読
    出データが存在している場合に、アサートされた状態か
    らデアサートされた状態へ遷移を行なう、請求項５に記
    載のコンピュータシステム。
  13. 【請求項１３】 前記サブバス制御装置に結合されたデ
    コーダをさらに含み、前記サブバス制御装置がコード化
    されたチップ選択値を発生し、かつ前記デコーダが前記
    コード化されたチップ選択値をデコードして、前記周辺
    装置に与えられる対応のチップ選択信号を発生する、請
    求項１に記載のコンピュータシステム。
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