JP2974950B2 - 情報処理システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナル・コン
ピュータ（ＰＣ）を始めとする情報処理システムに係
り、特に、システム内におけるデータ処理の中核を担う
プロセッサ（いわゆるＣＰＵ：Central Processing Uni
t）の動作周波数を適宜低下若しくは停止させることに
よって省電力化する節電機能を有するタイプの情報処理
システムに関する。更に詳しくは、本発明は、節電効果
とシステムの保全という双方の要求を満たしつつ、他の
独立した機器と通信している期間（又は通信アプリケー
ションの起動中）であっも、ＣＰＵの動作周波数を低下
若しくは停止させて省電力化を図る情報処理システムに
関する。

【０００２】

【従来の技術】昨今の技術革新に伴い、デスクトップ
型、ノートブック型など各種パーソナル・コンピュータ
（以下、「ＰＣ」又は「システム」ともいう）が開発さ
れ市販されている。このうち、ノートブック型のコンピ
ュータは、屋外での携帯的・可搬的な使用を考量して、
小型且つ軽量に設計・製作されたものである。

【０００３】パーソナル・コンピュータのパワー・マネ
ージメント：ノートブック型ＰＣの１つの特徴は、内蔵
したバッテリでも駆動できる「バッテリ駆動型」である
点である。これは、商用電源が届かない場所での使用の
便宜を図ったためである。ノートブックＰＣが内蔵する
バッテリは、一般には、Ｎｉ−Ｃｄ，ＮｉＭＨ，Ｌｉ−
Ｉｏｎなどの充電式のバッテリ・セル（「２次電池」と
もいう）を複数個接続してパッケージ化してなる「バッ
テリ・パック」の形態を採っている。このようなバッテ
リ・パックは、充電により再利用可能ではあるが、１回
当たりの充電容量はシステムのオペレーション時間に換
算してせいぜい２〜３時間程度に過ぎない。このため、
バッテリの持続時間を少しでも長くするべく、節電のた
めの種々の工夫が凝らされている。節電機能を積極的に
導入している点も、ノートブックＰＣの特徴の１つと言
えよう。

【０００４】また、最近では、商用電源によって無尽蔵
に給電可能なデスクトップ型ＰＣに対しても、エコロジ
ー的な観点から、省電力化の要求が高まってきている。
米環境保護庁（ＥＰＡ）は、１９９３年６月に、"Ｅｎ
ｅｒｇｙ Ｓｔａｒ Ｃｏｍｐｕｔｅｒ Ｐｒｏｇｒａ
ｍ"と呼ばれる自主規制を発表し、動作待ち状態での省
電力が一定基準以下（駆動電力が３０Ｗ以下、又はＣＰ
Ｕフル稼働時の３０％以下）になることを要求してい
る。このため、各コンピュータ・メーカは、競ってこの
規制案に沿った製品の研究・開発を進めるようになって
きた。例えば日本アイ・ビー・エム（株）は、節電機能
を備えたデスクトップ型ＰＣを既に市販している（例え
ばＰＳ／５５Ｅ（通称"ＧｒｅｅｎＰＣ"）やＰＣ ７５
０、Ａｐｔｉｖａ（"Ａｐｔｉｖａ"は米ＩＢＭ社の商
標）シリーズなど）。

【０００５】ＰＣの節電化は、例えばシステム内の各電
気回路の駆動電力自体を低減させることによって実現さ
れる。また、動作状態（アクティビティ）の低下に応じ
てシステム内の各電気回路（若しくは周辺機器）への電
力供給を適宜低下若しくは遮断する、ということによっ
ても実現される。後者のような節電機能のことを、特に
「パワー・マネージメント（Ｐｏｗｅｒ Ｍａｎａｇｅ
ｍｅｎｔ）」と呼ぶこともある。

【０００６】ＰＣのパワー・マネージメントの形態とし
ては、ＬＣＤ（液晶表示ディスプレイ）及びそのバック
ライト、あるいはハード・ディスク・ドライブ（ＨＤ
Ｄ）の回転モータなどのように、システムの総消費電力
に大きなウェートを占めるデバイス類への電力供給を遮
断する、という『ＬＣＤオフ』や『ＨＤＤオフ』などが
挙げられよう。また、他の例として、ＣＰＵ（Central
Processing Unit）の動作周波数を低下又は完全停止さ
せる『ＣＰＵスロー・クロック／ストップ・クロック』
や、タスク再開（レジューム）に必要なデータをメイン
・メモリにセーブした後にメイン・メモリ以外の殆ど全
ての電気回路への給電を停止する『サスペンド（Ｓｕｓ
ｐｅｎｄ）』などが挙げられよう。

【０００７】ＣＰＵのパワー・マネージメント機能：Ｃ
ＰＵチップは、周知の通り、コンピュータ・システムに
おける演算処理の中核をなすユニットである。最近で
は、配線幅の縮小化などの半導体製造技術の向上に伴っ
て、ＣＰＵの動作周波数は益々高速化している。例え
ば、米Ｉｎｔｅｌ社が市販する"Ｐｅｎｔｉｕｍ"や、米
ＩＢＭ社、米Ｍｏｔｏｒｏｌａ社、及び米Ａｐｐｌｅ社
が共同開発した"ＰｏｗｅｒＰＣ"（"ＰｏｗｅｒＰＣ"は
米ＩＢＭ社の商標）のように、１００ＭＨｚを越える動
作周波数で駆動可能なＣＰＵチップも世に登場してい
る。ＣＰＵの動作周波数とその性能とは密接な関係にあ
る。何故ならば、ＣＰＵの動作が高速化すれば、それだ
け計算速度がアップするからである。高速なＣＰＵは、
特に大規模アプリケーションやグラフィックス処理など
において、優れた威力を発揮する。

【０００８】その反面、ＣＰＵの高速化は幾つかの弊害
を伴う。弊害の１つは、ＣＰＵの消費電力の増大や発熱
の問題である。何故ならば、単位時間当たりにトランジ
スタ・ゲート（すなわち抵抗体）を通過する電流量の増
大に応じて、消費電力や発熱量も増加するからである。
ＣＰＵの消費電力は、理論上は動作周波数に正比例する
と言われており、現在、システムの総消費電力に占める
割合は無視できない程度に達してきている。

【０００９】前述の「ＣＰＵスロー・クロック／ストッ
プ・クロック」などのＣＰＵのパワー・マネージメント
機能は、このような状況に着目して生み出されたと言え
よう。「スロー・クロック」や「ストップ・クロック」
は、ＣＰＵが動作待ち状態（すなわちアイドル状態。例
えば、ユーザからのキー／マウス入力が所定時間以上な
かった状態）であると判断されたとき、その動作周波数
を低下又は完全停止させる（換言すれば、ＣＰＵのパフ
ォーマンスを低下させる）ことによって消費電力を低減
させる、というものである。但し、ターン・アラウンド
・タイム（すなわち要求から肯定応答までの所要時間）
やスルー・プット（単位時間当たりの仕事量）を劣化さ
せない程度までしか、ＣＰＵのパフォーマンスを落とす
ことができないのは言うまでもないであろう。以下、Ｃ
ＰＵの「スロー・クロック」及び「ストップ・クロッ
ク」の各機能について説明しておく。

【００１０】スロー・クロック：ＣＰＵのスロー・クロ
ック機能は、発振器からの入力クロック信号の周波数を
外部的に切り換えてやることによって実現可能である。
あるいは、ＣＰＵチップへの入力クロックの周波数を一
定に保ったまま、ＣＰＵチップ内部で動作周波数を切り
換えてやることによっても実現可能である。高速ＣＰＵ
の場合、一般には、比較的低速なクロック信号（例えば
６６ＭＨｚ）を入力しておき、内蔵したＰＬＬ（Phase
Lock Loop）回路によって内部的に動作クロックを加速
するようになっている（例えば２倍速の１３３ＭＨ
ｚ）。このようなタイプのＣＰＵの場合、ＰＬＬ回路の
特性（例えば発振回路の固有振動数の問題や、位相ロッ
クが機能するまでに要する遅延時間（数ｍｓｅｃ程度）
の問題）などの理由により、ＣＰＵチップへの入力クロ
ックの周波数そのものを大幅に切り換えることは難し
い。このため、ＰＬＬ回路だけでなく、内部的に動作ク
ロックを切り換えることができるスロー・クロック機能
（パワー・マネージメント機能）をも内蔵する、という
設計手法も採られている。この場合、内蔵ＰＬＬ回路に
よって入力クロックを一旦加速しておきながら、内蔵ス
ロー・クロック機能によってＣＰＵのパフォーマンスを
チップ内部で自律的に落とす、という仕組みになってい
る。

【００１１】図８には、パワー・マネージメント機能を
内蔵したＣＰＵの内部構成を概略的に示している。同図
において、ＣＰＵチップ１１は、演算制御などの処理を
実際に行う部分である機能ユニット１１ａと、機能ユニ
ット１１ａに同期駆動のための動作クロック信号を与え
るＰＬＬ回路１１ｂと、機能ユニット１１ａのパフォー
マンスを制御するためのパフォーマンス制御回路１１ｃ
とを含み、チップ１１外部の各周辺機器（図８には示さ
ない）とはプロセッサ・バス１２を介して双方向に連絡
している。

【００１２】ＰＬＬ回路は、既に周知なように、入力し
たクロック信号の周波数を逓倍する機能を持っている。
この例のＰＬＬ回路１１ｂは、発振器（ＯＳＣ）４０か
ら入力した比較的低速なクロック信号（例えば６６ＭＨ
ｚ）を倍速化（例えば１３３ＭＨｚ）して、動作周波数
として機能ユニット１１ａに供給している。

【００１３】機能ユニット１１ａは、演算ユニット部分
（図８中、二重斜線部分）と、内部キュッシュ／制御ユ
ニット部分とに分けることができる。前者の演算ユニッ
トは、システムのアクティビティに応じてそのパフォー
マンスをある程度まで低下させてもよい部分でもある
（但し、パフォーマンス低下可能な程度は、例えば、タ
ーン・アラウンド・タイムやスルー・プットを劣化させ
ない程度である）。一方、内部キャッシュ／制御ユニッ
トは、キャッシュ・スヌープ、割り込み要求（ＩＮＴＲ
／ＮＭＩ／ＳＭＩ）、バス１２のホールド要求（ＨＯＬ
Ｄ）などの、不定期的に発生するタイム・クリティカル
な外部事象に応答しなければならない部分である。後者
は、システムのアクティビティの如何に拘らず、安易に
パフォーマンスを落とすことかできない部分でもある。

【００１４】パフォーマンス制御回路１１ｃは、外部か
ら入力するコントロール信号ＳＴＰＣＬＫ＃に応じて機
能ユニット１１ａのパフォーマンスを制御する回路であ
る。より具体的には、回路１１ｃはＳＴＰＣＬＫ＃がア
クティブ（すなわちロー状態）になっている間、機能ユ
ニット１１ｃ中の演算ユニット部分（前述：図８中の二
重斜線部分）への動作周波数を遮断できるようになって
いる。すなわち、ＣＰＵチップ１１は、局所的にパフォ
ーマンスを低下することができる構造になっている訳で
ある。また、この応用例として、パフォーマンス制御回
路１１ｃに入力するＳＴＰＣＬＫ＃を間欠的にアクティ
ブ（すなわちロー状態）に切り換えることによって、Ｐ
ＬＬ回路１１ｂからの入力動作クロックを間引いてや
る、という手法もある。例えばＳＴＰＣＬＫ＃を所定周
期でアクティブ（すなわちロー状態）にして、ｎ回に１
回の割合で動作クロックを間引けば、演算ユニット部分
のパフォーマンス及び消費電力を約（ｎ−１）／ｎ倍に
低減させたことになる。ＳＴＰＣＬＫ＃を間欠動作させ
る機能は、一般には、「クロック・スロットリング」又
は「Ｆｒｅｑｕｅｎｃｙ Ｅｍｕｌａｔｉｏｎ」とも呼
ばれている。

【００１５】スロー・クロック・モード下では、発振器
４０からの入力クロックやＰＬＬ回路１１ｂの動作自体
は、通常の高速稼働時とは全く変動していない。したが
って、スロー・クロック・モードから通常モードへは、
比較的瞬時に復帰することが可能である。この点は、本
発明の要旨（後述）を理解するために、充分留意された
い。

【００１６】因に、米Ｉｎｔｅｌ社のＣＰＵチップ"８
０４８６"の後継チップである、ＳＬエンハンスト４８
６，ＤＸ２，ＤＸ４，Ｐｅｎｔｉｕｍなどは、図８に示
すような節電機能を備えている。また、これらチップ
は、プロセッサ・バス１２中のコントロール信号の１つ
としてＳＴＰＣＬＫ＃を含んでいる。

【００１７】ストップ・クロック：一方、ストップ・ク
ロック機能は、発振器４０からの入力クロックを完全に
遮断して、機能ユニット１１ａの全ての動作を停止させ
るものである。動作クロックの完全停止は、ＣＰＵチッ
プ１１を記憶保持動作が不要なフル・スタティック構成
に設計することによって実現可能である。ストップ・ク
ロック・モード下では、ＣＰＵの消費電力は、せいぜい
数百ｍＷ程度に過ぎない。

【００１８】但し、ストップ・クロック・モードではＰ
ＬＬ回路１１ｂも完全に停止しているため、再び高速な
通常モードに復帰させるためには、ＰＬＬ回路１１ｂの
動作の安定（位相のロック）などのために、約１ｍｓｅ
ｃ程度の遅延時間を要する。この点は、本発明の要旨
（後述）を理解するために、充分留意されたい。

【００１９】

【発明が解決しようとする課題】ＣＰＵのスロー・クロ
ック／ストップ・クロックを始めとするパワー・マネー
ジメント・オペレーションは、一般には、システムの使
用状況を監視するＣＰＵチップ外のハードウェアと、Ｃ
ＰＵ自身が実行するソフトウェアとの協働的作用によっ
て実現される。

【００２０】パワー・マネージメントを実現するための
ソフトウェアの代表例は、米Ｉｎｔｅｌ社と米Ｍｉｃｒ
ｏｓｏｆｔ社が共同で提案した"ＡＰＭ"（Advanced Pow
er management）である。ＡＰＭは、ＡＰＭに対応した
ＯＳ（オペレーティング・システム）環境下で実効的と
なる。ＡＰＭに対応したＯＳ環境とは、すなわち、１：
節電の制御対象であるハードウェアと、２：パワー・マ
ネージメント動作に必要なハードウェア動作を現実に行
うＢＩＯＳ（"ＡＰＭ ＢＩＯＳ"ともいう）と、３：シ
ステムの動作状態（アクティビティ）の低下に応じてＡ
ＰＭ ＢＩＯＳをコールできるＯＳと、４：ＡＰＭに対
応したアプリケーションとで構成されるシステムのこと
である。ここで、１：ハードウェアとは、例えばスロー
・クロック／ストップ・クロック機能を具備したＣＰＵ
チップである。また、３：ＡＰＭ対応ＯＳとは、例えば
ＰＣ ＤＯＳ Ｊ６．１／Ｖ以降のバージョン、ＯＳ／
２Ｊ２．１以降のバージョン（"ＯＳ／２"は米ＩＢＭ社
の商標）、Ｗｉｎｄｏｗｓ Ｊ３．１以降のバージョン
などが挙げられる。ＡＰＭ対応ＯＳは、一般には、ＡＰ
Ｍ ＢＩＯＳをコールするための"ＡＰＭドライバ"を含
んでいる。また、４：ＡＰＭ対応アプリケーションと
は、ＡＰＩ（アプリケーション・プログラム・インター
フェース）を介してＡＰＭドライバに自分自身を登録す
ることによって、パワー・マネージメント動作する旨の
問合せを受け且つその可否を肯定応答できるアプリケー
ション・プログラムのことである。

【００２１】ＡＰＭなどのようにＯＳ内に常駐するソフ
トウェアを用いれば、ＣＰＵのパワー・マネージメント
（例えばスロー・クロックやストップ・クロック）は、
以下のような手順で実現されることになる。すなわち、 （１）スケジューラ（スケジューラは、ＯＳ内のモジュ
ールの１つ）の待ち行列（ｑｕｅｕｅ）中に実行すべき
有効なタスクが存在しない（すなわちタスク発生を待つ
しかない）という事態の発生によって、ＣＰＵがアイド
ル状態であることを検出する。 （２）ＣＰＵのアイドル状態の検出に応答して、ＡＰＭ
ドライバはＡＰＭ ＢＩＯＳをコールする。このとき、
ＡＰＭドライバは、ＡＰＭ対応アプリケーションとの間
で、パワー・マネージメント動作する旨の問合せ／肯定
応答という交信を行ってもよい。 （３）コールされたＡＰＭ ＢＩＯＳは、現実のハード
ウェア操作を行って、システムをパワー・マネージメン
ト状態に遷移させる。（例えば、ＳＴＰＣＬＫ＃を間欠
動作（スロットリング）させてスロー・クロック状態に
したり、ＣＰＵチップ１１への入力クロックを遮断して
ストップ・クロック状態にする。）

【００２２】ＯＳは自身の持つスケジューラによって
「これから動作待ち状態になる」という情報を予め検知
できるので、ＡＰＭを用いた手法によれば効率的にパワ
ー・マネージメント動作を実行することができる、とい
う訳である。

【００２３】しかしながら、ＯＳは自システム内しか制
御することができない。例えば通信ポート（シリアル・
ポートやパラレル・ポート）などを介して物理的に接続
され且つ交信中の他の独立した機器（他のＰＣ）の動作
状態をＯＳは覗き見ることはできない。すなわち、ＯＳ
は、自システムからデータの送信を行うというタスクを
管理することはできるが、独立した他の機器がデータ送
信を開始するという事象を検出することはできないので
ある。データ転送は比較的高速に行われるので、ＣＰＵ
はフル稼働していなければ転送データを取りこぼしてし
まう。例えば、他の機器からデータ送信を開始したとき
にＣＰＵがスロー・クロック状態となっていれば、デー
タの受信処理に遅滞を生じ、データを喪失してしまう。
また、他の機器からデータ送信を開始したときにＣＰＵ
がストップ・クロック状態であれば、データ受信に応答
してＣＰＵを通常モードに復帰させようとしても、動作
が安定化するまでに時間を要し（前述）、その間の受信
データを喪失してしまう。略言すれば、自システム内の
みを考慮に入れ、ＯＳ内の待ち行列が空だからといって
勝手にパワー・マネージメント動作を敢行していたので
は、交信中のデータを失ってしまい、ひいてはシステム
の保全性を著しく損なう結果になってしまうのである。

【００２４】現在市販されている殆どのＰＣは、節電効
果よりもシステムの保全性の方を重視して、他の独立し
た機器（例えば他のＰＣ）との間でデータ転送を行って
いる期間は、ＣＰＵのパフォーマンス低下を全く禁止す
るように設計されている。あるいは、通信アプリケーシ
ョンの起動中は、ＣＰＵのパフォーマンスを低下させな
いように設計されている（通信アプリケーションはＡＰ
Ｍドライバからパワー・マネージメント要求を受けても
肯定応答せず、この結果、ＡＰＭ ＢＩＯＳはコールさ
れない）。このため、ＣＰＵチップ自体は高機能なパワ
ー・マネージメント機能（例えば図８参照）をせっかく
備えていても、システムがこの機能を活用できるのは、
ＣＰＵが完全に（すなわち比較的長い時間）動作待ち状
態に陥ったときだけ、というのが実情となっていた。Ｃ
ＰＵが完全に動作待ち状態にある期間とは、せいぜい、
（１）キー入力が所定時間以上なかったとき（例えば特
公平０６−９５３０３号公報の第４パラグラフ）や、
（２）ＤＭＡ転送時（何故なら、ＤＭＡ転送時はＣＰＵ
は自己のローカル・バスの制御権を放棄する）（例えば
特開平０６−２６６４６２号公報）など、ごく限られた
期間でしかない。このような限られた期間中にのみＣＰ
Ｕをスロー・クロック又はストップ・クロックさせて
も、期待できるパワー・マネージメント効果としては物
足りない。願わくば、ＣＰＵのパフォーマンスを低減で
きる期間を更に増やしたいところである。例えば、他の
独立した機器との間で通信ポートを介したデータ転送を
行っている間であっても、適宜ＣＰＵのパフォーマンス
を低下させ、パワー・マネージメント効果を向上させた
い。

【００２５】本発明の目的は、データ処理の中核を担う
プロセッサ（ＣＰＵ）の動作周波数を適宜低下若しくは
停止させることによって消費電力を低減させるパワー・
マネージメント機能を有するタイプの、優れた情報処理
システムを提供することにある。

【００２６】本発明の更なる目的は、パワー・マネージ
メント効果とシステムの保全性という双方の要求を満た
しつつ、ＣＰＵの動作周波数を低下又は完全停止させる
ことができる、優れた情報処理システムを提供すること
にある。

【００２７】本発明の更なる目的は、ＣＰＵの動作状態
をより的確に把握することによって、適切なタイミング
でＣＰＵの動作周波数を低下又は完全停止させることが
できる、優れた情報処理システムを提供することにあ
る。

【００２８】本発明の更なる目的は、通信ポート（シリ
アル・ポート又はパラレル・ポート）を介して他の独立
した機器（例えば他のＰＣ）との間でデータ転送を行っ
ている間（あるいは通信アプリケーションの起動中）で
あっても、適切なタイミングでＣＰＵの動作周波数を低
下又は完全停止させることができる、優れた情報処理シ
ステムを提供することにある。

【００２９】

【課題を解決するための手段】第１の側面： 本発明は、上記課題を参酌してなされたものであり、そ
の第１の側面は、(a)通常モード、該通常モードよりも
消費電力が低い節電モードおよび動作を完全に停止させ
た停止モードの各動作モードを持つＣＰＵと、(b) １以
上の周辺機器と、(c) 前記ＣＰＵと前記周辺機器との間
で通信するためのバスと、(d) 前記バスに接続され他の
独立した機器とデータ転送を行う通信ポートと、(e) 前
記通信ポートに対するデータ転送のバス・サイクルまた
はデータ転送の制御値の設定もしくは解除のバス・サイ
クルを前記バスから検出するバス・サイクル検出手段
と、(f) 前記バス・サイクル検出手段に応答して、それ
ぞれの検出結果に対応する前記ＣＰＵの遷移可能な動作
モードを決定する状態判定手段と、(g) 前記状態判定手
段が節電モードへの遷移が可能である旨を決定したこと
を参照して前記ＣＰＵを節電モードにし、前記状態判定
手段が停止モードへの遷移が可能である旨を決定したこ
とを参照して前記ＣＰＵの動作を完全に停止させる節電
制御手段とを含むことを特徴とする情報処理システムで
ある。

【００３０】第１の側面に係る情報処理システムにおい
て、バス・サイクル検出手段、状態判定手段、及び信号
発生手段は、例えば後述のパワー・マネージメントＬＳ
Ｉ（ＰＭ＿ＬＳＩ）５０という１チップＬＳＩによって
実現される。信号発生手段が発する制御信号は、例えば
ＣＰＵチップの持つ制御ピン"ＳＴＰＣＬＫ＃"に入力さ
れてもよい。また、ＣＰＵ動作停止手段は、例えばＣＰ
Ｕへの入力クロックを遮断できるハードウェア（例えば
後述のクロック制御回路６０）であってもよい。また、
ＣＰＵの節電モードはＳＴＰＣＬＫ＃を間欠駆動させて
なる「スロー・クロック」、停止モードは動作クロック
を完全停止させた「ストップ・クロック」であってもよ
い。

【００３１】前記通信ポートとは、例えばシリアル・ポ
ートやパラレル・ポートなどのことである。

【００３２】前記状態判定手段は、通常モード下で、前
記シリアル転送又はパラレル転送のデータ・ポートに割
当てられたポート・アドレス（例えばシリアル転送のデ
ータ・ポートには、３Ｆ８ｈ番地（ＣＯＭ１），２Ｆ８
ｈ番地（ＣＯＭ２），３Ｅ８ｈ番地（ＣＯＭ３），２Ｅ
８ｈ番地（ＣＯＭ４）のうちのいずれか１つ又は複数が
割当てられる。また、パラレル転送のデータ・ポートに
は３ＢＣｈ番地（ＬＰＴ１），３７８ｈ番地（ＬＰＴ
２），２７８ｈ番地（ＬＰＴ３）のうちのいずれか１つ
又は複数が割当てられている。）にアクセスするバス・
サイクルが第１の所定時間以上発生しなかったことに応
答して、節電モードである旨を決定するようにしてもよ
い。

【００３３】また、前記状態判定手段は、節電モード下
で、前記シリアル転送又はパラレル転送の制御値の設定
又は解除を行うためのバス・サイクルが第２の所定時間
以上発生しなかったことに応答して、停止モードである
旨を決定するようにしてもよい。シリアル転送のための
制御・状態レジスタはＩ／Ｏポート３Ｆ９ｈ番地乃至３
ＦＦｈ番地（ＣＯＭ１），２Ｆ９ｈ番地乃至２ＦＦｈ番
地（ＣＯＭ２），３Ｅ９ｈ番地乃至３ＥＦｈ番地（ＣＯ
Ｍ３），２Ｆ９ｈ番地乃至２ＥＦｈ番地（ＣＯＭ４）の
いずれかに割当てられ、また、パラレル転送のための制
御・状態レジスタは３ＢＤｈ番地乃至３ＢＦｈ番地（Ｌ
ＰＴ１），３７９ｈ番地乃至３７Ｆｈ番地（ＬＰＴ
２），２７９ｈ番地乃至２７Ｆｈ番地（ＬＰＴ３）のい
ずれかに割当てられているので、前記バス・サイクル検
出手段はこれら各番地へのアクセス・サイクルを検出す
ればよい。

【００３４】また、前記状態判定手段は、節電モード下
で、前記シリアル転送又はパラレル転送のデータ・ポー
トに割当てられたポート・アドレス（例えば３Ｆ８ｈ番
地（ＣＯＭ１），２Ｆ８ｈ番地（ＣＯＭ２），３Ｅ８ｈ
番地（ＣＯＭ３），２Ｅ８ｈ番地（ＣＯＭ４）のいずれ
か、あるいは３ＢＣｈ番地（ＬＰＴ１），３７８ｈ番地
（ＬＰＴ２），２７８ｈ番地（ＬＰＴ３）のいずれか）
にアクセスするバス・サイクルが発生したことに応答し
て、通常モードである旨を決定するようにしてもよい。

【００３５】また、前記状態判定手段は、停止モード下
で、前記シリアル転送又はパラレル転送の制御値の設定
又は解除を行うためのバス・サイクルが発生したことに
応答して、節電モードである旨を決定するようにしても
よい。シリアル転送のための制御・状態レジスタはＩ／
Ｏポート３Ｆ９ｈ番地乃至３ＦＦｈ番地（ＣＯＭ１），
２Ｆ９ｈ番地乃至２ＦＦｈ番地（ＣＯＭ２），３Ｅ９ｈ
番地乃至３ＥＦｈ番地（ＣＯＭ３），２Ｆ９ｈ番地乃至
２ＥＦｈ番地（ＣＯＭ４）のいずれかに割当てられ、ま
た、パラレル転送のための制御・状態レジスタは３ＢＤ
ｈ番地乃至３ＢＦｈ番地（ＬＰＴ１），３７９ｈ番地乃
至３７Ｆｈ番地（ＬＰＴ２），２７９ｈ番地乃至２７Ｆ
ｈ番地（ＬＰＴ３）のいずれかに割当てられているの
で、前記バス・サイクル検出手段はこれら各番地へのア
クセス・サイクルを検出すればよい。また、前記節電制
御手段のオペレーションは、ＡＰＭドライバが、スケジ
ューラの待ち行列中に有効なタスクがない（すなわち空
の）状態であることを検出したときに、状態判定手段に
よる判定結果を参照して、適宜信号発生手段又はＣＰＵ
動作停止手段のいずれかを活動化させる（より具体的に
はＡＰＭ ＢＩＯＳをコールする）、というソフトウェ
ア的な手法によっても実現できよう。

【００３６】第２の側面 また、本発明の第２の側面は、(a) 通常モード、通常モ
ードよりも消費電力が低い節電モード、動作を完全に停
止させた停止モードの各動作モードを持つＣＰＵと、
(b) １以上の周辺機器と、(c) 前記ＣＰＵと前記周辺機
器との間で通信するためのバスと、(d) 前記バスを通じ
て他の独立した機器とデータ転送を行う通信ポートと、
(e) 前記ＣＰＵの動作状態をモニタするＣＰＵモニタ手
段と、(f)前記通信ポートに対するデータ転送のバス・
サイクルまたはデータ転送の制御値の設定もしくは解除
のバス・サイクルを前記バスから検出するバス・サイク
ル検出手段と、(g) 前記バス・サイクル検出手段の検出
結果に応答して、それぞれの検出結果に応じて前記ＣＰ
Ｕを節電モード又は停止モードのいずれまでモード遷移
させることが可能かを決定する状態判定手段と、(h) 前
記ＣＰＵを節電モードにするための制御信号を前記ＣＰ
Ｕに送る信号発生手段と、(i) 前記ＣＰＵを停止モード
にするＣＰＵ動作停止手段と、(j) 前記ＣＰＵモニタ手
段によるモニタ結果及び前記状態判定手段による判定結
果の双方に応じて、前記信号発生手段または前記ＣＰＵ
動作停止手段のいずれかを活動化させる節電制御手段と
を含むことを特徴とする情報処理システムである。

【００３７】第２の側面に係る情報処理システムにおい
て、バス・サイクル検出手段、状態判定手段、及び信号
発生手段は、例えば後述のパワー・マネージメントＬＳ
Ｉ（ＰＭ＿ＬＳＩ）５０という１チップＬＳＩによって
実現される。信号発生手段が発する制御信号は、例えば
ＣＰＵチップの持つ制御ピン"ＳＴＰＣＬＫ＃"に入力さ
れてもよい。また、ＣＰＵ動作停止手段は、例えばＣＰ
Ｕへの入力クロックを遮断できるハードウェア（例えば
後述のクロック制御回路６０）であってもよい。また、
ＣＰＵの節電モードはＳＴＰＣＬＫ＃を間欠駆動させて
なる「スロー・クロック」、停止モードは動作クロック
を完全停止させた「ストップ・クロック」であってもよ
い。

【００３８】前記ＣＰＵモニタ手段のオペレーション
は、例えばＡＰＭドライバがスケジューラの待ち行列を
参照する、というソフトウェア的な手法によっても実現
できよう。

【００３９】前記節電制御手段のオペレーションは、Ａ
ＰＭドライバが、スケジューラの待ち行列中に有効なタ
スクがない（すなわち空の）状態であることを検出した
ときに、状態判定手段による判定結果を参照して、適宜
信号発生手段又はＣＰＵ動作停止手段のいずれかを活動
化させる（より具体的にはＡＰＭ ＢＩＯＳをコールす
る）、というソフトウェア的な手法によっても実現でき
よう。

【００４０】前記通信ポートとは、例えばシリアル・ポ
ートやパラレル・ポートなどのことである。

【００４１】前記状態判定手段は、通常モード下で、前
記シリアル転送又はパラレル転送のデータ・ポートに割
当てられたポート・アドレス（例えば３Ｆ８ｈ番地（Ｃ
ＯＭ１），２Ｆ８ｈ番地（ＣＯＭ２），３Ｅ８ｈ番地
（ＣＯＭ３），２Ｅ８ｈ番地（ＣＯＭ４）のいずれか、
あるいは３ＢＣｈ番地（ＬＰＴ１），３７８ｈ番地（Ｌ
ＰＴ２），２７８ｈ番地（ＬＰＴ３）のいずれか）にア
クセスするバス・サイクルが第１の所定時間以上発生し
なかったことに応答して、節電モードへの遷移が可能で
ある旨を決定するようにしてもよい。

【００４２】また、前記状態判定手段は、節電モード下
で、前記シリアル転送又はパラレル転送の制御値の設定
又は解除を行うためのバス・サイクルが第２の所定時間
以上発生しなかったことに応答して、停止モードへの遷
移が可能である旨を決定するようにしてもよい。シリア
ル転送のための制御・状態レジスタはＩ／Ｏポート３Ｆ
９ｈ番地乃至３ＦＦｈ番地（ＣＯＭ１），２Ｆ９ｈ番地
乃至２ＦＦｈ番地（ＣＯＭ２），３Ｅ９ｈ番地乃至３Ｅ
Ｆｈ番地（ＣＯＭ３），２Ｆ９ｈ番地乃至２ＥＦｈ番地
（ＣＯＭ４）のいずれかに割当てられ、また、パラレル
転送のための制御・状態レジスタは３ＢＤｈ番地乃至３
ＢＦｈ番地（ＬＰＴ１），３７９ｈ番地乃至３７Ｆｈ番
地（ＬＰＴ２），２７９ｈ番地乃至２７Ｆｈ番地（ＬＰ
Ｔ３）のいずれかに割当てられているので、前記バス・
サイクル検出手段はこれら各番地へのアクセス・サイク
ルを検出すればよい。

【００４３】また、前記状態判定手段は、節電モード下
で、前記シリアル転送又はパラレル転送のデータ・ポー
トに割当てられたポート・アドレス（例えば３Ｆ８ｈ番
地（ＣＯＭ１），２Ｆ８ｈ番地（ＣＯＭ２），３Ｅ８ｈ
番地（ＣＯＭ３），２Ｅ８ｈ番地（ＣＯＭ４）のいずれ
か、あるいは３ＢＣｈ番地（ＬＰＴ１），３７８ｈ番地
（ＬＰＴ２），２７８ｈ番地（ＬＰＴ３）のいずれか）
にアクセスするバス・サイクルが発生したことに応答し
て、節電モードを禁止して通常モードに戻るべき旨を決
定するようにしてもよい。

【００４４】また、前記状態判定手段は、停止モード下
で、前記シリアル転送又はパラレル転送の制御値の設定
又は解除を行うためのバス・サイクルが発生したことに
応答して、停止モードを禁止して節電モードに戻るべき
旨を決定するようにしてもよい。シリアル転送のための
制御・状態レジスタはＩ／Ｏポート３Ｆ９ｈ番地乃至３
ＦＦｈ番地（ＣＯＭ１），２Ｆ９ｈ番地乃至２ＦＦｈ番
地（ＣＯＭ２），３Ｅ９ｈ番地乃至３ＥＦｈ番地（ＣＯ
Ｍ３），２Ｆ９ｈ番地乃至２ＥＦｈ番地（ＣＯＭ４）の
いずれかに割当てられ、また、パラレル転送のための制
御・状態レジスタは３ＢＤｈ番地乃至３ＢＦｈ番地（Ｌ
ＰＴ１），３７９ｈ番地乃至３７Ｆｈ番地（ＬＰＴ
２），２７９ｈ番地乃至２７Ｆｈ番地（ＬＰＴ３）のい
ずれかに割当てられているので、前記バス・サイクル検
出手段はこれら各番地へのアクセス・サイクルを検出す
ればよい。

【００４５】また、前記状態判定手段が節電モードへの
遷移を許可している期間は、前記ＣＰＵモニタ手段が前
記ＣＰＵのアイドル状態を検出したことに応答して、前
記節電制御手段は前記信号発生手段を活動化させるよう
にしてもよい。

【００４６】また、前記状態判定手段が停止モードへの
遷移を許可している期間は、前記ＣＰＵモニタ手段が前
記ＣＰＵのアイドル状態を検出したことに応答して、前
記節電制御手段は、前記ＣＰＵ動作停止手段を活動化さ
せるようにしてもよい。

【００４７】また、前記状態判定手段が節電モードへの
遷移を禁止している期間は、前記ＣＰＵモニタ手段が前
記ＣＰＵのアイドル状態を検出しても、前記節電制御手
段は、前記信号発生手段を活動化させないようにしても
よい。

【００４８】また、前記状態判定手段が停止モードへの
遷移を禁止している期間は、前記ＣＰＵモニタ手段が前
記ＣＰＵのアイドル状態を検出しても、前記節電制御手
段は、前記ＣＰＵ動作停止手段を活動化させないように
してもよい。

【００４９】

【作用】通信ポート（例えばシリアル・ポートやパラレ
ル・ポート）を介して行う他の機器とのデータ転送は、
一般には、１：データ転送のための制御値（例えばボー
レート、ＩＲＱレベル、ＦＩＦＯなど）を予め設定した
り通信ポートの状態を確認する「初期設定フェーズ」、
２：実際にデータの交信を行う「データ転送フェー
ズ」、３：データ転送後に制御値（例えばＩＲＱレベ
ル）の解除を行ったり通信ポートの状態を確認する「終
了処理フェーズ」、という３つのフェーズで構成され
る。データ転送フェーズでは、比較的高速で入出力され
るデータを遅滞なく処理するためにＣＰＵをフル稼働さ
せる必要がある。他方、データ転送の前後の初期設定及
び終了処理の各フェーズでは、ＣＰＵのアクティビティ
は低く（特に初期設定フェーズではデータ転送開始まで
の待ち時間を含んでいる）、そのパフォーマンスをある
程度落とすことが可能である。

【００５０】本発明の第１の側面によれば、通常モード
下において、データ転送のためのデータ・ポートへのア
クセスが第１の所定時間以上発生しなかったことに応答
して、ＣＰＵを節電モードに遷移させるようになってい
る。また、第２の側面によれば、通常モード下におい
て、データ転送のためのデータ・ポートへのアクセスが
第１の所定時間以上発生しなかったことに応答して、Ｃ
ＰＵが節電モードに遷移することを許可する。この許可
されている期間中にＣＰＵがアイドル状態（例えば待ち
行列が空の状態）であることが検出されると、節電制御
手段は信号発生手段を活動化し、ＣＰＵは速やかに節電
モードに遷移する、という運びになっている。データ転
送のためのデータ・ポートへのアクセスが第１の所定時
間以上発生しないということは、現在他の独立した機器
との間でデータ転送を行っておらず、ＣＰＵをフル稼働
させる必要がないことを意味する。本発明の各側面によ
れば、ＣＰＵのパフォーマンスを適宜低下させてパワー
・マネージメント効果を向上できるという訳である。因
にＩＢＭ ＰＣ／ＡＴ互換機（"ＰＣ／ＡＴ"は米ＩＢＭ
社の商標）では、シリアル転送のためのデータ・ポート
はＩ／Ｏポート３Ｆ８ｈ番地（又は２Ｆ８ｈ番地，３Ｅ
８ｈ番地，２Ｅ８ｈ番地のいずれか）が割り当てられ、
また、パラレル転送のためのデータ・ポートはＩ／Ｏポ
ート３ＢＣｈ番地，３７８ｈ番地，２７８ｈ番地のいず
れかが割り当てられているので、バス・サイクル検出手
段は該番地へのアクセス・サイクルを検出すればよい。

【００５１】また、本発明の第１の側面によれば、節電
モード下において、データ転送の制御値を設定又は解除
するためのバス・サイクルが第２の所定時間以上発生し
なかったことに応答して、ＣＰＵを停止モードに遷移さ
せるようになっている。また、第２の側面によれば、節
電モード下において、データ転送の制御値を設定又は解
除するためのバス・サイクルが第２の所定時間以上発生
しなかったことに応答して、ＣＰＵが停止モードに遷移
することを許可する。この許可されている期間中にＣＰ
Ｕがアイドル状態（例えば待ち行列が空の状態）である
ことが検出されると、節電制御手段はＣＰＵ動作停止手
段を活動化し、ＣＰＵは速やかに停止モードに遷移す
る、という運びになっている。データ転送の制御値を設
定又は解除するためのバス・サイクルが第２の所定時間
以上発生しないということは、現在他の独立した機器と
の間でデータ転送を行うための前処理すら全く行われて
いないか、又はその後処理が完全に終了していることを
意味する。したがって、この期間は、不意にデータ転送
が開始して、瞬時にＣＰＵを立ち上げなければならな
い、という心配はない。本発明の各側面によれば、ＣＰ
Ｕの動作クロックを適宜完全停止させてパワー・マネー
ジメント効果を向上できるという訳である。因にＩＢＭ
ＰＣ／ＡＴ互換機では、シリアル転送のための制御値
又は状態の格納場所としてＩ／Ｏポート３Ｆ９ｈ番地乃
至３ＦＦ番地，２Ｆ９ｈ番地乃至２ＦＦｈ番地，３Ｅ９
ｈ番地乃至３ＥＦｈ番地，２Ｆ９ｈ番地乃至２ＥＦｈ番
地のいずれかが割り当てられ、また、パラレル転送のた
めの制御値又は状態の格納場所としてＩ／Ｏポート３Ｂ
Ｄｈ番地乃至３ＢＦｈ番地，３７９ｈ番地乃至３７Ｆｈ
番地，２７９ｈ番地乃至２７Ｆｈ番地のいずれかが割り
当てられているので、バス・サイクル検出手段は該番地
へのアクセス・サイクルを検出すればよい。

【００５２】また、本発明の第１の側面によれば、節電
モード下において、データ転送のためのデータ・ポート
へのアクセスが発生したことに応答して、ＣＰＵを通常
モードに復帰させるようになっている。また、第２の側
面によれば、節電モード下において、データ転送のため
のデータ・ポートへのアクセスが発生したことに応答し
て、ＣＰＵが節電モードにいることを禁止する。これに
伴って、節電制御手段は信号発生手段を非活動化し、Ｃ
ＰＵは速やかに通常モードに復帰する、という運びにな
っている。データ転送のためのデータ・ポートへのアク
セスが発生したということは、他の独立した機器との間
でデータ転送を開始し、ＣＰＵをフル稼働させる必要が
生じたことを意味する。本発明の各側面によれば、デー
タ転送が開始されるとともに、ＣＰＵを通常モードに戻
してフル稼働させるようになっている。因にＩＢＭ Ｐ
Ｃ／ＡＴ互換機では、シリアル転送のためのデータ・ポ
ートはＩ／Ｏポート３Ｆ８ｈ番地（又は２Ｆ８ｈ番地，
３Ｅ８ｈ番地，２Ｅ８ｈ番地のいずれか）が割り当てら
れ、また、パラレル転送のためのデータ・ポートはＩ／
Ｏポート３ＢＣｈ番地（又は３７８ｈ番地，２７８ｈ番
地のいずれか）が割り当てられているので、バス・サイ
クル検出手段は該番地へのアクセス・サイクルを検出す
ればよい。

【００５３】また、本発明の第１の側面によれば、停止
モード下において、データ転送の制御値を設定又は解除
するためのバス・サイクルが発生したことに応答して、
ＣＰＵを節電モードに遷移させるようになっている。ま
た、第２の側面によれば、停止モード下において、デー
タ転送の制御値を設定又は解除するためのバス・サイク
ルが発生したことに応答して、ＣＰＵが停止モードにい
ることを禁止する。これに伴って、節電制御手段はＣＰ
Ｕ動作停止手段を非活動化し、ＣＰＵは速やかに節電モ
ードに復帰する、という運びになっている。データ転送
の制御値を設定又は解除するためのバス・サイクルが発
生したということは、初期設定フェーズに突入し、デー
タ転送の開始が予想されることを意味する。データ転送
時にはＣＰＵは通常モード下でフル稼働しなければなら
ないが、停止モードから通常モードに戻るまでには遅延
時間を要し、安定化するまでの間にデータを喪失してし
まうことが懸念される。本発明の各側面によれば、ＣＰ
Ｕの停止モード下でデータ転送の開始が予想されると、
予め節電モードまで戻しておき、瞬時に通常モードに復
帰できるようにしているという訳である。因にＩＢＭ
ＰＣ／ＡＴ互換機では、シリアル転送のための制御値又
は状態の格納場所としてＩ／Ｏポート３Ｆ９ｈ番地乃至
３ＦＦ番地，２Ｆ９ｈ番地乃至２ＦＦｈ番地，３Ｅ９ｈ
番地乃至３ＥＦｈ番地，２Ｆ９ｈ番地乃至２ＥＦｈ番地
のいずれかが割り当てられ、また、パラレル転送のため
の制御値又は状態の格納場所としてＩ／Ｏポート３ＢＤ
ｈ番地乃至３ＢＦｈ番地，３７９ｈ番地乃至３７Ｆｈ番
地，２７９ｈ番地乃至２７Ｆｈ番地のいずれかが割り当
てられているので、バス・サイクル検出手段は該番地へ
のアクセス・サイクルを検出すればよい。

【００５４】要するに本発明は、（１）フル稼働が必要
なデータ転送フェーズに突入する前には必ず初期設定フ
ェーズを経るという点と、（２）初期設定フェーズ及び
終了処理フェーズではＣＰＵのパフォーマンス低下が可
能である、という点に着目してなされたものである。す
なわち、初期設定フェーズ及び終了処理フェーズである
ことが検出されると、ＣＰＵのパフォーマンスをある程
度落とすことを許可するようになっている。また、転送
のための制御レジスタへのアクセスが行われているな
ど、データ転送フェーズに突入することが予想される期
間では、停止中のＣＰＵを節電モードまで戻し、瞬時に
通常モードに復帰可能な状態で待機させるようにしてい
るのである。本発明は、バス・サイクル単位でＣＰＵの
低消費電力化を図っているとも言えよう。

【００５５】したがって、本発明によれば、他の独立し
た機器（例えば他のＰＣ）との間でデータ転送を行って
いる間（又は通信アプリケーションの起動中）であって
も、適切なタイミングでＣＰＵのパフォーマンスを落と
してパワー・マネージメント効果を向上させることがで
きる、優れた情報処理システムを提供することができる
のである。

【００５６】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００５７】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳解する。

【００５８】Ａ．パーソナル・コンピュータ（ＰＣ）１
００のハードウェア構成 図１には、本発明の実施に供されるパーソナル・コンピ
ュータ（ＰＣ）１００のハードウェア構成を示してい
る。以下、各部について説明する。

【００５９】メイン・コントローラであるＣＰＵ１１
は、オペレーティング・システム（ＯＳ）の制御下で、
各種プログラムを実行するようになっている。ＣＰＵ１
１から伸びるプロセッサ・バス１２は、ローカル・バス
１６及びシステム・バス２２という２階層のバスを介し
て、各周辺機器（後述）と連絡している。ここで、ＣＰ
Ｕ１１は、図８に示したものと略同一構成であり、例え
ば米Ｉｎｔｅｌ社が市販する"Ｐｅｎｔｉｕｍ／１ｘｘ
ＭＨｚ"でよい。また、各バス１２，１６，及び２２
は、それぞれ、データ・バス、アドレス・バス、コント
ロール・バスなどを含む共通信号線路である。ローカル
・バス１６は、グラフィックスなどの特定の周辺機器を
接続するための、比較的高速に動作するバスである。ロ
ーカル・バス１６の一例は、米Ｉｎｔｅｌ社が提唱する
ＰＣＩ（peripheral Component Interconnect）バスで
ある。また、システム・バス２２は、ＦＤＤなどの比較
的低速な周辺機器を接続するためのバスであり、その一
例は、ＩＳＡ（Industry Standard Architecture）バス
である。

【００６０】プロセッサ・バス１２とローカル・バス１
６とは、ブリッジ回路（ホスト−ＰＣＩブリッジ）１４
によって連絡されている。本実施例のブリッジ回路１４
は、メイン・メモリ１５へのアクセス動作を制御するた
めのメモリ・コントローラと、両バス１２，１６間の速
度差を吸収するためのデータ・バッファを含んだ構成と
なっている。メイン・メモリ１５は、ＣＰＵ１１が実行
する各プログラム（ＯＳやアプリケーション・プログラ
ムなど）をロードしたり、ＣＰＵ１１が作業領域として
用いたりするための書き込み可能なメモリ（ＲＡＭ）で
ある。メイン・メモリ１５には、大容量を比較的安価で
入手可能なダイナミックＲＡＭ（ＤＲＡＭ）が用いら
れ、例えば８ＭＢ程度の容量がシステム１００に標準装
備される。また、参照番号１３で示すブロックは、外部
キャッシュ（「Ｌｅｖｅｌ ２（Ｌ２）−キャッシュ」
ともいう）であり、ＣＰＵ１１の処理速度とメイン・メ
モリ１５へのアクセス速度の差を吸収するために設けら
れている。Ｌ２−キャッシュ１３は、ＤＲＡＭよりも高
速アクセス可能なスタティックＲＡＭ（ＳＲＡＭ）で構
成され、その容量は例えば２５６ＫＢ程度である。

【００６１】ローカル・バス１６には、ビデオ・コント
ローラ１７のような、比較的高速な動作が要求される周
辺機器が接続される。ビデオ・コントローラ１７は、Ｃ
ＰＵ１１からの描画命令を実際に処理するための周辺コ
ントローラであり、処理した描画情報を画面バッファ
（ＶＲＡＭ）１８に一旦書き込むとともに、ＶＲＡＭ１
８から描画情報を読み出して表示手段としての液晶表示
ディスプレイ（ＬＣＤ）１９に出力するようになってい
る。

【００６２】ローカル・バス１６とシステム・バス２２
とは、ブリッジ回路（ＰＣＩ−ＩＳＡブリッジ）２０に
よって連絡されている。本実施例のブリッジ回路２０
は、ＤＭＡコントローラ、割り込みコントローラ、プロ
グラマブル・インターバル・タイマ（ＰＩＴ）を含んだ
構成となっている。ここで、ＤＭＡ（Direct Memory Ac
cess）コントローラとは、ＣＰＵ１１の介在なしにメイ
ン・メモリ１５と周辺機器（例えばＦＤＤ２７：後述）
との間でデータ転送を行わせるための周辺コントローラ
である。また、割り込みコントローラとは、各周辺機器
からのハードウェア割り込み（ＩＲＱ）を調停して、Ｃ
ＰＵ１１に通知するようになっている。また、ＰＩＴと
は、数種類のタイマ信号をシステム１００内の各部に供
給するための機器である。ＰＩＴの発するタイマ信号
は、例えば５５ｍｓｅｃ間隔でＯＳ／ＢＩＯＳ（後述）
に与える周期的割り込み、１５．２μｓｅｃ間隔でロー
／ハイ・レベルが切り換わるＤＲＡＭリフレッシュ用タ
イマ信号、オーディオ目的のためのトーン生成用信号な
どである。

【００６３】ブリッジ回路２０は、さらに、補助記憶装
置としてのハード・ディスク・ドライブ（ＨＤＤ）２１
を接続するためのインターフェース（例えばＩＤＥイン
ターフェース。ＩＤＥ（Integrated Drive Electronic
s。ＩＤＥは、本来、ＩＳＡバスにＨＤＤを直結するた
めのインターフェース規格）を含んでいる。

【００６４】なお、上述した２つのブリッジ回路１４及
び２０は、ＰＣＩで策定されており、一般には単一のチ
ップセットの形態で提供されている。チップセットの一
例は、米Ｉｎｔｅｌ社が市販する"Ｔｒｉｔｏｎ"であ
る。

【００６５】システム・バス２２には、Ｉ／Ｏコントロ
ーラ２３、フロッピー・ディスク・コントローラ（ＦＤ
Ｃ）２６、キーボード／マウス・コントローラ（ＫＭ
Ｃ）２８、オーディオ・コントローラ３１、ＲＯＭ３
４、パワー・マネージメントＬＳＩ５０などの、比較的
低速で動作する周辺機器が接続されている。

【００６６】Ｉ／Ｏコントローラ２３は、シリアル・ポ
ート２４やパラレル・ポート２５などの通信ポートを介
して行うデータ入出力を制御するための周辺コントロー
ラである。２４や２５などの通信ポートは、他の独立し
た機器（例えば他のＰＣ）と物理的に接続するためのコ
ネクタを備えている。Ｉ／Ｏコントローラ２３は、シリ
アル転送及びパラレル転送それぞれのためのデータ・レ
ジスタや制御／状態レジスタを物理的に備えている。こ
れらレジスタには、それぞれ固有のＩ／Ｏポート・アド
レスが割当てられている。なお、シリアル・ポートの規
格の一例はＲＳ−２３２Ｃであり、バラレル・ポートの
規格の一例はセントロニクスである。

【００６７】ＦＤＣ２６は、フロッピー・ディスク・ド
ライブ（ＦＤＤ）２７を駆動制御するための専用コント
ローラである。

【００６８】ＫＭＣ２８は、キーボード２９からの入力
マトリックスや、マウス３０による指示座標値を処理す
るためのコントローラであり、２９や３０からの入力信
号をＯＳの定義に合致したフォーマットに変換してバス
２２上に送り出すようになっている。

【００６９】オーディオ・コントローラ３１は、音声信
号の入出力を処理するための周辺コントローラである。
オーディオ・コントローラ３１の１つの機能は、ＰＩＴ
が生成した特定周波数信号に基づいてトーン信号を発生
することである。オーディオ・コントローラ３１の出力
信号は、例えばアンプ３２で増幅され、スピーカ３３か
ら音声出力される。

【００７０】ＲＯＭ３４は、製造時に書き込みデータが
決められてしまう不揮発性メモリであり、所定のコード
を恒久的に格納するために用いられる。ＲＯＭが格納す
るコードには、システム１００の始動時に行うテスト・
プログラム（ＰＯＳＴ）や、システム１００内の各ハー
ドウェアの入出力を操作するためのプログラム（ＢＩＯ
Ｓ）が含まれる。

【００７１】発振器（ＯＳＣ）４０は、ＣＰＵ１１など
のような同期駆動型のチップに対して動作クロックを供
給するための機器である。なお、ＣＰＵ１１には、クロ
ック制御回路６０（後述）を介してクロック信号が入力
されるようになっている。

【００７２】パワー・マネージメントＬＳＩ（ＰＭ＿Ｌ
ＳＩ）５０は、ＣＰＵ１１のパワー・マネージメント動
作を好適に実現するために設けられた専用ＬＳＩであ
る。より具体的には、ローカル・バス１６上の動作内容
をモニタ（「バス・スヌープ」ともいう）して、所定の
タイミングで制御信号ＳＴＰＣＬＫ＃（前述）をＣＰＵ
１１に出力するようになっている。ＰＭ＿ＬＳＩ５０
は、例えばゲートアレイのようなセミカスタム設計によ
って製造することができる。該ＬＳＩチップ５０は、本
発明を実現するに当たって中心的な役割を果たすが、そ
の詳細な構成及び動作特性はＣ項及びＤ項で後述する。

【００７３】クロック制御回路６０は、ＯＳＣ４０から
ＣＰＵ１１に供給される入力クロックを適宜遮断するた
めの回路である。［従来の技術］の項で述べたように、
ＣＰＵ１１は制御信号ＳＴＰＣＬＫ＃を入力することに
よって、チップ１１内の機能ユニットの動作を部分的に
低下又は完全に停止させることができる。これに対し
て、クロック制御回路６０は、ＰＬＬ回路１１ａへの入
力クロック自体を遮断して、ＣＰＵ１１を完全に停止さ
せるためのものである。本実施例のクロック制御回路６
０は、ＡＰＭ ＢＩＯＳによって活動化される。

【００７４】なお、現在市販されている殆どのＰＣは、
参照番号１１乃至４０に示すブロックと等価なハードウ
ェア構成要素を備えている。また、ＰＣを構成するため
には、図１に示した以外にも多くの電気回路等が必要で
あるが、これらは当業者には周知であり、且つ本発明の
要旨とは関連がないので、本明細書中では省略してい
る。

【００７５】Ｂ．ＰＣ１００のソフトウェア構成 図２には、本発明の実施に供されるＰＣ１００上で実行
可能なソフトウェァの構成を概略的に示している。

【００７６】ＢＩＯＳ層 最下層のソフトウェアは、ＢＩＯＳ（Basic Input/Outp
ut System：基本入出力システム）である。ＢＩＯＳ
は、システム１００中の各ハードウェア（ビデオ・コン
トローラ１７やキーボード２９、ＨＤＤ２１、ＦＤＣ２
６など）を制御するための基本動作命令を集めたプログ
ラム群であり、上位のプログラム（オペレーティング・
システムやアプリケーション：後述）からのコールを受
けて、実際のハードウェア操作を行うようになってい
る。この他、ＢＩＯＳは、システム１００が起動した時
に実行するブート・ストラップ・ルーチンや、バス１６
／２２上に発生した割り込みを処理するためのルーチン
も含んでいる。なお、本発明に係るパワー・マネージメ
ント機能において実際にＣＰＵ１１チップをハードウェ
ア操作するためのＡＰＭ ＢＩＯＳ（前述）もこの層に
存在する。

【００７７】ＯＳ（オペレーティング・システム）層：
ＯＳは、システム１００のハードウェア及びソフトウェ
アを総合的に管理するための基本ソフトウェアである。
例えば、ＯＳ／２（"ＯＳ／２"は米ＩＢＭ社の商標）
や、Ｗｉｎｄｏｗｓ（"Ｗｉｎｄｏｗｓ"は米Ｍｉｃｒｏ
ｓｏｆｔ社の商標）がこれに該当する。ＯＳは、ＨＤＤ
２１などの記憶装置に格納するファイルを管理するため
の「ファイル・マネージャ」、ＣＰＵ１１のタスク実行
の順序や優先順位を管理するための「スケジューラ」、
メモリ領域の割当てを管理するための「メモリ・マネー
ジャ」などを含んでいる。また、ウィンドウ表示やマウ
ス操作等の処理のための「ユーザ・インターフェース」
（システム・コールとシステム・コマンド）も含んでい
る。さらに、ハードウェア操作用ソフトウェアのうち後
から追加されるタイプの「デバイス・ドライバ」もＯＳ
の一部であると把握されたい。デバイス・ドライバの一
例は、ＬＣＤ１９など表示装置を駆動するためのディス
プレイ・ドライバである。また、ＡＰＭ ＢＩＯＳをコ
ールするＡＰＭドライバ（前述）もこの層に存在する。

【００７８】ＡＰ（アプリケーション・プログラム）
層：最上位層は、ＡＰである。ワープロ、データベー
ス、表計算、通信などの各プログラムがＡＰに該当す
る。各ＡＰは、ユーザの意思に応じて、ＨＤＤ２１やＦ
ＤＤ２７などの補助記憶装置からメイン・メモリ１５に
適宜ロードされる。なお、ＡＰＭ（前述）に対応したＡ
Ｐは、ＡＰＭドライバに自身を登録するコとによって、
パワー・マネージメント動作を行う際に、ＡＰＭドライ
バとの間で要求／肯定応答のルーチンを行うことが可能
である。

【００７９】なお、図２に示すような各ソフトウェアの
階層的構造自体は、当業者には既に周知である。

【００８０】Ｃ．パワー・マネージメントＬＳＩの構成 図３には、パワー・マネージメントＬＳＩ（ＰＭ＿ＬＳ
Ｉ）５０の内部構成を示している。該ＬＳＩチップ５０
は、本実施例に係るＣＰＵのパワー・マネージメント動
作を好適に実現するために、システム１００内に実装さ
れている。

【００８１】図３に示すように、ＰＭ＿ＬＳＩ５０は、
バス・サイクル検出部５０ａと、状態判定部５０ｂと、
信号発生部５０ｃとを含み、また、ローカル・バス１６
中のアドレス・バス、データ・バス、及びコントロール
・バスをモニタするとともに、ＣＰＵ１１に対して制御
信号ＳＴＰＣＬＫ＃（ＳＴＰＣＬＫ＃はプロセッサ・バ
ス１２中の制御信号の１つ：前述）を出力するようにな
っている。

【００８２】Ｃ−１．バス・サイクル検出部５０ａ：バ
ス・サイクル検出部５０ａは、ローカル・バス上のバス
・サイクルをモニタ（バス・スヌープ）して、特定のＩ
／Ｏポート・アドレスへのアクセスがあった（すなわち
特定のトラクザクションが発生した）ことを検出する
と、後続の状態判定部５０ｂにその旨を通知するように
なっている。

【００８３】ローカル・バス１６がＰＣＩバスの場合、
イニシエータ（すなわちコマンド送信側）とターゲット
（すなわちコマンド受信側）の間でリード又はびライト
の各トランザクションが行なわれているとき、バス１６
上には、図４及び図５の各々に示すようなタイミング・
チャートで示されるリード・サイクル又はライト・サイ
クルが発生する。以下、各バス・サイクルについて簡単
に説明しておく。

【００８４】リード・サイクル： （１）図４に示すように、リード・サイクルの最初のＰ
ＣＩクロック・サイクルの期間は、アドレス／データ・
バスはアドレス・フェーズにあり、イニシエータは、ア
クセス先となるＩ／Ｏポート・アドレスを送出し続けて
いる。また、Ｃ／ＢＥ＃（３：０）はコマンド・フェー
ズにあり、イニシエータは、リード・サイクルであるこ
とを示すために値"００１０"ｂを送出し続けている。ま
た、イニシエータは、バス・サイクルの開始を明示する
べく、ＦＲＡＭＥ＃をアクティブ（すなわちロー状態）
にしている。 （２）次のＰＣＩクロック・サイクルで、イニシエータ
はＦＲＡＭＥ＃をインアクティブ（すなわちハイ状態）
に戻す。また、イニシエータは、自己がレディ（Ｒｅａ
ｄｙ）状態になると、ＩＲＤＹ＃をアクティブ（すなわ
ちロー状態）にする。 （３）次いで、アドレス／データ・バスはデータ不確定
フェーズに入る。また、Ｃ／ＢＥ＃（３：０）は、バイ
ト・イネーブル・フェーズに入り、イニシエータは、Ｉ
／Ｏレジスタ中の読み取りバイト位置を示すバイト・イ
ネーブル値を送出し続ける。なお、バイト・イネーブル
値はアクセス先となるＩ／Ｏポート・アドレスによって
決まる。Ｉ／Ｏポート・アドレスとバイト・イネーブル
値との関係を示したテーブル（一例）を表１に示してお
く。

【００８５】

【表１】

【００８６】（４）ターゲットは、送出されたＩ／Ｏポ
ート・アドレスをみて、自分がアクセス先であることを
認識すると、ＤＥＶＳＥＬ＃をアクティブ（すなわちロ
ー状態）にして応答する。 （５）次いで、ターゲットは、自己がレディ（Ｒｅａｄ
ｙ）状態になると、ＴＲＤＹ＃をアクティブ（すなわち
ロー状態）にする。このとき、アドレス／データ・バス
は既にデータ・フェーズに入っており、ターゲットは、
所定のＩ／Ｏポート・アドレスのデータをアドレス／デ
ータ・バス上に送出し始める。 （６）その後、ＩＲＤＹ＃及びＴＲＤＹ＃がインアクテ
ィブ（すなわちハイ状態）に戻ることによって、バス・
サイクルが終了する。なお、このリード・サイクルの
間、ＣＰＵ１１（より具体的にはＢＩＯＳ）になり代わ
ってコマンドを発行するブリッジ回路１４が「イニシエ
ータ」となり、また、シリアル転送及びパラレル転送そ
れぞれのためのデータ・レジスタや制御／状態レジスタ
を物理的に備えているＩ／Ｏコントローラ２３が「ター
ゲット」となる。

【００８７】ライト・サイクル： （１）図５に示すように、ライト・サイクルの最初のＰ
ＣＩクロック・サイクルの期間は、アドレス／データ・
バスはアドレス・フェーズにあり、イニシエータは、ア
クセス先となるＩ／Ｏポート・アドレスを送出し続けて
いる。また、Ｃ／ＢＥ＃（３：０）はコマンド・フェー
ズにあり、イニシエータは、ライト・サイクルであるこ
とを示すために値"００１１"ｂを送出し続けている。ま
た、イニシエータは、バス・サイクルの開始を明示する
べく、ＦＲＡＭＥ＃をアクティブ（すなわちロー状態）
にしている。 （２）次のＰＣＩクロック・サイクルで、イニシエータ
はＦＲＡＭＥ＃をインアクティブ（すなわちハイ状態）
に戻す。また、イニシエータは、自己がレディ（Ｒｅａ
ｄｙ）状態になると、ＩＲＤＹ＃をアクティブ（すなわ
ちロー状態）にする。 （３）次いで、アドレス／データ・バスはデータ・フェ
ーズに入り、イニシエータは指定したＩ／Ｏポート・ア
ドレスのデータを送出し続ける。また、Ｃ／ＢＥ＃
（３：０）は、バイト・イネーブル・フェーズに入り、
イニシエータは、Ｉ／Ｏレジスタ中の書き込みバイト位
置を示すバイト・イネーブル値を送出し続ける。なお、
バイト・イネーブル値はアクセス先となるＩ／Ｏポート
・アドレスによって決まり、上表１と同じ内容である。 （４）ターゲットは、送出されたＩ／Ｏポート・アドレ
スをみて、自分がアクセス先であることを認識すると、
ＤＥＶＳＥＬ＃をアクティブ（すなわちロー状態）にし
て応答する。 （５）次いで、ターゲットは、自己がレディ（Ｒｅａｄ
ｙ）状態になると、ＴＲＤＹ＃をアクティブ（すなわち
ロー状態）にする。また、ターゲットは、アドレス／デ
ータ・バス上に送出されているデータを受信して、所定
のＩ／Ｏポート・アドレスに書き込む。 （６）その後、ＩＲＤＹ＃及びＴＲＤＹ＃がインアクテ
ィブ（すなわちハイ状態）に戻ることによって、バス・
サイクルが終了する。なお、このライト・サイクルの
間、ＣＰＵ１１（より具体的にはＢＩＯＳ）になり代わ
ってコマンドを発行するブリッジ回路１４が「イニシエ
ータ」となり、また、シリアル転送及びパラレル転送そ
れぞれのためのデータ・レジスタや制御／状態レジスタ
を物理的に備えているＩ／Ｏコントローラ２３が「ター
ゲット」となる。

【００８８】図４及び図５に示すように、ローカル・バ
ス１６がＰＣＩバスの場合、３２ビット幅のアドレス／
データ・バス全部と、コントロール・バスのうち０〜３
ビットのＣ／ＢＥ（コマンド／バス・イネーブル）＃、
ＦＲＡＭＥ＃、ＩＲＤＹ（イニシエータ・レディ）＃、
ＴＲＤＹ（ターゲット・レディ）＃、及びＤＥＶＳＥＬ
（デバイス・セレクト）＃の動作によってバス・サイク
ルが特定される。したがって、バス・サイクル検出部５
０ａは、これら各信号線だけをスヌープしておけば、所
望のＩ／Ｏポート・アドレスへのアクセス・サイクルを
検出することができるという訳である。（但し、ＰＣＩ
バスの規格ではアドレス・バスとデータ・バスは多重化
されている。）

【００８９】本実施例で言う、特定のＩ／Ｏポート・ア
ドレスの一例は、１：シリアル転送のデータ・ポート、
及び、２：シリアル転送の制御レジスタ及び状態レジス
タの各々に割当てられたＩ／Ｏポートである。ＩＢＭ
ＰＣ／ＡＴ互換機では、シリアル転送のデータ・ポート
には３Ｆ８ｈ番地（又は２Ｆ８ｈ番地，３Ｅ８ｈ番地，
２Ｅ８ｈ番地のいずれか）が、その制御／状態レジスタ
には３Ｆ９ｈ番地〜３ＦＦｈ番地（又は２Ｆ９ｈ番地乃
至２ＦＦｈ番地，３Ｅ９ｈ番地乃至３ＥＦｈ番地，２Ｆ
９ｈ番地乃至２ＥＦｈ番地のいずれか）が、それぞれ割
当てられている。また、他の例は、１：パラレル転送の
データ・ポート、及び、２：パラレル転送の制御レジス
タ及び状態レジスタの各々に割当てられたＩ／Ｏポート
である。ＩＢＭ ＰＣ／ＡＴ互換機では、パラレル転送
のデータ・ポートには３ＢＣｈ番地（又は３７８ｈ番
地，２７８ｈ番地のいずれか）が、制御／状態レジスタ
には３ＢＤ番地乃至３ＢＦｈ番地（又は３７９ｈ番地乃
至３７Ｆｈ番地，２７９ｈ番地乃至２７Ｆｈ番地のいず
れか）が、それぞれ割当てられている。シリアル・ポー
ト２４やパラレル・ポート２５などの通信ポートを介し
てデータ転送を行うとき（若しくは通信用アプリケーシ
ョンを起動している間）は、そのデータ・ポートや制御
／状態レジスタへのアクセス（リード及びライトの双方
を含む）が発生する（前述）。バス・サイクル検出部５
０ａがこれら特定のＩ／Ｏポートにアクセスするバス・
サイクルを検出すべき意義及びその効果については、後
述の説明で明らかになるであろう。

【００９０】なお、このような特定のＩ／Ｏポートへの
アクセス・サイクルを検出するためのバス・サイクル検
出部５０ａがハードウェア回路として実装可能である、
ということは当業者であれば容易に理解できるであろ
う。

【００９１】Ｃ−２．状態判定部５０ｂ：前述したよう
に、状態判定部５０ｂは、バス・サイクル検出部５０ａ
からの通知内容に応じて現在ＣＰＵ１１のパフォーマン
スをどの程度まで低下させることが可能か（すなわちＣ
ＰＵ１１の許容され得る最低限のパフォーマンス）を判
定するようになっている。

【００９２】遷移条件：ＣＰＵ１１の状態を遷移させる
べき事象は、以下の通りである。

【００９３】１：通信ポートのデータ・ポートへのアク
セス ＣＰＵ１１のアクティビティに影響を及ぼす事象の１つ
は、通信ポートのデータ・ポートへのアクセス・サイク
ルである。より具体的には、該アクセス・サイクルが所
定時間（Ｔ１）以上発生しなかったという事象（遷移事
象Ｔｒ１）と、該アクセス・サイクルが発生したという
事象（遷移事象Ｔｒ３）である。ここでいう通信ポート
とは、シリアル・ポート２４やパラレル・ポート２５の
ことである。ＩＢＭ ＰＣ／ＡＴ互換機では、Ｉ／Ｏポ
ートの３Ｆ８ｈ番地（又は２Ｆ８ｈ番地，３Ｅ８ｈ番
地，２Ｅ８ｈ番地のいずれか）及び３ＢＣｈ番地（又は
３７８ｈ番地，２７８ｈ番地のいずれか）が各ポート２
４，２５のデータ・ポートに割当てられている。データ
・ポートへのアクセスは、通信ポートを介したデータ転
送中に頻繁に発生する（前述）。

【００９４】２：通信ポートの制御／状態・ポートへの
アクセス また、ＣＰＵ１１のアクティビティに影響を及ぼす事象
は、通信ポートの制御／状態レジスタへのアクセス・サ
イクルである。より具体的には、該アクセス・サイクル
が所定時間（Ｔ２）以上発生しなかったという事象（遷
移事象Ｔｒ２）と、該アクセス・サイクルが発生したと
いう事象（遷移事象Ｔｒ４）である。ここでいう通信ポ
ートとは、シリアル・ポート２４やパラレル・ポート２
５のことである。ＩＢＭ ＰＣ／ＡＴ互換機では、Ｉ／
Ｏポートの３Ｆ９ｈ番地乃至３ＦＦｈ番地（又は２Ｆ９
ｈ番地乃至２ＦＦｈ番地，３Ｅ９ｈ番地乃至３ＥＦｈ番
地，２Ｆ９ｈ番地乃至２ＥＦｈ番地のいずれか）がシリ
アル・ポート２４の制御／状態レジスタに割当てられ、
また、Ｉ／Ｏポートの３ＢＤｈ番地乃至３ＢＦｈ番地
（又は３７９ｈ番地乃至３７Ｆｈ番地，２７９ｈ番地乃
至２７Ｆｈ番地のいずれか）がパラレル・ポート２５の
制御／状態レジスタに割当てられている。制御／状態レ
ジスタへのアクセスは、通信ポートを介したデータ転送
を行う前（すなわち通信アプリケーションの起動時）
や、データ転送後の終了処理の間に発生する（前述）。

【００９５】状態判定部５０ｂの動作特性：状態判定部
５０ｂは、上記した各遷移条件Ｔｒ１〜Ｔｒ４を検知し
たことによって、ＣＰＵ１１の許容され得る最低限のパ
フォーマンスを判定するようになっている。ここで、遷
移条件Ｔｒ３及びＴｒ４は、バス・サイクル検出部５０
ａからの通知によって検知できる（前述）。また、遷移
条件Ｔｒ１及びＴｒ２については、バス・サイクル検出
部５０ａよりＴｒ３又はＴｒ４各々の通知を受けてから
の経過時間を、自身の持つウォッチ・オフ・タイマ機能
（図示しない）を用いて計時することによって検知可能
である。なお、計時時間は、例えば本発明者らの経験則
によれば、Ｔ１＝１ｓｅｃ，Ｔ２＝５ｓｅｃ程度が妥当
と思われる。

【００９６】図６には、状態判定部５０ｂによる判定内
容を、状態遷移図の形態で示している。以下、各状態及
び状態を遷移する条件について説明する。

【００９７】状態０：状態０とは、ＣＰＵ１１を高速ク
ロック速度下でフル稼働させている状態であり、［特許
請求の範囲］の項の語句に従えば「通常モード」に該当
する。状態０において遷移条件Ｔｒ１が検知されると、
状態１に遷移する。また、状態０において、バス・サイ
クル検出部５０ａから他のバス・サイクルが通知されて
も、状態０にリターンするだけである。

【００９８】状態１：状態１とは、ＣＰＵ１１のパフォ
ーマンスをある程度まで低下させることが可能な状態で
ある。パフォーマンスをある程度低下させた状態とは、
［特許請求の範囲］の項の語句に従えば「節電モード」
に該当する。節電モードは、ＣＰＵ１１のスロー・クロ
ック・モードであってもよい。なお、パフォーマンス低
下可能な程度とは、ターン・アラウンド・タイムやスル
ー・プットを劣化させない程度のことである。状態０に
おいて遷移条件Ｔｒ１が検知されると、状態１に遷移す
る（上述）。通信ポートのデータ・ポートへのアクセス
・サイクルが所定時間Ｔ１（＝１ｓｅｃ）以上発生しな
かったことは、システム１００はデータ転送期間中では
なく、通信ポート２４，２５に関するアクティビティは
初期設定フェーズ又は終了処理フェーズの場合以下に過
ぎないことを意味する。この場合、初期設定又は終了処
理に要する程度までＣＰＵ１１のパフォーマンスを低下
させることが可能なので、状態１に遷移させる、という
訳である。また、状態１において遷移条件Ｔｒ３が検出
されると、状態０に復帰する。通信ポートのデータ・ポ
ートへのアクセス・サイクルが発生したということは、
システム１００がデータ転送フェーズにあることを意味
する。データ転送期間中は、転送データを遅滞なく処理
するためにはＣＰＵ１１をフル稼働させなければならな
いので、パフォーマンス低下を禁止すべく状態０に復帰
させる、という訳である。また、状態１において遷移条
件Ｔｒ２が検出されると、さらに状態２に遷移する。ま
た、状態１において、バス・サイクル検出部５０ａから
他のバス・サイクルが通知されても、状態１にリターン
するだけである。

【００９９】状態２：状態２とは、ＣＰＵ１１の動作を
完全に停止させることが可能な状態である。ＣＰＵ１１
の完全停止状態とは、［特許請求の範囲］の項の語句に
従えば「停止モード」に該当する。停止モードは、クロ
ック制御回路６０を活動化させて、ＣＰＵ１１への入力
クロックを遮断したストップ・クロック・モードであっ
てもよい。状態１において遷移条件Ｔｒ２が検出される
と、さらに状態２に遷移する（上述）。通信ポートの制
御／状態レジスタへのアクセス・サイクルが所定時間Ｔ
２（＝５ｓｅｃ）以上発生しなかったことは、通信ポー
ト２４，２５に関するアクティビティは全くないことを
意味する（何故ならば、制御値の設定・解除や状態リー
ドがなされていない）。また、ＣＰＵ１１を完全停止さ
せた後に通常モードに復帰するには遅延時間（１ｍｓｅ
ｃ程度）を要するが、初期設定フェーズ（状態１）を経
てからでないとデータ転送フェーズ（状態０）に入らな
い。そこで、遷移条件Ｔｒ２を満たせばＣＰＵ１１の動
作を完全に停止させることが可能、という訳である。ま
た、状態２において遷移条件Ｔｒ４が検出されると、状
態１に復帰する。通信ポートの制御／状態レジスタへの
アクセス・サイクルが再び発生したということは、シス
テム１００がデータ転送のための初期設定フェーズに入
ったことを意味する。そこで、初期設定に必要な程度の
パフォーマンスまでＣＰＵ１１を再稼働させるべく、状
態１に復帰させる、という訳である。また、状態２にお
いて、バス・サイクル検出部５０ａから他のバス・サイ
クルが通知されても、状態２にリターンするだけであ
る。

【０１００】状態判定部５０ｂがこれら特定のＩ／Ｏポ
ートにアクセスに応答して図６のような状態判定を行う
べき意義及びその効果については、後述の説明で明らか
になるであろう。

【０１０１】なお、図６に示すような状態遷移図に基づ
いて駆動する状態判定部５０ｂがハードウェア回路とし
て実装可能である、ということは当業者であれば容易に
理解できるであろう。

【０１０２】Ｃ−３．信号発生部５０ｃ：信号発生部５
０ｃは、所定間隔でＳＴＰＣＬＫ＃のロー／ハイ・レベ
ルをスロットリングさぜることによって、ＣＰＵ１１の
動作クロックを間引いて、スロー・クロック・モードを
実現するためのものである。

【０１０３】ＣＰＵ１１の動作クロックを間引く程度
は、通信ポート２４，２５の初期設定や終了処理を支障
なく行え、且つターン・アラウンド・タイムやスルー・
プットを劣化させない程度である。例えば１３３ＭＨｚ
にて駆動するＣＰＵであれば、４分の１あるいは８分の
１の動作クロックを間引くことができる。このことは、
スロー・クロック・モードにおけるＣＰＵの消費電力を
通常モードの約４分の１又は８分の１まで低減できるこ
とに等しい。

【０１０４】ＡＰＭドライバは、ＣＰＵ１１のアイドル
状態が検出すると、ＡＰＭ ＢＩＯＳをコールする（前
述）。本実施例のＡＰＭ ＢＩＯＳは、信号発生部５０
ｃをハードウェア操作できるようになっている。すなわ
ち、ＡＰＭ ＢＩＯＳは、自身がコールされたときに状
態判定部５０ｂが状態１にあれば、信号発生部５０ｃを
活動化してＣＰＵ１１をスロー・クロック・モードにす
る。この期間は、通信ポート２４，２５のアクティビテ
ィという観点からみれば、ＣＰＵ１１のパフォーマンス
低下は支障ないからである。

【０１０５】Ｄ．ＣＰＵチップ１１のパワー・マネージ
メント・オペレーション 前項までで、本発明を具現するコンピュータ・システム
のハードウェア及びソフトウェア構成を説明してきた。
本項では、図７を参照しながら、該システム１００の動
作とともに本発明の作用について説明することにする。

【０１０６】通信アプリケーション起動期間の各フェー
ズ：図７(a)には、通信アプリケーション起動中のシス
テム１００の状態をさらに細分化して示している。同図
に示すように、通信アプリケーション起動期間は、初期
設定フェーズ、データ転送フェーズ、終了処理フェーズ
の各フェーズに分けることができる。

【０１０７】初期設定フェーズでは、ボーレート、ＩＲ
Ｑレベル、ＦＩＦＯなどの制御値を通信ポート２４又は
２５の制御レジスタに書き込んだり、状態レジスタにア
クセスして通信ポート２４又は２５の状態確認などのト
ランザクションが行われる。このため、このフェーズ期
間中は、制御／状態レジスタに割当てられているＩ／Ｏ
ポート（シリアル転送ならば３Ｆ９ｈ番地〜３ＦＦｈ番
地，２Ｆ９ｈ番地乃至２ＦＦｈ番地，３Ｅ９ｈ番地乃至
３ＥＦｈ番地，２Ｆ９ｈ番地乃至２ＥＦｈ番地のいずれ
かであり、パラレル転送ならば３ＢＤｈ番地乃至３ＢＦ
ｈ番地，３７９ｈ番地乃至３７Ｆｈ番地，２７９ｈ番地
乃至２７Ｆｈ番地のいずれかである。）へのアクセスが
比較的頻繁に発生する。また、初期設定フェーズには、
データ転送が実際に開始されるまでの待ち時間も含まれ
る。

【０１０８】データ転送フェーズでは、転送データの入
出力が実際に行われ、このため、このフェーズ期間中
は、通信ポート２４又は２５のデータ・ポート（シリア
ル転送ならば３Ｆ８ｈ番地，２Ｆ８ｈ番地，３Ｅ８ｈ番
地，２Ｅ８ｈ番地のいずれかであり、パラレル転送なら
ば３ＢＣｈ番地，３７８ｈ番地，２７８ｈ番地のいずれ
かである。）へのアクセスが頻繁に発生する。

【０１０９】終了処理フェーズでは、初期設定時に設定
しておいたＩＲＱレベルの解除や通信ポート２４又は２
５の状態確認などのトランザクションが行われる。この
ため、このフェーズ期間中は、制御／状態レジスタに割
当てられているＩ／Ｏポート（シリアル転送ならば３Ｆ
９ｈ番地〜３ＦＦｈ番地，２Ｆ９ｈ番地乃至２ＦＦｈ番
地，３Ｅ９ｈ番地乃至３ＥＦｈ番地，２Ｆ９ｈ番地乃至
２ＥＦｈ番地のいずれかであり、パラレル転送ならば３
ＢＤｈ番地乃至３ＢＦｈ番地，３７９ｈ番地乃至３７Ｆ
ｈ番地，２７９ｈ番地乃至２７Ｆｈ番地のいずれかであ
る。）へのアクセスが比較的頻繁に発生する。

【０１１０】なお、本発明者らの経験則によれば、 （１）通信ポート２４又は２５のデータ・ポートへのア
クセスが所定時間Ｔ１（＝１ｓｅｃ）以上発生しなかっ
たことはシステム１００がデータ転送フェーズにないこ
とを示す。 （２）通信ポート２４又は２５の制御／状態レジスタへ
のアクセスが所定時間Ｔ２（＝５ｓｅｃ）以上発生しな
かったことはシステム１００が終了処理を済ませている
か又は未だ初期設定フェーズに入っていないことを示
す。 （３）初期設定フェーズを経ずにいきなりデータ転送フ
ェーズに突入することはない。ということが判ってい
る。

【０１１１】各フェーズにおけるＣＰＵ１１の状態：図
７(b)には、各フェーズにおける状態判定部５０ｂの判
定結果（状態）を示している。

【０１１２】通信ポート２４又は２５に関連するいずれ
のＩ／Ｏポートにもアクセスがない状態では、通信ポー
ト２４又は２５のアクティビティという観点からは、Ｃ
ＰＵ１１を完全停止させることが許される。このため、
状態判定部５０ｂは、ＣＰＵ１１のストップ・クロック
を許可する旨を明示するべく、状態２にある。

【０１１３】次いで、初期設定フェーズに突入すると、
通信ポート２４又は２５の制御／状態レジスタへのアク
セス・サイクル（すなわち遷移条件Ｔｒ４）が発生す
る。この期間中は、制御値の設定や状態確認を支障なく
実行するためには、ＣＰＵ１１は少なくともスロー・ク
ロック・モード以上のパフォーマンスで稼働しなければ
ならない。このため、状態判定部５０ｂは、ＣＰＵ１１
のスロー・クロックを許可するがストップ・クロックを
禁止する、ということを明示するべく、状態１に遷移す
る。初期設定フェーズは、データ転送フェーズへの突入
が予想される期間でもある。

【０１１４】次いで、データ転送フェーズに突入する
と、通信ポート２４又は２５のデータ・ポートへのアク
セス・サイクル（すなわち遷移条件Ｔｒ３）が発生す
る。この期間中は、比較的高速に転送されるデータを遅
滞なく（すなわち喪失することなく）処理するために
は、ＣＰＵ１１は通常モード下でフル稼働しなければな
らない。このため、状態判定部５０ｂは、ＣＰＵ１１の
パフォーマンス低下を禁止することを明示するべく、状
態０に遷移する。状態１すなわちスロー・クロック・モ
ードからであれば、ＣＰＵ１１は殆ど遅延時間なしに通
常モードに復帰することができる。

【０１１５】次いで、終了処理フェーズに突入すると、
通信ポート２４又は２５のデータ・ポートへのアクセス
・サイクルが所定時間Ｔ１以上発生しなかったことによ
り、遷移条件Ｔｒ１が発生する。この期間中は、ＩＲＱ
レベルの解除や状態確認を実行するだけであり、ＣＰＵ
１１はフル稼働する必要はなく、スロー・クロック・モ
ードでよい。このため、状態判定部５０ｂは、ＣＰＵ１
１のスロー・クロックを許可することを明示するべく、
状態１に再び遷移する。

【０１１６】次いで、終了処理フェーズを抜けると、通
信ポート２４又は２５の制御／状態レジスタへのアクセ
ス・サイクルが所定時間Ｔ２以上発生しなかったことに
より、遷移条件Ｔｒ２が発生する。この期間中は、通信
ポート２４又は２５のアクティビティという観点から
は、ＣＰＵ１１を完全停止させることが許される。この
ため、状態判定部５０ｂは、ＣＰＵ１１のストップ・ク
ロックを許可する旨を明示するべく、状態２に再び遷移
する。

【０１１７】ＣＰＵ１１のアクティビティ：図７(c)に
は、説明の便宜上、ＣＰＵ１１のアクティビティを例示
している。なお、ＣＰＵ１１のアクティビティは、スケ
ジューラの待ち行列中に有効タスクが存在するか否かを
ＡＰＭドライバが検出することによってなされる（前
述）。同図では、通信アプリケーション起動前、初期設
定フェーズ、データ転送フェーズ、終了処理フェーズ、
通信アプリケーション終了後の各期間中に、それぞれＣ
ＰＵアイドルＩ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５が検出され
たことを示している。また、図７(d)には、この場合に
ＣＰＵのアクティビティが検出された場合に実行される
ＣＰＵのパワー・マネージメント・オペレーションを示
している。

【０１１８】ＣＰＵアイドルＩ１が検出されたとき、状
態判定部５０ｂは状態２にあり、ＣＰＵ１１の完全停止
が許可されている。したがって、Ｉ１を検出したＡＰＭ
ドライバは、ＡＰＭ ＢＩＯＳをコールすることができ
る。そして、ＡＰＭ ＢＩＯＳは、クロック制御回路６
０を活動化することにより、ＣＰＵ１１をストップ・ク
ロック・モードにする。

【０１１９】また、ＣＰＵアイドルＩ２が検出されたと
き、状態判定部５０ｂは状態１にあり、ＣＰＵ１１の完
全停止は禁止だがパフォーマンス低下は許可されてい
る。したがって、Ｉ２を検出したＡＰＭドライバは、Ａ
ＰＭ ＢＩＯＳをコールすることができる。そして、Ａ
ＰＭ ＢＩＯＳは、クロック制御回路６０を非活動化す
るとともに、信号発生部５０ｂを活動化することによ
り、ＣＰＵ１１をスロー・クロック・モードにする。こ
のときシステムは既に通信アプリケーションを起動中で
あるが、本発明によればＣＰＵ１１をスロー・クロック
にすることができる、という点に留意されたい。

【０１２０】また、ＣＰＵアイドルＩ３が検出されたと
き、状態判定部５０ｂは状態２にあり、ＣＰＵ１１のパ
フォーマンス低下すら禁止されている。したがって、Ｉ
３を検出したＡＰＭドライバはＡＰＭ ＢＩＯＳをコー
ルすることができず、ＣＰＵ１１は通常モードを維持す
る。

【０１２１】また、ＣＰＵアイドルＩ４が検出されたと
き、状態判定部５０ｂは状態１にあり、ＣＰＵ１１の完
全停止は禁止だがパフォーマンス低下は許可されてい
る。したがって、Ｉ４を検出したＡＰＭドライバは、Ａ
ＰＭ ＢＩＯＳをコールすることができる。そして、Ａ
ＰＭ ＢＩＯＳは、信号発生部５０ｂを活動化すること
により、ＣＰＵ１１をスロー・クロック・モードにす
る。このときシステムは未だ通信アプリケーションを起
動中であるが、本発明によればＣＰＵ１１をスロー・ク
ロックにすることができる、という点に留意されたい。

【０１２２】ＣＰＵアイドルＩ５が検出されたとき、状
態判定部５０ｂは状態２にあり、ＣＰＵ１１の完全停止
が許可されている。したがって、Ｉ５を検出したＡＰＭ
ドライバは、ＡＰＭ ＢＩＯＳをコールすることができ
る。そして、ＡＰＭ ＢＩＯＳは、クロック制御回路６
０を活動化することにより、ＣＰＵ１１をストップ・ク
ロック・モードにする。

【０１２３】Ｅ．追補 以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。例えばファクシミリ機器、移動無線端末や
コードレス電話機、電子手帳、ビデオ・カメラなどの各
種コートレス機器、ワードプロセッサ等のような、各種
電気・電子機器に対しても、本発明を適用することがで
きる。また、本実施例中では、シリアル転送及びパラレ
ル転送時におけるＣＰＵのパワー・マネージメントにつ
いて言及しているが、他の機器との通信がこれら以外の
形態による場合（例えば赤外線（ＩＲ）通信のような無
線通信を行っている場合）にも、本発明を適用すること
ができる。

【０１２４】要するに、例示という形態で本発明を開示
してきたのであり、限定的に解釈されるべきではない。
本発明の要旨を判断するためには、冒頭に記載した特許
請求の範囲の欄を参酌すべきである。

【０１２５】なお、本明細書中で記述されたＩ／Ｏポー
ト・アドレスやＩＲＱレベルの予約内容は、ＩＢＭ Ｐ
Ｃ／ＡＴシリーズの互換機の標準に基づくものである。

【０１２６】

【発明の効果】以上詳記したように、本発明によれば、
データ処理の中核を担うプロセッサ（ＣＰＵ）の動作周
波数を低下若しくは完全停止させることによって消費電
力を低減させるパワー・マネージメント機能を有するタ
イプの、優れた情報処理システムを提供することができ
る。

【０１２７】また、本発明によれば、パワー・マネージ
メント効果とシステムの保全性という双方の要求を満た
しつつ、ＣＰＵの動作周波数を低下若しくは完全停止さ
せることができる、優れた情報処理システムを提供する
ことができる。

【０１２８】また、本発明によれば、ＣＰＵの稼働状態
をより的確に把握することによって、適切なタイミング
でＣＰＵの動作周波数を低下若しくは完全停止させるこ
とができる、優れた情報処理システムを提供することが
できる。

【０１２９】また、本発明によれば、通信ポート（シリ
アル・ポートやパラレル・ポート）を介して他の独立し
た機器（他のＰＣ）との間でデータ転送を行っている間
（あるいは通信アプリケーションを起動中）、適切なタ
イミングでＣＰＵの動作周波数を低下若しくは完全停止
させることができる、優れた情報処理システムを提供す
ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施に供されるパーソナル・
コンピュータ（ＰＣ）１００のハードウェア構成を示し
た図である。

【図２】図２は、本発明の実施に供されるＰＣ１００上
で実行可能なソフトウェアの階層的構成を概略的に示し
た図である。

【図３】図３は、本発明の実施に供されるパワー・マネ
ージメントＬＳＩの内部構成を示した図である。

【図４】図４は、ＰＣＩバス上で発生するリード・サイ
クルのタイミング・チャートを示した図である。

【図５】図５は、ＰＣＩバス上で発生するライト・サイ
クルのタイミング・チャートを示した図である。

【図６】図６は、状態判定部５０ｂの動作特性を表現し
た状態遷移図である。

【図７】図７は、通信ポートを介して他の機器とデータ
転送を行うときのシステム１００の様子を示した図であ
る。より具体的には、図７(a)は通信アプリケーション
起動中の各フェーズを示す図、図７(b)は各フェーズに
おける状態判定部５０ｂの判定結果（状態）を示す図、
図７(c)はＣＰＵのアクティビティ（待ち行列中の有効
タスクの存在）を例示した図、図７(d)は図７(c)に示す
ＣＰＵのアクティビティ下で現実に実行されるＣＰＵの
パフォーマンス（動作モード）を示す図である。

【図８】図８は、パワー・マネージメント機能を内蔵し
たＣＰＵチップ１１の内部構成を概略的に示した図であ
る。

【符号の説明】

１１…ＣＰＵ、１２…プロセッサ・バス、１３…Ｌ２キ
ャッシュ、１４…ブリッジ回路、１５…メイン・メモ
リ、１６…ローカル・バス、１７…ビデオ・コントロー
ラ、１８…ＶＲＡＭ、１９…液晶表示ディスプレイ（Ｌ
ＣＤ）、２０…ブリッジ回路、２１…ハード・ディスク
・ドライブ（ＨＤＤ）、２２…システム・バス、２３…
Ｉ／Ｏコントローラ、２４…シリアル・ポート、２５…
パラレル・ポート、２６…フロッピー・ディスク・コン
トローラ（ＦＤＣ）、２７…フロッピー・ディスク・ド
ライブ（ＦＤＤ）、２８…キーボード／マウス・コント
ローラ（ＫＭＣ）、２９…キーボード、３０…マウス、
３１…オーディオ・コントローラ、３２…アンプ、３３
…スピーカ、３４…ＲＯＭ、４０…発振器（ＯＳＣ）、
５０…パワー・マネージメントＬＳＩ（ＰＭ＿ＬＳ
Ｉ）、１００…パーソナル・コンピュータ（ＰＣ）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河 野 誠 一 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (72)発明者 中 野 正 剛 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (72)発明者 乾 尚 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (56)参考文献 特表 平５−507370（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 1/32 G06F 1/04 301

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】(a) 通常モード、該通常モードよりも消費
   電力が低い節電モードおよび動作を完全に停止させた停
   止モードの各動作モードを持つＣＰＵと、 (b) １以上の周辺機器と、 (c) 前記ＣＰＵと前記周辺機器との間で通信するための
   バスと、 (d) 前記バスに接続され他の独立した機器とデータ転送
   を行う通信ポートと、 (e) 前記通信ポートに対するデータ転送のバス・サイク
   ルまたはデータ転送の制御値の設定もしくは解除のバス
   ・サイクルを前記バスから検出するバス・サイクル検出
   手段と、 (f) 前記バス・サイクル検出手段に応答して、それぞれ
   の検出結果に対応する前記ＣＰＵの遷移可能な動作モー
   ドを決定する状態判定手段と、 (g) 前記状態判定手段が節電モードへの遷移が可能であ
   る旨を決定したことを参照して前記ＣＰＵを節電モード
   にし、前記状態判定手段が停止モードへの遷移が可能で
   ある旨を決定したことを参照して前記ＣＰＵの動作を完
   全に停止させる節電制御手段とを含むことを特徴とする
   情報処理システム。
2. 【請求項２】前記バス・サイクル検出手段が、前記通信
   ポートに対する初期設定フェーズまたはデータ転送フェ
   ーズもしくは終了処理フェーズのバス・サイクルを前記
   バスから検出する請求項１記載の情報処理システム。
3. 【請求項３】(a) 通常モード、通常モードよりも消費電
   力が低い節電モード、動作を完全に停止させた停止モー
   ドの各動作モードを持つＣＰＵと、 (b) １以上の周辺機器と、 (c) 前記ＣＰＵと前記周辺機器との間で通信するための
   バスと、 (d) 前記バスに接続され他の独立した機器とデータ転送
   を行う通信ポートと、 (e) 前記ＣＰＵの動作状態をモニタするＣＰＵモニタ手
   段と、 (f) 前記通信ポートに対するデータ転送のバス・サイク
   ルまたはデータ転送の制御値の設定もしくは解除のバス
   ・サイクルを前記バスから検出するバス・サイクル検出
   手段と、 (g) 前記バス・サイクル検出手段に応答して、それぞれ
   の検出結果に対応して前記ＣＰＵを節電モード又は停止
   モードのいずれまでモード遷移させることが可能かを決
   定する状態判定手段と、 (h) 前記ＣＰＵを節電モードにするための制御信号を前
   記ＣＰＵに送る信号発生手段と、 (i) 前記ＣＰＵを停止モードにするＣＰＵ動作停止手段
   と、 (j) 前記ＣＰＵモニタ手段によるモニタ結果及び前記状
   態判定手段による判定結果の双方に応じて、前記信号発
   生手段または前記ＣＰＵ動作停止手段のいずれかを活動
   化させる節電制御手段と、 を含むことを特徴とする情報処理システム。
4. 【請求項４】前記バス・サイクル検出手段が、前記通信
   ポートに対する初期設定フェーズまたはデータ転送フェ
   ーズもしくは終了処理フェーズのバス・サイクルを前記
   バスから検出する請求項３記載の情報処理システム。