JPH0850523A - コンピュータシステムにおける消費電力管理方法及び装置 - Google Patents
コンピュータシステムにおける消費電力管理方法及び装置Info
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- JPH0850523A JPH0850523A JP7018665A JP1866595A JPH0850523A JP H0850523 A JPH0850523 A JP H0850523A JP 7018665 A JP7018665 A JP 7018665A JP 1866595 A JP1866595 A JP 1866595A JP H0850523 A JPH0850523 A JP H0850523A
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- G06F1/32—Means for saving power
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- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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- G06F1/3293—Power saving characterised by the action undertaken by switching to a less power-consuming processor, e.g. sub-CPU
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】 （修正有）
【目的】 コンピュータシステムの電力消費量を低減す
る。 【構成】 コンピュータシステムは、中央処理装置（Ｃ
ＰＵ）と電力管理回路（ＰＭＣ）とを備えている。ＣＰ
Ｕは、割込みやダイレクトメモリアクセス要求に応答す
る動作モードと、低電力状態であって割込みやダイレク
トメモリアクセス要求に応答しない待機モードとを有し
ている。電力管理回路は、ＣＰＵが待機モードにある場
合にシステムにおける割込みやダイレクトメモリアクセ
ス要求をモニタし、割込みやダイレクトメモリアクセス
要求の検出に応じてＣＰＵを動作モードに設定する。Ｃ
ＰＵの消費電力を管理する方法は、ＣＰＵを低電力の待
機モードに設定する工程と、コンピュータシステムの割
込みとダイレクトメモリアクセス要求をモニタする工程
と、検出された要求に応答可能な動作モードにＣＰＵを
復帰させる工程と、を備える。
る。 【構成】 コンピュータシステムは、中央処理装置（Ｃ
ＰＵ）と電力管理回路（ＰＭＣ）とを備えている。ＣＰ
Ｕは、割込みやダイレクトメモリアクセス要求に応答す
る動作モードと、低電力状態であって割込みやダイレク
トメモリアクセス要求に応答しない待機モードとを有し
ている。電力管理回路は、ＣＰＵが待機モードにある場
合にシステムにおける割込みやダイレクトメモリアクセ
ス要求をモニタし、割込みやダイレクトメモリアクセス
要求の検出に応じてＣＰＵを動作モードに設定する。Ｃ
ＰＵの消費電力を管理する方法は、ＣＰＵを低電力の待
機モードに設定する工程と、コンピュータシステムの割
込みとダイレクトメモリアクセス要求をモニタする工程
と、検出された要求に応答可能な動作モードにＣＰＵを
復帰させる工程と、を備える。
Description
【０００１】
【産業上の利用分野】この発明は、ワークステーショ
ン、パーソナルコンピュータ、ラップトップコンピュー
タ等の小規模コンピュータシステムに関し、特に電力管
理機能を有するコンピュータシステムに関する。
ン、パーソナルコンピュータ、ラップトップコンピュー
タ等の小規模コンピュータシステムに関し、特に電力管
理機能を有するコンピュータシステムに関する。
【０００２】
【従来の技術】パーソナルコンピュータシステムは、次
第に高性能になってきている。例えば、ラップトップ、
ノートブック、サブノートなどのコンピュータシステム
には、デスクトップコンピュータと同程度に高性能なも
のがある。デスクトップマシンの中には数年前のワーク
ステーションの演算能力を達成するものもあり、また、
ワークステーションは、かつてはミニコンピュータ、ス
ーパーミニコンピュータ、あるいはメインフレームコン
ピュータの領域であった作業を実行している。
第に高性能になってきている。例えば、ラップトップ、
ノートブック、サブノートなどのコンピュータシステム
には、デスクトップコンピュータと同程度に高性能なも
のがある。デスクトップマシンの中には数年前のワーク
ステーションの演算能力を達成するものもあり、また、
ワークステーションは、かつてはミニコンピュータ、ス
ーパーミニコンピュータ、あるいはメインフレームコン
ピュータの領域であった作業を実行している。
【０００３】より小さなスペースに、より高性能な演算
能力を収納するようになるに従って、消費電力と発熱が
次第に重要な問題となってきている。例えば、ノートブ
ック型、サブノート型、パーソナル・デジタル・アシス
タント（ＰＤＡ、電子秘書）などのバッテリー駆動のコ
ンピュータシステムでは、電力を節約してバッテリ寿命
を伸し、バッテリの充電や交換を行わずにコンピュータ
を使用しうる時間を延長することが要求されている。
能力を収納するようになるに従って、消費電力と発熱が
次第に重要な問題となってきている。例えば、ノートブ
ック型、サブノート型、パーソナル・デジタル・アシス
タント（ＰＤＡ、電子秘書）などのバッテリー駆動のコ
ンピュータシステムでは、電力を節約してバッテリ寿命
を伸し、バッテリの充電や交換を行わずにコンピュータ
を使用しうる時間を延長することが要求されている。
【０００４】一方、デスクトップ型のコンピュータやワ
ークステーションは、通常はバッテリ駆動ではない。し
かし、ある程度の消費電力管理は望ましい場合が多い。
この理由の１つは、通常のデスクトップコンピュータシ
ステムは、稼働している状態では、それが使用されてい
るか否かに関わらず、数百ワットの電力を消費すること
である。このようなエネルギーの消費は、きわめて非経
済的であり、特に数百、数千のデスクトップコンピュー
タシステムを昼夜稼働させているような大きな会社や大
学・研究所などでは大きな問題である。
ークステーションは、通常はバッテリ駆動ではない。し
かし、ある程度の消費電力管理は望ましい場合が多い。
この理由の１つは、通常のデスクトップコンピュータシ
ステムは、稼働している状態では、それが使用されてい
るか否かに関わらず、数百ワットの電力を消費すること
である。このようなエネルギーの消費は、きわめて非経
済的であり、特に数百、数千のデスクトップコンピュー
タシステムを昼夜稼働させているような大きな会社や大
学・研究所などでは大きな問題である。
【０００５】デスクトップマシンにおいて消費電力管理
が望ましい他の理由は、これらのマシンが発生する熱を
なるべく少なくすることが望ましいということである。
最新世代の高速マイクロプロセッサは、５０ＭＨｚ以上
の周波数で動作しており、かなりの発熱があるので、効
率的に放熱することによって、コンピュータシステム内
の熱に弱いコンポーネントの劣化を防止しなければなら
ない。デスクトップコンピュータの消費電力が低下すれ
ば、発熱量も低下し、この結果、コンピュータシステム
に必要な冷却能力を低下させることができる。
が望ましい他の理由は、これらのマシンが発生する熱を
なるべく少なくすることが望ましいということである。
最新世代の高速マイクロプロセッサは、５０ＭＨｚ以上
の周波数で動作しており、かなりの発熱があるので、効
率的に放熱することによって、コンピュータシステム内
の熱に弱いコンポーネントの劣化を防止しなければなら
ない。デスクトップコンピュータの消費電力が低下すれ
ば、発熱量も低下し、この結果、コンピュータシステム
に必要な冷却能力を低下させることができる。
【０００６】過去において、消費電力の低下は、コンピ
ュータシステムの中央演算装置（ＣＰＵ）のクロック周
波数を低下させることによって実現されていた。これに
よって消費電力が低減されるのは、ＣＰＵの電力消費量
が、ＣＰＵのクロック周波数に比例しているからであ
る。ある適用方法では、コンピュータシステムがオーバ
ーヒートし始めると、ＣＰＵのクロック周波数が低減さ
れ、ＣＰＵによる消費電力と発熱量が低下する。あるい
は、ＣＰＵがほとんど処理を実行していないか、全く実
行していないことが検出された場合、または、バッテリ
ーの電圧が所定の閾値以下になった場合、または、ユー
ザの明示的なコマンドが与えられた場合に、ＣＰＵのク
ロック周波数が低減される。
ュータシステムの中央演算装置（ＣＰＵ）のクロック周
波数を低下させることによって実現されていた。これに
よって消費電力が低減されるのは、ＣＰＵの電力消費量
が、ＣＰＵのクロック周波数に比例しているからであ
る。ある適用方法では、コンピュータシステムがオーバ
ーヒートし始めると、ＣＰＵのクロック周波数が低減さ
れ、ＣＰＵによる消費電力と発熱量が低下する。あるい
は、ＣＰＵがほとんど処理を実行していないか、全く実
行していないことが検出された場合、または、バッテリ
ーの電圧が所定の閾値以下になった場合、または、ユー
ザの明示的なコマンドが与えられた場合に、ＣＰＵのク
ロック周波数が低減される。
【０００７】このような電力節約システムは、スタンド
アロン型のコンピュータシステムや、単純なネットワー
クに接続されたパーソナルコンピュータシステムに対し
ては十分である。しかし、以下に詳述するように、この
ような電力節約技術は、産業界において普通に使用され
るようになってきているＵＮＩＸベース（ＵＮＩＸは米
国ベル・ラボラトリ（ＡＴ＆Ｔ）社の商標）のネットワ
ークコンピュータシステムに対してはあまり適用されて
いない。
アロン型のコンピュータシステムや、単純なネットワー
クに接続されたパーソナルコンピュータシステムに対し
ては十分である。しかし、以下に詳述するように、この
ような電力節約技術は、産業界において普通に使用され
るようになってきているＵＮＩＸベース（ＵＮＩＸは米
国ベル・ラボラトリ（ＡＴ＆Ｔ）社の商標）のネットワ
ークコンピュータシステムに対してはあまり適用されて
いない。
【０００８】ＵＮＩＸベースのコンピュータシステムは
割込み起動型システムであって、コンピュータは、通
常、処理されるべきイベント（事象）を待っている「ア
イドルループ状態」にある。割込みが検出されると、そ
の割込みがＣＰＵによって処理された後にシステムがア
イドルループに戻る。例えばＳＵＮ・ＳＰＡＲＣステー
ション２（商標）のようなＵＮＩＸベースのワークステ
ーションは、１から１５までの１５レベルの割込みを持
つことができ、１５種類の割込みはその番号が高いほど
優先レベルが高い。一例として、ＵＮＩＸベースのコン
ピュータシステムがレベル２の割込みを処理している途
中でレベル１０の割込みがＣＰＵによって検出される
と、レベル２の割込みタスクの終了前にレベル１０の割
込みタスクが処理される。
割込み起動型システムであって、コンピュータは、通
常、処理されるべきイベント（事象）を待っている「ア
イドルループ状態」にある。割込みが検出されると、そ
の割込みがＣＰＵによって処理された後にシステムがア
イドルループに戻る。例えばＳＵＮ・ＳＰＡＲＣステー
ション２（商標）のようなＵＮＩＸベースのワークステ
ーションは、１から１５までの１５レベルの割込みを持
つことができ、１５種類の割込みはその番号が高いほど
優先レベルが高い。一例として、ＵＮＩＸベースのコン
ピュータシステムがレベル２の割込みを処理している途
中でレベル１０の割込みがＣＰＵによって検出される
と、レベル２の割込みタスクの終了前にレベル１０の割
込みタスクが処理される。
【０００９】図１は、従来のＵＮＩＸベースのコンピュ
ータシステムのプロセス１０を示すフローチャートであ
る。このプロセス１０は、「ＵＮＩＸカーネル」と呼ば
れているものであり、ＵＮＩＸのオペレーティングシス
テムの基本的な下層プロセスである。プロセス１０は、
ステップ１２（通常はシステムの起動）で始まり、ステ
ップ１４においてコンピュータシステムが初期化され
る。この際、システムの割込みテーブルがクリアされて
初期化される。ステップ１４における初期化プロセスの
後に、ステップ１６においてシステムの割込みとダイレ
クトメモリアクセス（ＤＭＡ）の機能がイネーブル（動
作可能に）される。その後、ステップ１８において基本
的なＣＰＵの機能が実行される。このようなＣＰＵの処
理の通常の流れを変更したり修正したりするイベントに
は、割込みやＤＭＡ要求がある。
ータシステムのプロセス１０を示すフローチャートであ
る。このプロセス１０は、「ＵＮＩＸカーネル」と呼ば
れているものであり、ＵＮＩＸのオペレーティングシス
テムの基本的な下層プロセスである。プロセス１０は、
ステップ１２（通常はシステムの起動）で始まり、ステ
ップ１４においてコンピュータシステムが初期化され
る。この際、システムの割込みテーブルがクリアされて
初期化される。ステップ１４における初期化プロセスの
後に、ステップ１６においてシステムの割込みとダイレ
クトメモリアクセス（ＤＭＡ）の機能がイネーブル（動
作可能に）される。その後、ステップ１８において基本
的なＣＰＵの機能が実行される。このようなＣＰＵの処
理の通常の流れを変更したり修正したりするイベントに
は、割込みやＤＭＡ要求がある。
【００１０】ＤＭＡ要求は、ハードウェアタイプのイベ
ントであり、当業者に周知の方法に従ってＣＰＵにより
処理される。しかし、ＵＮＩＸベースのシステムにおい
て最も普通のタイプのイベントは、割込みイベントであ
る。図２は、図１のステップ１８における「ＣＰＵ機能
を実行する」処理中に割込みが発生した場合のＣＰＵの
応答の詳細を示す図である。
ントであり、当業者に周知の方法に従ってＣＰＵにより
処理される。しかし、ＵＮＩＸベースのシステムにおい
て最も普通のタイプのイベントは、割込みイベントであ
る。図２は、図１のステップ１８における「ＣＰＵ機能
を実行する」処理中に割込みが発生した場合のＣＰＵの
応答の詳細を示す図である。
【００１１】図２において、プロセス１８は、ステップ
２０で開始され、その直後に「ノー・オペレーション
（ＮＯＰ）」のステップ２２を含むアイドルループに入
る。マイクロプロセッサは、割込み２３によってマスタ
割込みハンドラ２４にジャンプするまでアイドルループ
に留まっている。マスタ割込みハンドラは、その割込み
の優先レベルを決定して、ハンドラ２５，２６，２８，
３０，３２のうちの適当なハンドラに割込みを渡す。例
えば、レベル１ハンドラからレベル１５ハンドラまでの
１５個のレベルの割込みを処理するようにすることがで
きる。各ハンドラは、特定のタイプの機能に関連づけら
れている。例えば、レベル２ハンドラ２６は、イーサネ
ットケーブル（「イーサネット」は商標）の挿入や除去
などのようなダイナミックなシステム変更に応答する。
レベル１０ハンドラ１０は、例えば１０ミリ秒毎に起動
される「ハウスキーピング」ハンドラであり、スケジュ
ーラ待ち行列（スケジューラ・キュー）をモニタした
り、コンピュータの画面に表示されているクロックのよ
うな時間依存性のプロセスを更新したりするような基本
的なハウスキーピング機能を実行する。他のハンドラ
は、システムの入出力デバイス（以下、「入出力装置」
または「周辺装置」と呼ぶ）のために使用することがで
きる。いくつかのハンドラ、例えば図２におけるレベル
Ｘハンドラ２８（Ｘは例えば２〜１０までの間のいずれ
かの整数）は、ユーザプロセスを開始するために使用す
ることができる。例えば、レベルＸハンドラは、キーボ
ードからのキーストローク（レベルＸ割込み）によって
トリガされたり、イベントキューの中に認識可能な文字
列がある場合にはユーザルーチンやユーザプログラムを
立上げたりする。ここで、ハンドラが割込み処理（ユー
ザプロセスや他のシステムプロセスを含む）を完全に処
理した後で、プロセスコントロールが図２のポイントＡ
に戻り、プロセス１８が再びアイドルループに戻ること
に注意することが重要である。
２０で開始され、その直後に「ノー・オペレーション
（ＮＯＰ）」のステップ２２を含むアイドルループに入
る。マイクロプロセッサは、割込み２３によってマスタ
割込みハンドラ２４にジャンプするまでアイドルループ
に留まっている。マスタ割込みハンドラは、その割込み
の優先レベルを決定して、ハンドラ２５，２６，２８，
３０，３２のうちの適当なハンドラに割込みを渡す。例
えば、レベル１ハンドラからレベル１５ハンドラまでの
１５個のレベルの割込みを処理するようにすることがで
きる。各ハンドラは、特定のタイプの機能に関連づけら
れている。例えば、レベル２ハンドラ２６は、イーサネ
ットケーブル（「イーサネット」は商標）の挿入や除去
などのようなダイナミックなシステム変更に応答する。
レベル１０ハンドラ１０は、例えば１０ミリ秒毎に起動
される「ハウスキーピング」ハンドラであり、スケジュ
ーラ待ち行列（スケジューラ・キュー）をモニタした
り、コンピュータの画面に表示されているクロックのよ
うな時間依存性のプロセスを更新したりするような基本
的なハウスキーピング機能を実行する。他のハンドラ
は、システムの入出力デバイス（以下、「入出力装置」
または「周辺装置」と呼ぶ）のために使用することがで
きる。いくつかのハンドラ、例えば図２におけるレベル
Ｘハンドラ２８（Ｘは例えば２〜１０までの間のいずれ
かの整数）は、ユーザプロセスを開始するために使用す
ることができる。例えば、レベルＸハンドラは、キーボ
ードからのキーストローク（レベルＸ割込み）によって
トリガされたり、イベントキューの中に認識可能な文字
列がある場合にはユーザルーチンやユーザプログラムを
立上げたりする。ここで、ハンドラが割込み処理（ユー
ザプロセスや他のシステムプロセスを含む）を完全に処
理した後で、プロセスコントロールが図２のポイントＡ
に戻り、プロセス１８が再びアイドルループに戻ること
に注意することが重要である。
【００１２】図２において、マスタ割込みハンドラに向
かう破線の矢印で示されているように、ハンドラ２５〜
３２の１つに割込みが掛けられて、プロセスコントロー
ルがマスタ割込みハンドラ２４に戻ることが可能であ
る。割込みスタックにおける最大数までは、いくつでも
割込みが可能である。ハンドラがスタックに溜められた
割込みイベントをすべて処理し終わると、プロセスコン
トロールはポイントＡに戻り、プロセスは再びアイドル
ループに入る。
かう破線の矢印で示されているように、ハンドラ２５〜
３２の１つに割込みが掛けられて、プロセスコントロー
ルがマスタ割込みハンドラ２４に戻ることが可能であ
る。割込みスタックにおける最大数までは、いくつでも
割込みが可能である。ハンドラがスタックに溜められた
割込みイベントをすべて処理し終わると、プロセスコン
トロールはポイントＡに戻り、プロセスは再びアイドル
ループに入る。
【００１３】図３は、入出力装置（周辺装置）によって
生成される割込みの通常の処理を示すフローチャートで
ある。このプロセス３５は、ステップ３６における周辺
装置からの割込みの検出によって開始され、ステップ３
８では、その周辺装置がセットアップされる。次のステ
ップ４０ではデータが転送されて、ステップ４２におい
てプロセスが終了する。
生成される割込みの通常の処理を示すフローチャートで
ある。このプロセス３５は、ステップ３６における周辺
装置からの割込みの検出によって開始され、ステップ３
８では、その周辺装置がセットアップされる。次のステ
ップ４０ではデータが転送されて、ステップ４２におい
てプロセスが終了する。
【００１４】
【発明が解決しようとする課題】ＵＮＩＸベースのコン
ピュータシステムにおいて消費電力管理を行なう際の困
難性は、システムが常に割込みやＤＭＡ要求などを迅速
に処理できる程度に機能していなければならない点にあ
る。例えば、レベル１０割込み（ハウスキーピンング割
込み）は、システムのハードウェアによって１０ミリ秒
毎に生成され、この割込みは迅速に処理されなければな
らない。従って、ＣＰＵのクロック周波数を低減する方
法は、電力節約の問題に対するあまり良い解決方法では
なく、割込みやＤＭＡ要求のモニタを行なうことなく完
全にＣＰＵを停止してしまうのは、システムにとって有
害であり、ＵＮＩＸカーネルの破壊をもたらすかもしれ
ない。
ピュータシステムにおいて消費電力管理を行なう際の困
難性は、システムが常に割込みやＤＭＡ要求などを迅速
に処理できる程度に機能していなければならない点にあ
る。例えば、レベル１０割込み（ハウスキーピンング割
込み）は、システムのハードウェアによって１０ミリ秒
毎に生成され、この割込みは迅速に処理されなければな
らない。従って、ＣＰＵのクロック周波数を低減する方
法は、電力節約の問題に対するあまり良い解決方法では
なく、割込みやＤＭＡ要求のモニタを行なうことなく完
全にＣＰＵを停止してしまうのは、システムにとって有
害であり、ＵＮＩＸカーネルの破壊をもたらすかもしれ
ない。
【００１５】ＵＮＩＸベースのコンピュータシステムに
電力管理機能を設けるのは困難であるが、このような管
理機能は強く要望されている。通常の小規模のコンピュ
ータシステムは、稼働している時間の１％以下しかデー
タ処理を行なっていないと見積もられている。これは、
上述したＵＮＩＸベースのコンピュータシステムの場合
には、コンピュータがほとんどの時間において図２の
「ＮＯＰ」ステップ２２を含むアイドルループにあるこ
とを意味している。１つのＮＯＰステップの処理は、有
用な目的のためのステップと全く同じエネルギを消費す
る。ＵＮＩＸベースシステムのレベル１０割込みの間に
は５０万回ものＮＯＰ処理が実行されていると見積もら
れている。従って、これらのＮＯＰ処理の実行によっ
て、システムの電力の大部分が消費されている。
電力管理機能を設けるのは困難であるが、このような管
理機能は強く要望されている。通常の小規模のコンピュ
ータシステムは、稼働している時間の１％以下しかデー
タ処理を行なっていないと見積もられている。これは、
上述したＵＮＩＸベースのコンピュータシステムの場合
には、コンピュータがほとんどの時間において図２の
「ＮＯＰ」ステップ２２を含むアイドルループにあるこ
とを意味している。１つのＮＯＰステップの処理は、有
用な目的のためのステップと全く同じエネルギを消費す
る。ＵＮＩＸベースシステムのレベル１０割込みの間に
は５０万回ものＮＯＰ処理が実行されていると見積もら
れている。従って、これらのＮＯＰ処理の実行によっ
て、システムの電力の大部分が消費されている。
【００１６】
【課題を解決するための手段および作用・効果】この発
明は、電力管理機能を有するコンピュータシステムを提
供するものであり、特にＵＮＩＸタイプのワークステー
ションにうまく適用されるものである。この発明の方法
および装置は、システムのＣＰＵが低消費電力の待機
（スタンドバイ）状態にある間に発生した割込みとダイ
レクトメモリアクセス（ＤＭＡ）要求を監視（モニタ）
し、それらの割込みやＤＭＡ要求が検出された時にＣＰ
Ｕを動作状態（アクティブ状態）に復帰させるものであ
る。従って、この発明は、ＵＮＩＸベースのコンピュー
タシステムに対して、割込みやＤＭＡ要求やその他の外
部イベントに適切に応答せずにＵＮＩＸカーネルを破損
させるということが起こらないような電力管理機能を提
供するものである。
明は、電力管理機能を有するコンピュータシステムを提
供するものであり、特にＵＮＩＸタイプのワークステー
ションにうまく適用されるものである。この発明の方法
および装置は、システムのＣＰＵが低消費電力の待機
（スタンドバイ）状態にある間に発生した割込みとダイ
レクトメモリアクセス（ＤＭＡ）要求を監視（モニタ）
し、それらの割込みやＤＭＡ要求が検出された時にＣＰ
Ｕを動作状態（アクティブ状態）に復帰させるものであ
る。従って、この発明は、ＵＮＩＸベースのコンピュー
タシステムに対して、割込みやＤＭＡ要求やその他の外
部イベントに適切に応答せずにＵＮＩＸカーネルを破損
させるということが起こらないような電力管理機能を提
供するものである。
【００１７】この発明による電力管理機能を有するコン
ピュータシステムは、中央処理装置（ＣＰＵ）と、中央
処理装置に接続された電力管理回路とを有している。Ｃ
ＰＵは、割込みやダイレクトメモリアクセス要求などの
外部イベントに応答する動作モードと、低出力状態にあ
って割込みやダイレクトメモリアクセス要求などの外部
イベントに応答しない待機モードと、を有する。電力管
理回路は、中央処理装置が待機モードにある時に割込み
やダイレクトメモリアクセス要求などの外部イベントを
モニタして、外部イベントの検出に応じて中央処理装置
を動作モードに設定する。
ピュータシステムは、中央処理装置（ＣＰＵ）と、中央
処理装置に接続された電力管理回路とを有している。Ｃ
ＰＵは、割込みやダイレクトメモリアクセス要求などの
外部イベントに応答する動作モードと、低出力状態にあ
って割込みやダイレクトメモリアクセス要求などの外部
イベントに応答しない待機モードと、を有する。電力管
理回路は、中央処理装置が待機モードにある時に割込み
やダイレクトメモリアクセス要求などの外部イベントを
モニタして、外部イベントの検出に応じて中央処理装置
を動作モードに設定する。
【００１８】この発明による電力管理回路は、ＣＰＵが
待機モードと動作モードのいずれにあるかを示す内容を
保持する待機レジスタと、前記待機レジスタに接続さ
れ、前記待機レジスタの内容が待機モードを示す場合に
は待機信号を生成するとともに、前記待機レジスタの内
容が動作モードを示す場合には待機信号をディスエーブ
ルする論理回路と、割込み入力やダイレクトメモリアク
セス入力を有する外部イベント入力と、前記外部イベン
ト入力と前記待機レジスタとに接続され、割込み入力ま
たはダイレクトメモリアクセス入力に応答して前記待機
レジスタの内容を前記動作モードに設定する論理回路
と、を備える。
待機モードと動作モードのいずれにあるかを示す内容を
保持する待機レジスタと、前記待機レジスタに接続さ
れ、前記待機レジスタの内容が待機モードを示す場合に
は待機信号を生成するとともに、前記待機レジスタの内
容が動作モードを示す場合には待機信号をディスエーブ
ルする論理回路と、割込み入力やダイレクトメモリアク
セス入力を有する外部イベント入力と、前記外部イベン
ト入力と前記待機レジスタとに接続され、割込み入力ま
たはダイレクトメモリアクセス入力に応答して前記待機
レジスタの内容を前記動作モードに設定する論理回路
と、を備える。
【００１９】電力管理回路は、さらに、複数の周辺装置
に関連付けられた複数のデバイスレジスタを有し、複数
のデバイスレジスタの内容が、それぞれに関連付けられ
た複数の周辺装置に与えられる電力を制御することが好
ましい。
に関連付けられた複数のデバイスレジスタを有し、複数
のデバイスレジスタの内容が、それぞれに関連付けられ
た複数の周辺装置に与えられる電力を制御することが好
ましい。
【００２０】この発明によるコンピュータシステムの中
央処理装置に消費される電力を管理する方法は、動作モ
ードにある場合には、割り込みやダイレクトメモリアク
セス要求などの外部イベントと待機信号とに応答する中
央処理装置を設ける工程と、前記中央処理装置が前記待
機モードにある場合には割込やダイレクトメモリアクセ
ス要求などの外部イベントに応答して、外部イベントの
検出に応じて前記中央処理装置を前記動作モードに再設
定する電力管理回路を設ける工程と、を備える。
央処理装置に消費される電力を管理する方法は、動作モ
ードにある場合には、割り込みやダイレクトメモリアク
セス要求などの外部イベントと待機信号とに応答する中
央処理装置を設ける工程と、前記中央処理装置が前記待
機モードにある場合には割込やダイレクトメモリアクセ
ス要求などの外部イベントに応答して、外部イベントの
検出に応じて前記中央処理装置を前記動作モードに再設
定する電力管理回路を設ける工程と、を備える。
【００２１】電力管理回路を設ける工程は、複数の周辺
装置に関連付けられた複数のデバイスレジスタを設ける
工程を含み、複数のデバイスレジスタの内容が、それぞ
れ関連付けられた複数の周辺装置に与えられる電力を制
御することが好ましい。
装置に関連付けられた複数のデバイスレジスタを設ける
工程を含み、複数のデバイスレジスタの内容が、それぞ
れ関連付けられた複数の周辺装置に与えられる電力を制
御することが好ましい。
【００２２】この発明の他の構成によれば、コンピュー
タシステムの中央処理装置に消費される電力を管理する
方法は、（ａ）コンピュータシステムの中央処理装置を
低電力の待機モードに設定する工程と、（ｂ）前記中央
処理装置が応答すべき前記コンピュータシステムの外部
イベントをモニタする工程と、（ｃ）前記中央処理装置
が前記外部イベントに応答可能な動作モードに前記中央
処理装置を復帰させる工程と、を備える。
タシステムの中央処理装置に消費される電力を管理する
方法は、（ａ）コンピュータシステムの中央処理装置を
低電力の待機モードに設定する工程と、（ｂ）前記中央
処理装置が応答すべき前記コンピュータシステムの外部
イベントをモニタする工程と、（ｃ）前記中央処理装置
が前記外部イベントに応答可能な動作モードに前記中央
処理装置を復帰させる工程と、を備える。
【００２３】前記中央処理装置を低電力の待機モードに
設定する工程は、前記中央処理装置に、前記中央処理装
置とは独立に動作する電力管理回路の待機レジスタに待
機コマンドを書込ませる工程と、前記電力管理回路に、
前記中央処理装置の待機入力をイネーブルさせる工程
と、を備えることが好ましい。
設定する工程は、前記中央処理装置に、前記中央処理装
置とは独立に動作する電力管理回路の待機レジスタに待
機コマンドを書込ませる工程と、前記電力管理回路に、
前記中央処理装置の待機入力をイネーブルさせる工程
と、を備えることが好ましい。
【００２４】この発明の電力管理方法および装置によれ
ば、システムのソフトウェアカーネルを破損することな
くＵＮＩＸベースのコンピュータシステムにおける消費
電力と発熱量とを低減することができる。この発明は、
割込みやＤＭＡ要求を多用するコンピュータシステム
や、高速ネットワークに使用されるコンピュータシステ
ムにうまく適用することができる。
ば、システムのソフトウェアカーネルを破損することな
くＵＮＩＸベースのコンピュータシステムにおける消費
電力と発熱量とを低減することができる。この発明は、
割込みやＤＭＡ要求を多用するコンピュータシステム
や、高速ネットワークに使用されるコンピュータシステ
ムにうまく適用することができる。
【００２５】この発明の上述あるいは他の利点は、以下
に示す実施例の詳細な説明と図面とを参照することによ
って明らかになるであろう。
に示す実施例の詳細な説明と図面とを参照することによ
って明らかになるであろう。
【００２６】
【実施例】図４は、この発明の一実施例としての電力管
理機能を有するコンピュータシステム４４を示すブロッ
ク図である。このコンピュータシステム４４は、ＣＰＵ
４６と、ランダムアクセスメモリ（ＲＡＭ）４８と、ダ
イレクトメモリアクセス（ＤＭＡ）回路５０と、電力管
理回路（ＰＭＣ）５２と、スレーブ入出力（Ｉ／Ｏ）回
路５４とを有している。コンピュータシステム４４のこ
れら種々の構成要素は、Ｓバス（ＳＢＵＳ）５６、Ｅバ
ス（ＥＢＵＳ）５８、メモリバス６０、割込みバス６
２、レベル２割込みライン６４、および待機ライン６６
などの多数のバスや配線によって接続されている。
理機能を有するコンピュータシステム４４を示すブロッ
ク図である。このコンピュータシステム４４は、ＣＰＵ
４６と、ランダムアクセスメモリ（ＲＡＭ）４８と、ダ
イレクトメモリアクセス（ＤＭＡ）回路５０と、電力管
理回路（ＰＭＣ）５２と、スレーブ入出力（Ｉ／Ｏ）回
路５４とを有している。コンピュータシステム４４のこ
れら種々の構成要素は、Ｓバス（ＳＢＵＳ）５６、Ｅバ
ス（ＥＢＵＳ）５８、メモリバス６０、割込みバス６
２、レベル２割込みライン６４、および待機ライン６６
などの多数のバスや配線によって接続されている。
【００２７】ＣＰＵ４６としては、サン・マイクロシス
テムズ社（米国カリフォルニア州マウンテンビュー）の
ＳＰＡＲＣ（商標）マイクロプロセッサやこれと同等の
シングルチップ・マイクロプロセッサを使用することが
好ましい。ＣＰＵ４６は、ＳＢＵＳ５６とメモリバス６
０と割込みバス６２と待機ライン６６とに接続されてい
る。ＳＢＵＳ５６は、データバス（Ｄバス）６８とアド
レスバス（Ａバス）７０と、コントロールバス（Ｃバ
ス）７２とを含んでいる。
テムズ社（米国カリフォルニア州マウンテンビュー）の
ＳＰＡＲＣ（商標）マイクロプロセッサやこれと同等の
シングルチップ・マイクロプロセッサを使用することが
好ましい。ＣＰＵ４６は、ＳＢＵＳ５６とメモリバス６
０と割込みバス６２と待機ライン６６とに接続されてい
る。ＳＢＵＳ５６は、データバス（Ｄバス）６８とアド
レスバス（Ａバス）７０と、コントロールバス（Ｃバ
ス）７２とを含んでいる。
【００２８】ＣＰＵ４６は、「アクティブ」モード（動
作モード）においては、種々の入力信号に応答する。す
なわち、ＣＰＵ４６は、動作モードにある場合には、割
込みバス６２上で検出された割込みに応答する。割込み
バス６２は４ビットバスであり、１５レベルの割込みを
示すことができる。割込みは、割込みバスの値が０でな
い時、すなわち、割込みバスの値が＄１〜＄Ｆ（＄は１
６進数であることを示す）である時に検出される。割込
みバス６２の値が＄０である時には、現在このバス６２
上に割込みがないことを示している。
作モード）においては、種々の入力信号に応答する。す
なわち、ＣＰＵ４６は、動作モードにある場合には、割
込みバス６２上で検出された割込みに応答する。割込み
バス６２は４ビットバスであり、１５レベルの割込みを
示すことができる。割込みは、割込みバスの値が０でな
い時、すなわち、割込みバスの値が＄１〜＄Ｆ（＄は１
６進数であることを示す）である時に検出される。割込
みバス６２の値が＄０である時には、現在このバス６２
上に割込みがないことを示している。
【００２９】動作モードにある場合には、ＣＰＵ４６は
コントロールバス７２を介して入力されるＤＭＡ要求に
対しても応答する。コントロールバス７２は２６ビット
バスであり、コントロールバス７２の中の指定された５
本のＤＭＡラインが、ダイレクトメモリアクセスの要求
が出されていることをＣＰＵに示すために使用される。
コントロールバス７２を介して入力されるＤＭＡ要求に
対しても応答する。コントロールバス７２は２６ビット
バスであり、コントロールバス７２の中の指定された５
本のＤＭＡラインが、ダイレクトメモリアクセスの要求
が出されていることをＣＰＵに示すために使用される。
【００３０】このように、割込みとＤＭＡ要求は、ＣＰ
Ｕが応答すべき外部イベントと考えられている。この理
由は、割込みとＤＭＡ要求はコンピュータ内のイベント
ではあるが、ＣＰＵにとっては外部のイベントなので、
ＣＰＵが予期できない時に発生するからである。外部イ
ベントが受け取られたら、その時期に係わらず、ＣＰＵ
によって迅速に処理して、データの消失やＵＮＩＸカー
ネルの破損の可能性を防止すべきである。
Ｕが応答すべき外部イベントと考えられている。この理
由は、割込みとＤＭＡ要求はコンピュータ内のイベント
ではあるが、ＣＰＵにとっては外部のイベントなので、
ＣＰＵが予期できない時に発生するからである。外部イ
ベントが受け取られたら、その時期に係わらず、ＣＰＵ
によって迅速に処理して、データの消失やＵＮＩＸカー
ネルの破損の可能性を防止すべきである。
【００３１】動作モードでは、ＣＰＵ４６は、これらの
外部イベント、すなわち、割込みとＤＭＡ要求の両方に
応答する。しかし、この発明によれば、ＣＰＵ４６は、
待機モード（スタンドバイモード、スリープモードとも
言う）に移行することができ、このモードではほとんど
電力を消費せず、また、外部イベントにも応答しない。
待機モードは、待機ライン６６が電力管理回路５２によ
ってイネーブルされた時に開始される。ここで、「イネ
ーブルされる」とは、特定の機能が動作可能にされるこ
とを意味しており、システムによって設定された取り決
めに応じて、論理的なハイレベルまたはローレベルによ
って示される。また、「ディスエーブルされる」という
用語は、「イネーブルされる」こととは反対の条件や論
理状態を言う。待機ライン６６がイネーブルされると、
ＣＰＵは現在実行中の命令がどのようなものであっても
終了し、ＣＰＵ内部の状態遷移を禁止することによって
電力消費量を大幅に低減する。ＣＰＵの内部クロックは
動作を続けるが、これは、ＳＰＡＲＣプロセッサのＣＰ
Ｕではクロックを停止すると再起動時に問題が発生する
可能性があるからである。他のＣＰＵタイプを使用する
場合には、ＣＰＵの内部クロックの周波数を低下させた
り停止したりすることによって電力消費量を低減するこ
とが可能である。ＣＰＵの待機モードとスリープモード
は、当業者に周知の方法で実行される。
外部イベント、すなわち、割込みとＤＭＡ要求の両方に
応答する。しかし、この発明によれば、ＣＰＵ４６は、
待機モード（スタンドバイモード、スリープモードとも
言う）に移行することができ、このモードではほとんど
電力を消費せず、また、外部イベントにも応答しない。
待機モードは、待機ライン６６が電力管理回路５２によ
ってイネーブルされた時に開始される。ここで、「イネ
ーブルされる」とは、特定の機能が動作可能にされるこ
とを意味しており、システムによって設定された取り決
めに応じて、論理的なハイレベルまたはローレベルによ
って示される。また、「ディスエーブルされる」という
用語は、「イネーブルされる」こととは反対の条件や論
理状態を言う。待機ライン６６がイネーブルされると、
ＣＰＵは現在実行中の命令がどのようなものであっても
終了し、ＣＰＵ内部の状態遷移を禁止することによって
電力消費量を大幅に低減する。ＣＰＵの内部クロックは
動作を続けるが、これは、ＳＰＡＲＣプロセッサのＣＰ
Ｕではクロックを停止すると再起動時に問題が発生する
可能性があるからである。他のＣＰＵタイプを使用する
場合には、ＣＰＵの内部クロックの周波数を低下させた
り停止したりすることによって電力消費量を低減するこ
とが可能である。ＣＰＵの待機モードとスリープモード
は、当業者に周知の方法で実行される。
【００３２】待機ライン６６が電力管理回路によってデ
ィスエーブルされると、クロックがリスタートし、ＣＰ
Ｕ４６が次のオペレーションを実行する準備が整う。前
述したように、通常はＣＰＵ４６がアイドルループにあ
る時に待機モードに移行するので、次のオペレーション
はＮＯＰ処理である。しかし、後で詳述するように、待
機ライン６６は、システム４４において割込みやＤＭＡ
要求が検出された時に電力管理回路によってディスエー
ブルされ、これによってＣＰＵ４６が動作モードに移行
する。従って、復帰時（再アクティブ時）において、Ｃ
ＰＵ４６は割込みやＤＭＡ要求を処理するために呼び出
される。
ィスエーブルされると、クロックがリスタートし、ＣＰ
Ｕ４６が次のオペレーションを実行する準備が整う。前
述したように、通常はＣＰＵ４６がアイドルループにあ
る時に待機モードに移行するので、次のオペレーション
はＮＯＰ処理である。しかし、後で詳述するように、待
機ライン６６は、システム４４において割込みやＤＭＡ
要求が検出された時に電力管理回路によってディスエー
ブルされ、これによってＣＰＵ４６が動作モードに移行
する。従って、復帰時（再アクティブ時）において、Ｃ
ＰＵ４６は割込みやＤＭＡ要求を処理するために呼び出
される。
【００３３】ＲＡＭ４８は、メモリバス６０を介してＣ
ＰＵ４６に接続されている。当業者に周知なように、メ
モリバス６０は、それ自身のデータラインとアドレスラ
インとコントロールラインとを有している。ＲＡＭ４８
は、システム４４の「スクラッチパッド（メモ帳）」メ
モリとして使用され、ＤＭＡ回路５０で生成されたＤＭ
Ａ要求をＣＰＵ４６が処理すると、ＤＭＡ回路５０から
アクセスできる。
ＰＵ４６に接続されている。当業者に周知なように、メ
モリバス６０は、それ自身のデータラインとアドレスラ
インとコントロールラインとを有している。ＲＡＭ４８
は、システム４４の「スクラッチパッド（メモ帳）」メ
モリとして使用され、ＤＭＡ回路５０で生成されたＤＭ
Ａ要求をＣＰＵ４６が処理すると、ＤＭＡ回路５０から
アクセスできる。
【００３４】ＤＭＡ回路５０は、ＳＣＳＩ入力、オーデ
ィオ入力、イーサネット入力等の種々の入力端子を有し
ている。これらの入力に共通している点は、システムの
資源（リソース）に迅速にアクセスする必要がある非常
に高速なデバイスに接続されている、というところにあ
る。従って、ＤＭＡ回路５０が、データをシステム４４
内に転送する要求を検出したとき、あるいは、データを
システム外部のこれらのデバイスの１つに転送するとい
うＣＰＵからの要求を検出したときに、コントロールバ
ス６２のコントロールラインの１つにＤＭＡ要求が生成
され、ＣＰＵ４６はＤＭＡ処理モードに移行する。この
ＤＭＡ処理モードでは、ＣＰＵ４６は通常の処理を止め
て、ＤＭＡ回路５０はＲＡＭ４８のようなシステム資源
に直接アクセスすることが許可される。換言すれば、ダ
イレクトメモリアクセスの間は、ＤＭＡ回路５０がＣＰ
Ｕ４６の代わりにＲＡＭ４８をコントロールする。ま
た、逆に、データがＲＡＭ４８から例えばイーサネット
に転送される場合には、ＲＡＭ４８はＣＰＵ４６ではな
くＤＭＡ回路５０に制御されている。
ィオ入力、イーサネット入力等の種々の入力端子を有し
ている。これらの入力に共通している点は、システムの
資源（リソース）に迅速にアクセスする必要がある非常
に高速なデバイスに接続されている、というところにあ
る。従って、ＤＭＡ回路５０が、データをシステム４４
内に転送する要求を検出したとき、あるいは、データを
システム外部のこれらのデバイスの１つに転送するとい
うＣＰＵからの要求を検出したときに、コントロールバ
ス６２のコントロールラインの１つにＤＭＡ要求が生成
され、ＣＰＵ４６はＤＭＡ処理モードに移行する。この
ＤＭＡ処理モードでは、ＣＰＵ４６は通常の処理を止め
て、ＤＭＡ回路５０はＲＡＭ４８のようなシステム資源
に直接アクセスすることが許可される。換言すれば、ダ
イレクトメモリアクセスの間は、ＤＭＡ回路５０がＣＰ
Ｕ４６の代わりにＲＡＭ４８をコントロールする。ま
た、逆に、データがＲＡＭ４８から例えばイーサネット
に転送される場合には、ＲＡＭ４８はＣＰＵ４６ではな
くＤＭＡ回路５０に制御されている。
【００３５】電力管理回路（ＰＭＣ）５２は、ＥＢＵＳ
５８と、割込みバス６２と、レベル２割込みライン６４
と、待機ライン６６と、ＳＢＵＳ５６のコントロールバ
ス７２の５本のラインとに接続されている。電力管理回
路５２の主な機能は、割込みバス６２上の割込みをモニ
タ（監視）することと、コントロールバス６２上のＤＭ
Ａ要求をモニタすることである。割込みやＤＭＡ要求が
検出されると、待機ライン６６がディスエーブルされて
ＣＰＵ４６を動作モードに「目覚め」させ、ＣＰＵ４６
がＤＭＡ要求や割込み（すなわち外部イベント）を処理
できるようにする。
５８と、割込みバス６２と、レベル２割込みライン６４
と、待機ライン６６と、ＳＢＵＳ５６のコントロールバ
ス７２の５本のラインとに接続されている。電力管理回
路５２の主な機能は、割込みバス６２上の割込みをモニ
タ（監視）することと、コントロールバス６２上のＤＭ
Ａ要求をモニタすることである。割込みやＤＭＡ要求が
検出されると、待機ライン６６がディスエーブルされて
ＣＰＵ４６を動作モードに「目覚め」させ、ＣＰＵ４６
がＤＭＡ要求や割込み（すなわち外部イベント）を処理
できるようにする。
【００３６】電力管理回路５２の他の機能は、後で詳述
するように、周辺装置のパワーオフ（電源停止）を行な
うことである。このタスクを実行するために、電力管理
回路５２内の種々のデバイスレジスタがＣＰＵ４６によ
って書き込まれ、そのデバイスのパワーオンやパワーオ
フがなされる。ここで、「レジスタ」とは、１ビット以
上の情報を格納する能力を有する記憶メカニズムを意味
する。換言すれば、レジスタとしては、フリップフロッ
プのような単一の記憶要素や、論理ユニットとして集積
されている一連の記憶要素を使用することができる。こ
の実施例におけるレジスタは、好ましくは８ビット幅を
有しているが、各レジスタのすべてのビットが機能して
いる必要はない。電力管理回路５２は、パワーバス５９
を介してフロッピドライブのような周辺装置を起動した
り停止させたりするように機能する。例えば、電力管理
回路５２は、ＥＰＲＯＭや、フロッピドライブポート
や、シリアルポートや、バッテリのスイッチを切ってエ
ネルギを節約すべきことを、パワーバス５９を介して指
示することができる。
するように、周辺装置のパワーオフ（電源停止）を行な
うことである。このタスクを実行するために、電力管理
回路５２内の種々のデバイスレジスタがＣＰＵ４６によ
って書き込まれ、そのデバイスのパワーオンやパワーオ
フがなされる。ここで、「レジスタ」とは、１ビット以
上の情報を格納する能力を有する記憶メカニズムを意味
する。換言すれば、レジスタとしては、フリップフロッ
プのような単一の記憶要素や、論理ユニットとして集積
されている一連の記憶要素を使用することができる。こ
の実施例におけるレジスタは、好ましくは８ビット幅を
有しているが、各レジスタのすべてのビットが機能して
いる必要はない。電力管理回路５２は、パワーバス５９
を介してフロッピドライブのような周辺装置を起動した
り停止させたりするように機能する。例えば、電力管理
回路５２は、ＥＰＲＯＭや、フロッピドライブポート
や、シリアルポートや、バッテリのスイッチを切ってエ
ネルギを節約すべきことを、パワーバス５９を介して指
示することができる。
【００３７】スレーブＩ／Ｏ回路５４は、ＥＰＲＯＭ
や、フロッピディスクドライブや、シリアルポートや、
バッテリモニタなどの多数の周辺装置に接続されてい
る。これらの周辺装置の１つからデータが入力される
と、１〜１５の割込みレベルが割込みバス６２上に生成
されて、ＣＰＵ４６（ＣＰＵがアクティブな場合）また
は電力管理回路５２（ＣＰＵがアクティブでない場合）
に通告する。ＣＰＵ４６は、アクティブにされると、Ｓ
ＢＵＳ５６を介してスレーブＩ／Ｏ回路５４からデータ
を読取ることができる。
や、フロッピディスクドライブや、シリアルポートや、
バッテリモニタなどの多数の周辺装置に接続されてい
る。これらの周辺装置の１つからデータが入力される
と、１〜１５の割込みレベルが割込みバス６２上に生成
されて、ＣＰＵ４６（ＣＰＵがアクティブな場合）また
は電力管理回路５２（ＣＰＵがアクティブでない場合）
に通告する。ＣＰＵ４６は、アクティブにされると、Ｓ
ＢＵＳ５６を介してスレーブＩ／Ｏ回路５４からデータ
を読取ることができる。
【００３８】図５は、周辺装置のパワーオンとパワーオ
フのプロセス７４を示すフローチャートである。このプ
ロセス７４は図３に示すプロセス３５を修正したもので
あり、ＣＰＵ４６によって実行される。プロセス７４に
は、図３に示すプロセス３５の機能を修正し、向上させ
るための修正がなされている。従って、ＣＰＵ４６と周
辺装置の間にデータ転送の必要が生じた時に、修正され
たプロセス７４が呼び出される。プロセス７４は、ステ
ップ７６で開始され、ステップ７８において電力管理回
路５２の適切なレジスタにＣＰＵ４６が書き込みを行な
い、パワーバス５９を介して命令を伝達することによっ
て、その周辺装置の電源をオンにする。次に、周辺装置
がステップ８０においてセットアップされる。このステ
ップ８０は、プロセス３５におけるステップ３８と同じ
ステップである。次に、ステップ８２では、データが転
送される。このステップ８２は、プロセス３５のステッ
プ４０と実質的に同一のステップである。最後に、ステ
ップ８４において、ＣＰＵ４６が電力管理回路の適切な
レジスタに書込みを行ない、その周辺装置の電源をダウ
ンさせる。このプロセス７４は、ステップ８６において
終了する。
フのプロセス７４を示すフローチャートである。このプ
ロセス７４は図３に示すプロセス３５を修正したもので
あり、ＣＰＵ４６によって実行される。プロセス７４に
は、図３に示すプロセス３５の機能を修正し、向上させ
るための修正がなされている。従って、ＣＰＵ４６と周
辺装置の間にデータ転送の必要が生じた時に、修正され
たプロセス７４が呼び出される。プロセス７４は、ステ
ップ７６で開始され、ステップ７８において電力管理回
路５２の適切なレジスタにＣＰＵ４６が書き込みを行な
い、パワーバス５９を介して命令を伝達することによっ
て、その周辺装置の電源をオンにする。次に、周辺装置
がステップ８０においてセットアップされる。このステ
ップ８０は、プロセス３５におけるステップ３８と同じ
ステップである。次に、ステップ８２では、データが転
送される。このステップ８２は、プロセス３５のステッ
プ４０と実質的に同一のステップである。最後に、ステ
ップ８４において、ＣＰＵ４６が電力管理回路の適切な
レジスタに書込みを行ない、その周辺装置の電源をダウ
ンさせる。このプロセス７４は、ステップ８６において
終了する。
【００３９】従って、図３におけるプロセス３５から図
５のプロセス７４への修正点は、周辺装置のデバイスド
ライバが呼び出されるたびにその周辺装置の電源がオン
され、データ転送が完了するたびにその周辺装置の電源
がオフされるところにある。この方法によれば、周辺装
置は、それらが必要な時にのみ電源オンされるので、か
なりのエネルギが節約でき、また、システムで発生する
熱も低減できる。
５のプロセス７４への修正点は、周辺装置のデバイスド
ライバが呼び出されるたびにその周辺装置の電源がオン
され、データ転送が完了するたびにその周辺装置の電源
がオフされるところにある。この方法によれば、周辺装
置は、それらが必要な時にのみ電源オンされるので、か
なりのエネルギが節約でき、また、システムで発生する
熱も低減できる。
【００４０】図６は、マイクロプロセッサ４６が待機状
態に移行する際のプロセス８８を示すフローチャートで
ある。このプロセス８８はＣＰＵ４６によって実行され
るプロセスであり、図２のプロセス３０を修正したプロ
セス３０’が実行される。前述したように、図２のプロ
セス３０は、定期的に発生するレベル１０割込みによっ
て開始される「ハウスキーピング」プロセスであり、１
０ミリ秒毎に実行される。図６のプロセス８８は、ステ
ップ９０で開始され、ステップ９２においてレベル１０
のハウスキーピング作業（通常管理作業）が実行され
る。この作業は、図２の修正されていないレベル１０ハ
ンドラ３０によって処理されるハウスキーピング作業と
同一である。次に、修正されたプロセス３０’の最後の
ステップ９４において、ＣＰＵ４６が電力管理回路５２
の待機ビットに書込みを行ない、待機モードをアサート
（確立）する。後で詳述するように、電力管理回路５２
は待機ビットへの書込みに応答して、破線の矢印９６で
示すように、待機ライン６６をイネーブルにする。ＣＰ
Ｕ４６は、この後、現在実行中のあらゆるタスクを終了
して、ステップ９８で示されるように待機モードに移行
する。
態に移行する際のプロセス８８を示すフローチャートで
ある。このプロセス８８はＣＰＵ４６によって実行され
るプロセスであり、図２のプロセス３０を修正したプロ
セス３０’が実行される。前述したように、図２のプロ
セス３０は、定期的に発生するレベル１０割込みによっ
て開始される「ハウスキーピング」プロセスであり、１
０ミリ秒毎に実行される。図６のプロセス８８は、ステ
ップ９０で開始され、ステップ９２においてレベル１０
のハウスキーピング作業（通常管理作業）が実行され
る。この作業は、図２の修正されていないレベル１０ハ
ンドラ３０によって処理されるハウスキーピング作業と
同一である。次に、修正されたプロセス３０’の最後の
ステップ９４において、ＣＰＵ４６が電力管理回路５２
の待機ビットに書込みを行ない、待機モードをアサート
（確立）する。後で詳述するように、電力管理回路５２
は待機ビットへの書込みに応答して、破線の矢印９６で
示すように、待機ライン６６をイネーブルにする。ＣＰ
Ｕ４６は、この後、現在実行中のあらゆるタスクを終了
して、ステップ９８で示されるように待機モードに移行
する。
【００４１】ＣＰＵ４６は、待機ライン６６がイネーブ
ルにされている間は待機状態に留まっている。図６の破
線１００で示されるように、電力管理回路５２が待機ラ
イン６６をディスエーブルにすると、ステップ１０２に
おいてＣＰＵ４６が待機状態から抜け出し、処理を再開
する。プロセス８８は、ステップ１０４において終了す
る。
ルにされている間は待機状態に留まっている。図６の破
線１００で示されるように、電力管理回路５２が待機ラ
イン６６をディスエーブルにすると、ステップ１０２に
おいてＣＰＵ４６が待機状態から抜け出し、処理を再開
する。プロセス８８は、ステップ１０４において終了す
る。
【００４２】以上のことから明きらかなように、図６の
修正プロセス３０’は、割込みやＤＭＡ要求などの他の
プロセスが処理されていない限り、ハウスキーピングサ
イクルの終了のたびに（すなわち１０ミリ秒毎に）、Ｃ
ＰＵ４６を待機モードに移行させる。これによって、Ｃ
ＰＵ４６は、必要な場合にだけフルパワーを消費するこ
とになる。この待機モードでは、内部クロックが停止し
ている状態において、ＣＰＵは通常のエネルギ消費のご
く一部、例えば、通常のエネルギ消費の１％以下を消費
しているだけである。図６のステップ１０２に示される
ように、ＣＰＵが目覚めて動作モードに移行すると、Ｃ
ＰＵは通常はそのプログラムカウンタで示される次のス
テップを実行する。ＣＰＵは、図６のステップ９２にお
ける通常のレベル１０ハウスキーピング作業の終了後
に、ステップ９４で待機モードに移行するので、復帰後
の次のステップは図２に示すアイドルループのＮＯＰス
テップ２２であろう。しかし、待機ラインは、割込みや
ＤＭＡ要求、すなわち、外部イベントが検出された時に
ディスエーブルされるので、この場合には、復帰後に実
行される次のステップは、外部イベントを処理するため
のものである。例えば、割込みがＣＰＵ４６を目覚めさ
せる原因である場合には、実行される次のステップは図
２に示すマスタ割込みハンドラのステップ２４である。
修正プロセス３０’は、割込みやＤＭＡ要求などの他の
プロセスが処理されていない限り、ハウスキーピングサ
イクルの終了のたびに（すなわち１０ミリ秒毎に）、Ｃ
ＰＵ４６を待機モードに移行させる。これによって、Ｃ
ＰＵ４６は、必要な場合にだけフルパワーを消費するこ
とになる。この待機モードでは、内部クロックが停止し
ている状態において、ＣＰＵは通常のエネルギ消費のご
く一部、例えば、通常のエネルギ消費の１％以下を消費
しているだけである。図６のステップ１０２に示される
ように、ＣＰＵが目覚めて動作モードに移行すると、Ｃ
ＰＵは通常はそのプログラムカウンタで示される次のス
テップを実行する。ＣＰＵは、図６のステップ９２にお
ける通常のレベル１０ハウスキーピング作業の終了後
に、ステップ９４で待機モードに移行するので、復帰後
の次のステップは図２に示すアイドルループのＮＯＰス
テップ２２であろう。しかし、待機ラインは、割込みや
ＤＭＡ要求、すなわち、外部イベントが検出された時に
ディスエーブルされるので、この場合には、復帰後に実
行される次のステップは、外部イベントを処理するため
のものである。例えば、割込みがＣＰＵ４６を目覚めさ
せる原因である場合には、実行される次のステップは図
２に示すマスタ割込みハンドラのステップ２４である。
【００４３】図７は、電力管理回路（ＰＭＣ）５２によ
って実行されるプロセス１０６を示すフローチャートで
ある。このプロセス１０６は、ステップ１０８で開始さ
れ、ステップ１１０において、電力管理回路５２の待機
ビットがアサート（確立）されているか否かが確認され
る。アサートされていなければ、プロセス１０６は待機
ビットがアサートされるまで待つ待ち状態に入る。次に
ステップ１１１において、待機ライン６６がイネーブル
される。次に、ステップ１１２では、システム４４にお
いて外部イベントが検出されているか否かが決定され
る。外部イベントが検出されていなければ、プロセス１
０６は割込みやＤＭＡ要求を待つ待ち状態に再び入る。
外部イベントが検出されると、ステップ１１４において
待機ビットがデ・アサート（解除）され、ステップ１１
６において待機ライン６６上の信号がディスエーブルさ
れる。このプロセス１０６は、ステップ１１８において
終了する。
って実行されるプロセス１０６を示すフローチャートで
ある。このプロセス１０６は、ステップ１０８で開始さ
れ、ステップ１１０において、電力管理回路５２の待機
ビットがアサート（確立）されているか否かが確認され
る。アサートされていなければ、プロセス１０６は待機
ビットがアサートされるまで待つ待ち状態に入る。次に
ステップ１１１において、待機ライン６６がイネーブル
される。次に、ステップ１１２では、システム４４にお
いて外部イベントが検出されているか否かが決定され
る。外部イベントが検出されていなければ、プロセス１
０６は割込みやＤＭＡ要求を待つ待ち状態に再び入る。
外部イベントが検出されると、ステップ１１４において
待機ビットがデ・アサート（解除）され、ステップ１１
６において待機ライン６６上の信号がディスエーブルさ
れる。このプロセス１０６は、ステップ１１８において
終了する。
【００４４】以上のプロセス１０６から明らかなよう
に、電力管理回路は、ＣＰＵが待機モードにある時には
外部イベントのみを監視している。割込みやＤＭＡ要求
が検出されると、その割込みやＤＭＡ要求を処理するた
めに、ＣＰＵ４６が動作モードに設定される。ＣＰＵ４
６は、ステップ１１０において待機ビットをアサートす
ることによってステップ１０６を開始するので、ＣＰＵ
４６は、本質的に、ＣＰＵ自身を待機モードに移行させ
る際の制御を司っている。待機モードに入ると、ＣＰＵ
は自分で目覚めることはできず、電力管理回路５２が適
切な時に待機ライン６６をディスエーブルにしてＣＰＵ
４６を目覚めさせるのを待っている。
に、電力管理回路は、ＣＰＵが待機モードにある時には
外部イベントのみを監視している。割込みやＤＭＡ要求
が検出されると、その割込みやＤＭＡ要求を処理するた
めに、ＣＰＵ４６が動作モードに設定される。ＣＰＵ４
６は、ステップ１１０において待機ビットをアサートす
ることによってステップ１０６を開始するので、ＣＰＵ
４６は、本質的に、ＣＰＵ自身を待機モードに移行させ
る際の制御を司っている。待機モードに入ると、ＣＰＵ
は自分で目覚めることはできず、電力管理回路５２が適
切な時に待機ライン６６をディスエーブルにしてＣＰＵ
４６を目覚めさせるのを待っている。
【００４５】図８は、電力管理回路５２の内部回路を詳
細に示すブロック図である。電力管理回路５２は、デコ
ーダ１２０と、レジスタアレイ１２２と、出力マルチプ
レクサ（ＭＵＸ）１２４とを備えている。電力管理回路
５２は、さらに、ダイナミックシステム変更ロジック
（ＤＳＣ論理回路）１２６と、レベル２割込みロジック
１２８とを含んでいる。
細に示すブロック図である。電力管理回路５２は、デコ
ーダ１２０と、レジスタアレイ１２２と、出力マルチプ
レクサ（ＭＵＸ）１２４とを備えている。電力管理回路
５２は、さらに、ダイナミックシステム変更ロジック
（ＤＳＣ論理回路）１２６と、レベル２割込みロジック
１２８とを含んでいる。
【００４６】ＥＢＵＳのアドレスバスの４本のライン
は、デコーダ１２０に入力されており、（この実施例で
は）１１本のデコーダ出力ライン１３０の中の１つにデ
コードされる。これらの出力ラインは「書込みイネーブ
ル」ラインＷＥと共に使用され、レジスタアレイ１２２
内の選択されたレジスタにデータを書き込む。もちろ
ん、４ラインのアドレスバスは１６個のレジスタまでの
アドレスを設定できるので、図８に示される実施例で
は、追加の周辺装置のために５個のレジスタをさらに持
つことができる。
は、デコーダ１２０に入力されており、（この実施例で
は）１１本のデコーダ出力ライン１３０の中の１つにデ
コードされる。これらの出力ラインは「書込みイネーブ
ル」ラインＷＥと共に使用され、レジスタアレイ１２２
内の選択されたレジスタにデータを書き込む。もちろ
ん、４ラインのアドレスバスは１６個のレジスタまでの
アドレスを設定できるので、図８に示される実施例で
は、追加の周辺装置のために５個のレジスタをさらに持
つことができる。
【００４７】レジスタアレイ１２２は、１つのアイドル
レジスタと、多数の周辺レジスタ（Ｉ／Ｏレジスタ、デ
バイスレジスタとも呼ぶ）を有している。アイドルレジ
スタは、ＣＰＵ４６を待機モードに移行させるために使
用されるビットを含んでいる。ここで使用されている周
辺レジスタは、キーボードレジスタと、マウスレジスタ
と、パワーラッチレジスタと、イーサネットレジスタ
と、ＳＣＳＩレジスタと、シリアルポートレジスタと、
オーディオポートレジスタと、ＩＳＤＮレジスタと、ア
ナログ−デジタル（Ａ／Ｄ）制御レジスタと、テストレ
ジスタとを含んでいる。勿論、追加のレジスタや異なる
レジスタを用いることも可能である。
レジスタと、多数の周辺レジスタ（Ｉ／Ｏレジスタ、デ
バイスレジスタとも呼ぶ）を有している。アイドルレジ
スタは、ＣＰＵ４６を待機モードに移行させるために使
用されるビットを含んでいる。ここで使用されている周
辺レジスタは、キーボードレジスタと、マウスレジスタ
と、パワーラッチレジスタと、イーサネットレジスタ
と、ＳＣＳＩレジスタと、シリアルポートレジスタと、
オーディオポートレジスタと、ＩＳＤＮレジスタと、ア
ナログ−デジタル（Ａ／Ｄ）制御レジスタと、テストレ
ジスタとを含んでいる。勿論、追加のレジスタや異なる
レジスタを用いることも可能である。
【００４８】マルチプレクサ１２４は、レジスタアレイ
１２２の種々のレジスタに接続されている多数のバス１
３２からの入力を受け取る。これらのバスはレジスタと
同じビット幅を有しており、この実施例においては、８
ビットの幅を有している。ＥＢＵＳのアドレスライン
は、ＭＵＸ１２４に入力されて、レジスタアレイ１２２
のレジスタに接続されているバス１３２の中から１本を
選択して、出力バス１３４に出力する。この出力バス１
３４は、８ビットのトライステートバッファ１３６を介
してＥＢＵＳのデータラインに接続されている。このト
ライステートバッファ１３６は、レジスタアレイ１２２
が書込み可能でない時にのみアクティブになる。ＥＢＵ
Ｓのデータラインはまた、書込みイネーブル（ＷＥ）信
号によってイネーブルされる８ビットのトライステート
バッファ１３８を介してレジスタアレイ１２２に接続さ
れている。
１２２の種々のレジスタに接続されている多数のバス１
３２からの入力を受け取る。これらのバスはレジスタと
同じビット幅を有しており、この実施例においては、８
ビットの幅を有している。ＥＢＵＳのアドレスライン
は、ＭＵＸ１２４に入力されて、レジスタアレイ１２２
のレジスタに接続されているバス１３２の中から１本を
選択して、出力バス１３４に出力する。この出力バス１
３４は、８ビットのトライステートバッファ１３６を介
してＥＢＵＳのデータラインに接続されている。このト
ライステートバッファ１３６は、レジスタアレイ１２２
が書込み可能でない時にのみアクティブになる。ＥＢＵ
Ｓのデータラインはまた、書込みイネーブル（ＷＥ）信
号によってイネーブルされる８ビットのトライステート
バッファ１３８を介してレジスタアレイ１２２に接続さ
れている。
【００４９】ダイナミックシステム変更ロジック（ＤＳ
Ｃ論理回路）１２６は、システムの稼働中におけるシス
テムの変更を検出するために使用される。例えば、電源
スイッチは、切換えられた時にＤＳＣ論理回路１２６へ
の入力信号を発生する。同様に、イーサネットケーブル
が接続されたり切り放されたりしたときにも、ＤＳＣ論
理回路１２６のＴＰＥＩＮ入力ライン上に入力信号が生
成される。図８において「他の」入力が記されているよ
うに、他のダイナミックなシステムの変更も同様にして
ＤＳＣ論理回路１２６によってモニタされる。ダイナミ
ックなシステムの変更は、システムの電力消費量に影響
を与えることがあるので、これをモニタすることは電力
節約の観点からも有益である。例えば、イーサネットの
ケーブルが切り放されると、イーサネットレジスタのビ
ットがセットされる。このビットはシステムによって読
取られ、システムはそのイーサネットケーブルのための
ドライバを除去できることが解るので、電力を節約する
ことができる。
Ｃ論理回路）１２６は、システムの稼働中におけるシス
テムの変更を検出するために使用される。例えば、電源
スイッチは、切換えられた時にＤＳＣ論理回路１２６へ
の入力信号を発生する。同様に、イーサネットケーブル
が接続されたり切り放されたりしたときにも、ＤＳＣ論
理回路１２６のＴＰＥＩＮ入力ライン上に入力信号が生
成される。図８において「他の」入力が記されているよ
うに、他のダイナミックなシステムの変更も同様にして
ＤＳＣ論理回路１２６によってモニタされる。ダイナミ
ックなシステムの変更は、システムの電力消費量に影響
を与えることがあるので、これをモニタすることは電力
節約の観点からも有益である。例えば、イーサネットの
ケーブルが切り放されると、イーサネットレジスタのビ
ットがセットされる。このビットはシステムによって読
取られ、システムはそのイーサネットケーブルのための
ドライバを除去できることが解るので、電力を節約する
ことができる。
【００５０】割込み論理回路１２８は、レジスタアレイ
１２２の中でレベル２割込みに対応するレジスタをモニ
タする。レベル２割込みを示すレジスタの１つにビット
がセットされると、割込み論理回路１２８は割込みライ
ン６４をイネーブルする。
１２２の中でレベル２割込みに対応するレジスタをモニ
タする。レベル２割込みを示すレジスタの１つにビット
がセットされると、割込み論理回路１２８は割込みライ
ン６４をイネーブルする。
【００５１】この図から明らかなように、書込みイネー
ブルＷＥをイネーブルにし、ＥＢＵＳのアドレスバスで
適切なレジスタのアドレスを与えることによって、ＥＢ
ＵＳのデータラインからレジスタアレイ１２２のレジス
タに書き込みを行なうことができる。書込みイネーブル
ＷＥをディスエーブルし、ＥＢＵＳのアドレスバス上に
所望のレジスタのアドレスを与えることによって、レジ
スタアレイ１２２のレジスタからＥＢＵＳのデータバス
上に読出すこともできる。
ブルＷＥをイネーブルにし、ＥＢＵＳのアドレスバスで
適切なレジスタのアドレスを与えることによって、ＥＢ
ＵＳのデータラインからレジスタアレイ１２２のレジス
タに書き込みを行なうことができる。書込みイネーブル
ＷＥをディスエーブルし、ＥＢＵＳのアドレスバス上に
所望のレジスタのアドレスを与えることによって、レジ
スタアレイ１２２のレジスタからＥＢＵＳのデータバス
上に読出すこともできる。
【００５２】アイドルレジスタの８本の出力ラインの１
つは待機ライン６６である。従って、待機ライン６６
は、アイドルレジスタの１ビット（待機ビット）に関連
づけられている。この待機ビットは、ＣＰＵ４６が待機
モードに入りたい場合にＣＰＵ４６によってセットされ
る。待機ビットは、５本のＤＭＡ要求ラインと、４本の
割込みバスラインとを入力とするＯＲゲートの出力によ
ってリセットされる。これらのラインの中のいずれか１
つがイネーブルされると、これは「外部イベント」が起
こった結果であり、待機ビットがリセットされる。この
結果、待機ラインはディスエーブルされ、ＣＰＵが目覚
めて動作モードになる。
つは待機ライン６６である。従って、待機ライン６６
は、アイドルレジスタの１ビット（待機ビット）に関連
づけられている。この待機ビットは、ＣＰＵ４６が待機
モードに入りたい場合にＣＰＵ４６によってセットされ
る。待機ビットは、５本のＤＭＡ要求ラインと、４本の
割込みバスラインとを入力とするＯＲゲートの出力によ
ってリセットされる。これらのラインの中のいずれか１
つがイネーブルされると、これは「外部イベント」が起
こった結果であり、待機ビットがリセットされる。この
結果、待機ラインはディスエーブルされ、ＣＰＵが目覚
めて動作モードになる。
【００５３】パワーバスは、デバイスレジスタのそれぞ
れ１本の「パワービット（電力ビット）」ラインに接続
された多数のラインを含んでいる。１つのデバイスレジ
スタのパワービットがセットされる（これは前述したよ
うにＣＰＵによって行なわれる）と、そのパワービット
ラインがイネーブルされて、関連した周辺装置がパワー
オフされる。そのパワービットがリセットされると、パ
ワーバス５９の関連したラインがディスエーブルされ
て、その周辺装置への電源がイネーブルされる。
れ１本の「パワービット（電力ビット）」ラインに接続
された多数のラインを含んでいる。１つのデバイスレジ
スタのパワービットがセットされる（これは前述したよ
うにＣＰＵによって行なわれる）と、そのパワービット
ラインがイネーブルされて、関連した周辺装置がパワー
オフされる。そのパワービットがリセットされると、パ
ワーバス５９の関連したラインがディスエーブルされ
て、その周辺装置への電源がイネーブルされる。
【００５４】以上、本発明を好適な実施例に基づいて説
明したが、本発明は上記実施例に限定されるものではな
く、本発明の要旨の範囲内における様々な変更・置換・
等価物がある。また、本発明の方法と装置の両方を実現
するための他の種々の手段がある。従って、以下に記載
するクレームは、本発明の要旨を超えない範囲のこのよ
うな変形・置換・等価物をも含むものである。
明したが、本発明は上記実施例に限定されるものではな
く、本発明の要旨の範囲内における様々な変更・置換・
等価物がある。また、本発明の方法と装置の両方を実現
するための他の種々の手段がある。従って、以下に記載
するクレームは、本発明の要旨を超えない範囲のこのよ
うな変形・置換・等価物をも含むものである。
【図１】従来のＵＮＩＸベースのコンピュータシステム
のプロセス１０を示すフローチャート。
のプロセス１０を示すフローチャート。
【図２】図１のステップ１８における「ＣＰＵ機能を実
行する」処理において割込みが発生した際のＣＰＵの応
答の詳細を示す図。
行する」処理において割込みが発生した際のＣＰＵの応
答の詳細を示す図。
【図３】入出力装置（周辺装置）によって生成される割
込みの通常のハンドリングを示すフローチャート。
込みの通常のハンドリングを示すフローチャート。
【図４】電力管理機能を有するコンピュータシステム４
４を示すブロック図。
４を示すブロック図。
【図５】周辺装置のパワーオンとパワーオフのプロセス
７４を示すフローチャート。
７４を示すフローチャート。
【図６】マイクロプロセッサ４６が待機状態に移行する
際のプロセス８８を示すフローチャート。
際のプロセス８８を示すフローチャート。
【図７】電力管理回路（ＰＭＣ）５２によって実行され
るプロセス１０６を示すフローチャート。
るプロセス１０６を示すフローチャート。
【図８】電力管理回路５２の内部回路を詳細に示すブロ
ック図。
ック図。
４４…コンピュータシステム ４６…ＣＰＵ ４６…マイクロプロセッサ ４８…ＲＡＭ ５０…ＤＭＡ回路 ５２…電力管理回路 ５４…スレーブＩ／Ｏ回路 ５６…ＳＢＵＳ ５８…ＥＢＵＳ ５９…パワーバス ６０…メモリバス ６２…コントロールバス ６６…待機ライン ７２…コントロールバス １２０…デコーダ １２２…レジスタアレイ １２４…マルチプレクサ １２６…ＤＳＣ論理回路 １２８…論理回路 １３０…デコーダ出力ライン １３２…バス １３４…出力バス １３６…トライステートバッファ １３８…トライステートバッファ
フロントページの続き (72)発明者 マーク・ダブリュウ．・インスレイ アメリカ合衆国 カリフォルニア州94086 サニーヴェイル，アゼリア・ドライブ, 1057
Claims (23)
- 【請求項１】 電力管理機能を有するコンピュータシス
テムであって、 外部イベントに応答する動作モードと、低出力状態にあ
って前記外部イベントに応答しない待機モードと、を有
する中央処理装置と、 前記中央処理装置に接続され、前記中央処理装置が前記
待機モードにある時に前記外部イベントをモニタして、
外部イベントの検出に応じて前記中央処理装置を前記動
作モードに設定する電力管理回路と、を備えるコンピュ
ータシステム。 - 【請求項２】 請求項１記載のコンピュータシステムで
あって、 前記中央処理装置は待機入力を有しており、 前記電力管理回路は、前記待機入力に接続された待機出
力を有し、前記待機入力をイネーブルすることによって
前記中央処理装置を前記待機モードに設定するととも
に、前記待機入力をディスエーブルすることによって前
記中央処理装置を前記動作モードに設定する、コンピュ
ータシステム。 - 【請求項３】 請求項２記載のコンピュータシステムで
あって、 前記電力管理回路は、前記待機出力を制御するためにバ
スを介して前記中央処理装置に接続された待機レジスタ
を有しており、 前記中央演算装置は、前記バスを介して前記待機レジス
タに書込みを行なうことによって、前記中央演算装置自
身を前記待機モードに設定する、コンピュータシステ
ム。 - 【請求項４】 前記外部イベントは割込みを含む、請求
項１ないし３のいずれかに記載のコンピュータシステ
ム。 - 【請求項５】 前記外部イベントはダイレクトメモリア
クセス要求を含む、請求項１ないし４のいずれかに記載
のコンピュータシステム。 - 【請求項６】 前記外部イベントは、割込みとダイレク
トメモリアクセス要求のうちの少なくとも一方である、
請求項１ないし３のいずれかに記載のコンピュータシス
テム。 - 【請求項７】 電力管理回路であって、 待機モードと動作モードのいずれであるかを示す内容を
保持する待機レジスタと、 前記待機レジスタに接続され、前記待機レジスタの内容
が待機モードを示す場合には待機イネーブル出力信号を
生成するとともに、前記待機レジスタの内容が動作モー
ドを示す場合には待機ディスエーブル出力信号を生成す
る論理回路と、 外部イベント入力と、 前記外部イベント入力と前記待機レジスタとに接続さ
れ、前記外部イベント入力に応答して前記待機レジスタ
の内容を前記動作モードに設定する論理回路と、を備え
る電力管理回路。 - 【請求項８】 請求項７記載の電力管理回路であって、
さらに、 前記待機レジスタに接続され、前記待機モードを示す内
容を前記待機レジスタに書き込むレジスタ入力、を備え
る電力管理回路。 - 【請求項９】 請求項８記載の電力管理回路であって、
さらに、 周辺装置に関連付けられた少なくとも１つのデバイスレ
ジスタを備え、前記デバイスレジスタの内容は前記周辺
装置に与えられる電力を制御する、電力管理回路。 - 【請求項１０】 請求項９記載の電力管理回路であっ
て、 前記デバイスレジスタは、複数の周辺装置に関連付けら
れた複数のデバイスレジスタの中の１つであり、前記複
数のデバイスレジスタの内容は、それぞれに関連付けら
れた複数の周辺装置に与えられる電力を制御する、電力
管理回路。 - 【請求項１１】 請求項１０記載の電力管理回路であっ
て、さらに、 入力アドレスバスと、 前記入力アドレスバスをデコードして前記待機レジスタ
と前記複数のデバイスレジスタとのうちの１つをイネー
ブルするデコーダと、を備える電力管理回路。 - 【請求項１２】 請求項１１記載の電力管理回路であっ
て、 前記複数のデバイスレジスタのそれぞれは、周辺装置部
分と電力部分とを有しており、 前記複数のデバイスレジスタの電力部分は、前記複数の
周辺装置の電源スイッチを制御する、電力管理回路。 - 【請求項１３】 請求項１２記載の電力管理回路であっ
て、さらに、 前記待機レジスタと前記複数のデバイスレジスタとに接
続された複数の入力と、データバスに接続された出力と
を有するマルチプレクサを備える、電力管理回路。 - 【請求項１４】 前記外部イベントは、割込みとダイレ
クトメモリアクセス要求とを含むグループから選択され
たイベントである、請求項７ないし１３のいずれかに記
載の電力管理回路。 - 【請求項１５】 コンピュータシステムの中央処理装置
に消費される電力を管理する方法であって、 外部イベントに応答する中央演算装置であって、動作モ
ードにある場合には、さらに、待機信号に応答して待機
モードに入る中央処理装置を設ける工程と、 前記中央処理装置が前記待機モードにある場合には前記
外部イベントに応答して、外部イベントの検出に応じて
前記中央処理装置を前記動作モードに設定する電力管理
回路を設ける工程と、を備える電力管理方法。 - 【請求項１６】 請求項１５記載の電力管理方法であっ
て、 前記電力管理回路を設ける工程は、少なくとも１つのデ
バイスレジスタを設ける工程を含み、 前記電力管理方法は、さらに、 前記電力管理回路に接続された少なくとも１つの周辺装
置を設ける工程を備えるとともに、 前記デバイスレジスタの内容は、前記周辺装置に与えら
れる電力を制御する、電力管理方法。 - 【請求項１７】 請求項１６記載の電力管理方法であっ
て、 前記電力管理回路を設ける工程は、さらに、複数のデバ
イスレジスタを設ける工程を備えており、 前記少なくとも１つの周辺装置を設ける工程は、 前記電力管理回路に接続された複数の周辺装置を設ける
工程を備えるとともに、 前記複数のデバイスレジスタの内容は、それぞれに関連
付けられた周辺装置に与えられる電力を制御する、電力
管理方法。 - 【請求項１８】 前記外部イベントは、割込みとダイレ
クトメモリアクセス要求とを含むグループから選択され
たイベントである、請求項１５ないし１７のいずれかに
記載の電力管理方法。 - 【請求項１９】 コンピュータシステムの中央処理装置
に消費される電力を管理する方法であって、 コンピュータシステムの中央処理装置を低電力の待機モ
ードに設定する工程と、 前記中央処理装置が応答すべき前記コンピュータシステ
ムの外部イベントをモニタする工程と、 前記中央処理装置が前記外部イベントに応答可能な動作
モードに前記中央処理装置を復帰させる工程と、を備え
る電力管理方法。 - 【請求項２０】 請求項１９記載の電力管理方法であっ
て、 前記中央処理装置を待機モードに設定する工程は、 前記中央処理装置が、前記中央処理装置とは独立に動作
する電力管理回路の待機レジスタに待機コマンドを書込
む工程と、 前記電力管理回路が前記中央処理装置の待機入力をイネ
ーブルする工程と、を備える電力管理方法。 - 【請求項２１】 請求項２０記載の電力管理方法であっ
て、 前記コンピュータシステムの外部イベントをモニタする
工程は、 前記電力管理回路が割込みとダイレクトメモリアクセス
要求とのうちの少なくとも１つを検出する工程と、 前記検出に応答して、復帰コマンドを前記待機レジスタ
に書き込む工程と、を備える電力管理方法。 - 【請求項２２】 請求項２１記載の電力管理方法であっ
て、 前記中央処理装置を復帰させる工程は、 前記電力管理回路が前記中央処理装置の前記待機入力を
ディスエーブルする工程を含む、電力管理方法。 - 【請求項２３】 請求項１９ないし２２のいずれかに記
載の電力管理方法であって、さらに、 前記中央処理装置が前記動作モードにある間に前記中央
処理装置によって周辺装置のドライバがロードされた場
合に、前記周辺装置の電源をオンする工程と、 前記中央処理装置が前記動作モードにある間に前記中央
処理装置によって周辺装置の前記ドライバが除去された
場合に、前記周辺装置の電源をオフする工程と、を備え
る電力管理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17943394A | 1994-01-10 | 1994-01-10 | |
| US08/179,433 | 1994-01-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0850523A true JPH0850523A (ja) | 1996-02-20 |
Family
ID=22656576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7018665A Pending JPH0850523A (ja) | 1994-01-10 | 1995-01-10 | コンピュータシステムにおける消費電力管理方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5649213A (ja) |
| EP (1) | EP0662652B1 (ja) |
| JP (1) | JPH0850523A (ja) |
| KR (1) | KR100352045B1 (ja) |
| DE (1) | DE69517712T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030017858A (ko) * | 2001-08-23 | 2003-03-04 | 엠텍비젼 주식회사 | 대기모드에서의 전력소모를 감소시키는 휴대용 전자장치 |
| US7120716B2 (en) | 2002-11-01 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and interrupt request output method thereof |
| CN103809730A (zh) * | 2014-02-18 | 2014-05-21 | 上海新储集成电路有限公司 | 一种低功耗可穿戴设备系统 |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5752011A (en) | 1994-06-20 | 1998-05-12 | Thomas; C. Douglas | Method and system for controlling a processor's clock frequency in accordance with the processor's temperature |
| US7167993B1 (en) * | 1994-06-20 | 2007-01-23 | Thomas C Douglass | Thermal and power management for computer systems |
| GB9603582D0 (en) | 1996-02-20 | 1996-04-17 | Hewlett Packard Co | Method of accessing service resource items that are for use in a telecommunications system |
| US5887179A (en) * | 1996-06-11 | 1999-03-23 | Motorola, Inc. | System power saving means and method |
| KR100378864B1 (ko) * | 1996-07-15 | 2003-05-17 | 칼소닉 칸세이 가부시끼가이샤 | 마이크로컴퓨터장치 |
| US5881276A (en) * | 1996-07-30 | 1999-03-09 | Intel Corporation | Manipulation of protected pages to reduce conditional statements |
| JP3039395B2 (ja) * | 1996-10-17 | 2000-05-08 | 日本電気株式会社 | 無線携帯端末における情報処理部の起動方式 |
| US5931950A (en) | 1997-06-17 | 1999-08-03 | Pc-Tel, Inc. | Wake-up-on-ring power conservation for host signal processing communication system |
| US5878264A (en) * | 1997-07-17 | 1999-03-02 | Sun Microsystems, Inc. | Power sequence controller with wakeup logic for enabling a wakeup interrupt handler procedure |
| US6055643A (en) * | 1997-09-25 | 2000-04-25 | Compaq Computer Corp. | System management method and apparatus for supporting non-dedicated event detection |
| US6216187B1 (en) | 1997-12-01 | 2001-04-10 | Toshiba America Information Systems, Inc. | System for powering down a portable computer in a docking station |
| US6167330A (en) * | 1998-05-08 | 2000-12-26 | The United States Of America As Represented By The Secretary Of The Air Force | Dynamic power management of systems |
| US6360328B1 (en) * | 1998-07-02 | 2002-03-19 | Yamaha Corporation | Plural sampling frequency signal processing by performing designated routines during sub-multiple time slots of each period |
| US6493827B1 (en) * | 1999-03-17 | 2002-12-10 | International Business Machines Corporation | Method and system for monitoring configuration changes in a data processing system |
| US7472215B1 (en) * | 1999-03-31 | 2008-12-30 | International Business Machines Corporation | Portable computer system with thermal enhancements and multiple power modes of operation |
| JP2001027916A (ja) * | 1999-05-12 | 2001-01-30 | Fujitsu Ltd | 電子機器及び電源制御装置並びに電源供給制御方法 |
| JP2001125690A (ja) * | 1999-10-26 | 2001-05-11 | Mitsubishi Electric Corp | マイクロコンピュータの誤動作防止装置及びマイクロコンピュータの誤動作防止方法 |
| US6886105B2 (en) * | 2000-02-14 | 2005-04-26 | Intel Corporation | Method and apparatus for resuming memory operations from a low latency wake-up low power state |
| TWI282918B (en) * | 2000-11-13 | 2007-06-21 | Intel Corp | Method, device, and system for placing a processor in an idle state |
| US6694428B2 (en) * | 2000-11-29 | 2004-02-17 | Palm One, Inc. | System for indentifying a peripheral device by sending an inquiry thereto after receiving an interrupt notification message if the interrupt and communication port meet predetermined conditions |
| KR100424484B1 (ko) * | 2001-07-05 | 2004-03-24 | 엘지전자 주식회사 | 중앙 처리 장치용 전원 공급기 |
| US20030212939A1 (en) * | 2002-05-09 | 2003-11-13 | Baker Ronald N. | Method and apparatus for selecting the operational mode of an integrated circuit |
| DE10327285A1 (de) * | 2003-06-17 | 2005-01-13 | Infineon Technologies Ag | Schaltungsanordnung |
| US8250406B2 (en) * | 2003-08-19 | 2012-08-21 | Intel Corporation | Operational state preservation in the absence of AC power |
| CN1327344C (zh) * | 2003-08-19 | 2007-07-18 | 英特尔公司 | 无交流电源时保存和恢复工作状态的基本输入/输出系统 |
| US20060179172A1 (en) * | 2005-01-28 | 2006-08-10 | Texas Instruments Incorporated | Method and system for reducing power consumption of a direct memory access controller |
| TWI266197B (en) * | 2005-04-11 | 2006-11-11 | Wistron Corp | Method for enabling or disabling a peripheral maintaining electrically connected to a computer system |
| US7631199B2 (en) * | 2005-06-30 | 2009-12-08 | Intel Corporation | Various methods and apparatuses for power states in a controller |
| US7574611B2 (en) * | 2005-11-28 | 2009-08-11 | Atmel Corporation | Command decoder for microcontroller based flash memory digital controller system |
| KR100763527B1 (ko) | 2005-12-07 | 2007-10-04 | 한국전자통신연구원 | 임베디드 리눅스 시스템에서 전력 관리 방법 및 장치 |
| KR101233168B1 (ko) * | 2006-04-24 | 2013-02-15 | 엘지전자 주식회사 | 둘 이상의 서브시스템이 내장된 시스템에 있어서 전력 제어방법 및 장치 |
| US7849334B2 (en) * | 2006-09-29 | 2010-12-07 | Intel Coporation | Transitioning a computing platform to a low power system state |
| US9141572B2 (en) | 2006-12-15 | 2015-09-22 | Microchip Technology Incorporated | Direct memory access controller |
| US8117475B2 (en) * | 2006-12-15 | 2012-02-14 | Microchip Technology Incorporated | Direct memory access controller |
| US8238538B2 (en) | 2009-05-28 | 2012-08-07 | Comcast Cable Communications, Llc | Stateful home phone service |
| WO2011068504A1 (en) | 2009-12-01 | 2011-06-09 | Hewlett-Packard Development Company, L.P. | Power-cap settings |
| US8327176B2 (en) | 2010-03-31 | 2012-12-04 | International Business Machines Corporation | Optimizing power management in multicore virtual machine platforms by dynamically variable delay before switching processor cores into a low power state |
| US8468383B2 (en) | 2010-12-08 | 2013-06-18 | International Business Machines Corporation | Reduced power failover system |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314231A (ja) * | 1986-07-04 | 1988-01-21 | Hitachi Ltd | デ−タ転送装置 |
| JPH0650457B2 (ja) * | 1987-10-14 | 1994-06-29 | シャープ株式会社 | コンピュータシステムのデバイス電源制御装置 |
| US4980836A (en) * | 1988-10-14 | 1990-12-25 | Compaq Computer Corporation | Apparatus for reducing computer system power consumption |
| EP0368144B1 (en) * | 1988-11-10 | 1996-02-07 | Motorola, Inc. | Digital computing system with low power mode |
| US5179710A (en) * | 1988-11-30 | 1993-01-12 | Laboratoire Europeen De Recherches Electroniques Avancees | Interface for amplifying logic signal from a signal line having a predetermined logic state to supply power to peripheral device |
| EP0675425B1 (en) * | 1989-06-30 | 1997-12-10 | Fujitsu Personal Systems, Inc. | A method for reducing power consumed by a computer |
| AU629019B2 (en) * | 1989-09-08 | 1992-09-24 | Apple Computer, Inc. | Power management for a laptop computer |
| US5247655A (en) * | 1989-11-07 | 1993-09-21 | Chips And Technologies, Inc. | Sleep mode refresh apparatus |
| JPH04230508A (ja) * | 1990-10-29 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | 低電力消費メモリ装置 |
| US5237692A (en) * | 1990-11-09 | 1993-08-17 | Ast Research Inc. | Internal interrupt controller for a peripheral controller |
| JP3034362B2 (ja) * | 1990-11-22 | 2000-04-17 | 株式会社日立製作所 | 周辺制御装置およびｓｃｓｉバス制御装置 |
| US5230074A (en) * | 1991-01-25 | 1993-07-20 | International Business Machines Corporation | Battery operated computer power management system |
| JPH05108193A (ja) * | 1991-10-15 | 1993-04-30 | Nec Corp | マイクロコンピユータ |
| JPH05189100A (ja) * | 1992-01-08 | 1993-07-30 | Nec Corp | 情報処理装置 |
| US5473767A (en) * | 1992-11-03 | 1995-12-05 | Intel Corporation | Method and apparatus for asynchronously stopping the clock in a processor |
| US5339445A (en) * | 1992-11-16 | 1994-08-16 | Harris Corporation | Method of autonomously reducing power consumption in a computer sytem by compiling a history of power consumption |
| US5548763A (en) * | 1993-07-26 | 1996-08-20 | International Business Machines Corporation | Desk top computer system having multi-level power management |
| KR950010897B1 (ko) * | 1993-08-06 | 1995-09-25 | 삼성전자주식회사 | 컴퓨터 시스템에서 컴퓨터 주변장치의 전원관리신호 발생방법 및 제어장치 |
| EP0654726B1 (en) * | 1993-11-23 | 1998-12-16 | Advanced Micro Devices, Inc. | Computer power management systems |
| US5493684A (en) * | 1994-04-06 | 1996-02-20 | Advanced Micro Devices | Power management architecture including a power management messaging bus for conveying an encoded activity signal for optimal flexibility |
-
1995
- 1995-01-10 DE DE69517712T patent/DE69517712T2/de not_active Expired - Fee Related
- 1995-01-10 EP EP95100241A patent/EP0662652B1/en not_active Expired - Lifetime
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-
1996
- 1996-04-22 US US08/636,010 patent/US5649213A/en not_active Expired - Lifetime
-
1997
- 1997-03-03 US US08/810,548 patent/US5721937A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030017858A (ko) * | 2001-08-23 | 2003-03-04 | 엠텍비젼 주식회사 | 대기모드에서의 전력소모를 감소시키는 휴대용 전자장치 |
| US7120716B2 (en) | 2002-11-01 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and interrupt request output method thereof |
| CN103809730A (zh) * | 2014-02-18 | 2014-05-21 | 上海新储集成电路有限公司 | 一种低功耗可穿戴设备系统 |
| CN103809730B (zh) * | 2014-02-18 | 2016-08-17 | 上海新储集成电路有限公司 | 一种低功耗可穿戴设备系统 |
Also Published As
| Publication number | Publication date |
|---|---|
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| KR950033777A (ko) | 1995-12-26 |
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