JPS61193240A - コンピユ−タ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータ装置に係り、特に、トレース情報
をハードウェアによ・り記憶装置に記憶できるようにし
たコンピュータ装置に関するものである。

〔従来の技術〕

従来、プログラム・デバッグ及びハードウェア障害情報
の解析の有力な手段として刻々変るハードウェア情報を
ユーザ・プログラム側でトレースしていた。上記ハード
ウェア情報をトレースしてトレース情報が得られる。

従来技術によるこの種コンピュータ装置は第７図に示す
。１は処理手段としての中央処理装置であり、２はユー
ザ・プログラムやトレース情報が格納される記憶装置と
しての主記憶装置で、３はチャネル制御装置を示し、４
は上記チャネル制御装置３に接続される入出力制御装置
を示す。一方、コンピュータ装置を動作させるものとし
てソフトウェア５があり、該ソフトウェア５にはユーザ
・プログラム６がある。このユーザ・プログラム６の中
にハードウェア情報をトレースするトレース・プログラ
ム７がある。トレースの内容として表１に示すように各
種トレース・テーブルがある。

次に、作用について説明する。

先ず、トレース情報には表１に示すように入出力割込み
関連情報、ＳＶＣ（スーパーバイザコール）割込み関連
情報、プログラム・チェック関連情報、外部割込み関連
情報及びマシンチェック割込み関連情報などがある。

而して、ソフトウェア５の一部であるユーザ・プログラ
ム６が中央処理装置１に接続されているチャネル制御装
置３．またこれに接続されている入出力制御装置／入出
力装置４に対して起動をかけ、その入出力装置４が動作
完了すると入出力割込みが発生する。ユーザ・プログラ
ム６は人出力割込みルーチンにおいてトレース・プログ
ラムを呼出し、それを介してこの入出力割込み関連情報
を主記憶装置２に格納する。以下、同様にこれらトレー
ス情報を時々刻々主記憶装置２に対して格納する。

〔発明が解決しようとする問題点〕

しかしながら従来技術によるこの種コンピュータ装置に
おいては、上述のようにハードウェア情報をユーザ・プ
ログラム６で個々にトレースする機能が必要であった。

然るに、この場合、プログラムが異なる毎にその都度、
トレース・プログラムを作成しなければならず、このた
め、トレース・プログラムを開発するのに時間を費いや
し、そのモジエールの分だけ主記憶領域が余分に必要で
あった。しかもソフトウェアで行なうためオーバーヘッ
ド時間が多（なり、高速度が要求されるコンビエータ装
置ではあまり良い方法でなかった。

従って、本発明の目的は、トレース情報をハードウェア
により処理することにより、ユーザプログラム開発の低
減を果たし、しかも、オーバーヘッド時間を短縮して高
速化を可能にしたコンピュータ装置を提供するにある。

ｃ問題点を解決するための手段〕 本発明は、トレース情報の格納を開始させるための制御
信号を出力する信号発生手段と、上記制御信号により駆
動され、上記トレース情報を記憶装置に出力するトレー
ス制御手段とを具備したものである。

〔作用〕

トレース情報の格納開始時に、信号発生手段が制御信号
を出力する。トレース制御手段は上記制御信号により駆
動され、トレース情報を記憶装置に格納する。

〔実施例〕

以下に、本発明の実施例を第１図乃至第５図に基づき説
明する。なお、従来技術と同一構成要素には同一符号を
付して説明を省略するものとする。

然るに、１１は本発明における命令出力手段としてのユ
ーザ・プログラムで、該ユーザ・プログラム１１には信
号発生手段１２が設けられている。

ここで、該信号発生手段１２は、上記ユーザ・プログラ
ム１１がトレース情報を記憶装置２に格納する旨の命令
を実行する際に、第２図に示す制御信号Ｓを出力するよ
うになっている。

又、１３は本発明における中央処理装置で、その詳細は
第２図に示す。

第２図中、１４は演算処理部、１５はチャネル・・イン
タフェース部を示し、チャネル制御装置３から上記チャ
ネル・インタフェース部１５を経由して入力された情報
（入出力割込み及び入出力動作に係るハードウェア情報
）は、Ａバス１６を通して上記演算処理部１４に伝達さ
れる。また、その他の情報はＢバス１７など他のバスを
経由して伝達されるもので、しかも、これらバスはトレ
ース制御回路１８にも伝達されるようになっている。

また、上記制御信号Ｓはトレースするか否かの信号で“
ｌ”の場合のみ上記トレース制御回路１８が動作する。

また、計時機構１９はトレースしたときの時間を伝達す
るもので上記トレース制御回路１８または演算処理部１
４に伝達される。一方、上記トレース制御回路１８はフ
ァームウェア部２０と密接な関係にあり、トレース情報
の組立て、制御、バッファリングなどについては両者は
一体となって処理される。また、２２は主記憶インタフ
ェース部で、該主記憶インタフェース部２２は、主記憶
装置２とのインタフェースを制御する。上記トレース制
御回路１８及びファームウェア部２０によりトレース制
御手段２１が構成され、該トレース制御回路１８及びフ
ァームウェア部２０で組立て、られたトレース情報は主
記憶装置２に格納される。

第３図はトレース・テーブルを具体的に表わしたもので
ある。２４はファームウェア部２０に常駐するトレース
のバッファを示したものである。

このトレース・バッファ２４にはトレースの要因を示す
トレース・ツー１２５９発生時間を示す計時機構の内容
２６．また各種のトレース情報２７カくある。又、第５
図中、２８は各トレースの内容を例に示したもので、こ
の例では入出力割込み情報のトレース情報を示す。又、
第３図中、２９は主記憶装置２内のトレース・バッファ
を示したもので、ファームウェア部２０に常駐するトレ
ース・バッファの内容が主記憶袋Ｗ２に対してトレース
・イニシャル・ポインターＰ１から次々格納される。

そしてＭＡＸサイズＰｎを越えると再びトレース・イニ
シャル・ポインターＰ１に戻り同様に繰返し行なわれる
。

次に、作用について説明する。

第１図においてユーザ・プログラム１１によってコンピ
ュータ装置を動作させるが、そのときその動作に伴って
割込み情報などソフトウェア・インタフェースとして必
要なハードウェア情報が発生する。そのときユーザ・プ
ログラム１１によっである命令またはパラメータを与え
ることによって、中央処理装置１３により自動的にトレ
ースされ、そのトレース情報が主記憶装置２に格納され
る。

次に、例として入出力動作に伴なう割込み情報がどのよ
うにしてトレースされるかを以下に説明する。

入出力割込みが発生するとその要因がチャネル制御装置
３から第２図のチャネル・インタフェース部１５を経由
してＡバス１６に乗せられ、第２図に示す演算処理部１
４及びトレース制御回路１８に送り込まれる。そのとき
第２図に示す制御信号Ｓがオンであると、トレース制御
回路１８が動作する。オフであると何も動作しない。こ
の制御信号Ｓはユーザ・プログラム１１のある命令（例
、ＴＲＡＣＥ命令）を実行するとオンになるものである
。何も指定しないとオフとなる。

以降については第３図と、第４図と、第５図に基づき説
明する。なお、第３図において用いる用語の説明は第４
図の図表に示す。

然るに、トレース情報がトレース制御回路１８に送り込
まれると、そのファームウェア部２０の機能で、トレー
スが行なわれる。第６図においてステップＳ１はトレー
スを行なうか行なわないかを示すもので、第２図の制御
信号ＳがオンであるとステップＳ２へ進む。オフである
と何もしないで終了（ＥＮＤヘリターン）する。ステッ
プＳ２では各バスから送りこまれた情報からトレース・
コードを生成してトレース・バッファに格納する。

このトレース・バッファはファームウェア部２０にある
もので一時的なバッファである。このトレース・コード
は後でユーザ・プログラム１１が編集して出力するとき
用いられるもので、各種のトレースを認識するときに用
いる。この動作が完了するとステップＳ３へ進む。ここ
で第２図に示す　。

計時機構１９の内容を読取りトレース・バッファに格納
する。この計時機構１９は精密な時計で、マイクロ秒単
位の精度を持つ精密なものであり、ハードウェアの微妙
なタイミングを測定するには有効である。この動作が完
了するとステップＳ４へ進む。ステップＳ４では各種の
トレースするハードウェア情報をトレース・バッファ・
エリアに格納する。この情報は第３図の例に示しである
ようにそれぞれの情報によって異なる。この動作が完了
するとステップＳ５へ進む。ステップＳ５では一時、ト
レース・バッファに格納されたトレース情報を主記憶装
置２に格納する動作をする。かかる動作は、第２図の主
記憶インタフェース部２２を経由して行なわれる。この
とき、第３図中、カーレント・トレース・ポインターＰ
で指定する領域にトレース・レングスだけ格納する。こ
のカーレント・トレース・ポインターＰはユーザ・プロ
グラムのある機械命令で与えられるもので、最初はイニ
シャル・トレース・ポインターＰ１となる。トレースを
１回繰返す毎にトレース・レングスだけ加わり最大ポイ
ンター、つまりトレースＭＡＸサイズＰｎを越えると再
びイニシャル・ポインターＰ１にセットされる。ステッ
プＳ５によってトレース情報が主記憶装置２に格納され
るとステップＳ６へ進む。ステップＳ６ではトレース・
カーレント・ポインターＰにトレース・レングスを加え
、それを再びカーレント・トレース・ポインターＰにセ
ットする。ステップＳ７ではカーレント・トレース・ポ
インターＰが最大領域を越えたかどうかテストするもの
で、この領域を越えるとステップＳ８に進み、イニシャ
ル・トレース・ポインターＰ１をカーレント・トレース
・ポインターＰにセットする。ステップＳ１からステッ
プＳ８までが主な動作で、トレースはこの流れに従って
行なわれる。第３図において、矢印はトレース情報が主
記憶装置２のトレース・イニシャル・ポインターＰ１か
ら順々に格納され、トレースＭＡＸサイズＰｎを越える
と再びトレース・イニシャル・ポインターＰ１からトレ
ースされることを示している。一方、第２図に戻り、ト
レースされた情報はトレース・バッファ２１を経由して
主記憶インタフェース部２２を経て、主記憶装置２に格
納される。以下、同様な手順で各ハードウェア情報がト
レースされる。この方式の特徴としてトレースの有／無
を任意にプログラムから指定でき、主記憶装置に格納す
る領域及びその領域の長さ、及びトレコス・レングスが
任意にプログラムで与えることができることである。ま
たソフトウェア情報のトレースもユーザ・プログラムか
ら任意に与えることが可能である。゛ 以上のように、この発明によれば従来ソフトウェアの言
語でハードウェア情報をトレースしていたが、実施例に
示すようにトレース制御回路１８を、設けることによっ
てトレースするプログラムが省略できるばかりでなく、
高速にしかも時間の観測など精度の高いデータをトレー
スすることができる。　　　　　　　　　　　　　・・
　　、　　。

この機能を用いることによってハードウェア・インタフ
ェースに関連するプログラムのデバッグが容易に行なえ
、またハードウニ”アのトラブル時にも有力なツールと
なるなどの効果がある。

なお、上記の実施例ではコンピュータの中央処理装置の
場合について説明したが、コンピュータシステムを構成
するすべての機器、たとえば簡単なマイクロ・コンピュ
ータとか比較的規模の大きい入出力制御装置であっても
よく、上記実施例と同様かあるいはそれ以上の効果を発
揮することができる。

〔効果〕

以上説明したように本発明によれば、トレース情゛報の
格納を開始させるための制御信号を出力する信号発生手
段と、上記制御信号により駆動され、上記トレース情報
を記憶装置に出力するトレース制御手段とを具備したた
め一従来技術のようにトレースプログラムを省略できる
だけで、各種命令を実行する処理スピードが高速化する
。

【図面の簡単な説明】

第１図は本発明ので実施例による概略構成図、第２図は
第１図中の中央処理装置の詳細構成図、第３図はトレー
ス・バッファの内容及び主記憶装置の内容を示した図、
第４図は用語の説明を行なう図表、第５図は、トレース
情報の一例として入出力割込み情報を示し、第６図はト
レースの制御手順の概略フローチャート、第７図は従来
技術によるコンピュータ装置の概略構成図である。 １・・・処理手段（中央処理装置）、２・・・記憶装置
（主記憶装置）、１１・・・命令出力手段（ユーザプロ
グラム）、・１２・・・信号発生手段、２１・・・トレ
ース制御手段。 代理人　　大　　岩　　増　　雄（ほか２名）第１図 第２図 第３図 ワ 第４図 第５図 フ８ 第７図 １！６図

Claims (1)

【特許請求の範囲】
1. 記憶装置と、各種命令を出力する命令出力手段と、上記
   命令に基づき各種動作を実行する処理手段とを備え、上
   記各種動作をトレースして各種動作に対応したトレース
   情報を発生するようにしたコンピュータ装置において、
   上記命令出力手段に設けられ、上記トレース情報の格納
   を開始させるための制御信号を出力する信号発生手段と
   、上記制御信号により駆動され、上記トレース情報を上
   記記憶装置に出力するトレース制御手段とを具備したこ
   とを特徴とするコンピュータ装置。