JPS62168243A - エミユレ−タ - Google Patents
エミユレ−タInfo
- Publication number
- JPS62168243A JPS62168243A JP61010525A JP1052586A JPS62168243A JP S62168243 A JPS62168243 A JP S62168243A JP 61010525 A JP61010525 A JP 61010525A JP 1052586 A JP1052586 A JP 1052586A JP S62168243 A JPS62168243 A JP S62168243A
- Authority
- JP
- Japan
- Prior art keywords
- address
- line number
- circuit
- target
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000006870 function Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、高級言語レベルでマイクロコンピュータシス
テムのソフトウェアのデバッグが可能なスタンドアロン
形のエミュレータに関するものである。
テムのソフトウェアのデバッグが可能なスタンドアロン
形のエミュレータに関するものである。
［従来の技術］
従来から、各種のスタンドアロン形のエミュレータが用
いられているが、高級言語レベルでのデバッグ機能を有
するものは少なく、アセンブラ言語レベルでのデバッグ
機能を有するものが一般的である。このために、高級言
語で記述されたプログラムのデバッグにあたっては高級
８ ｎｆｆをアセンブラ８語に変換しなければならず、
相当の工数を要することになる。
いられているが、高級言語レベルでのデバッグ機能を有
するものは少なく、アセンブラ言語レベルでのデバッグ
機能を有するものが一般的である。このために、高級言
語で記述されたプログラムのデバッグにあたっては高級
８ ｎｆｆをアセンブラ８語に変換しなければならず、
相当の工数を要することになる。
また、従来のエミュレータにはトレースずべきサブルー
チンを選択する機能が設けられていないことから、サブ
ルーチンが複雑に関連している場合には不必要な部分も
トレースされることになり、見たいモジュールのどのラ
インを実行しているのかを識別しにくくなるという欠点
もある。
チンを選択する機能が設けられていないことから、サブ
ルーチンが複雑に関連している場合には不必要な部分も
トレースされることになり、見たいモジュールのどのラ
インを実行しているのかを識別しにくくなるという欠点
もある。
［発明が解決しようとする問題点コ
本発明は、このような点に着目してなされたものであり
、その目的は、高級言語レベルでのデバッグが行え、必
要部分のモジュールだけをトレース表示できるエミュレ
ータを提供することにある。
、その目的は、高級言語レベルでのデバッグが行え、必
要部分のモジュールだけをトレース表示できるエミュレ
ータを提供することにある。
［問題点を解決するための手段］
このような目的を達成する本発明は、ターゲットマイク
ロプロセッサのバス上のアドレスとエミュレータ側の中
央演算処理部により予め設定されたライン番号アドレス
とが一致したときに一致検出パルスを出力するライン番
号コンパレータと、ターゲットマイクロプロセッサのバ
ス上の実行条件とエミュレータ側の中央演算処理部によ
り予め設定された指定条件とが一致したときに一致検出
パルスを出力するトリが回路と、ライン番号コンパレー
タおよびトリガ回路から出力される一致検出パルスに従
ってターゲットマイクロプロセッサのバス上のアドレス
データを格納するトレースメモリと、ライン番号コンパ
レータから一致検出パルスが出力された模にトリが回路
から出力される一致検出パルスに従ってターゲットマイ
クロプロセッサの動作を停止させるブレーク制御回路と
を含むことを特徴とするものである。
ロプロセッサのバス上のアドレスとエミュレータ側の中
央演算処理部により予め設定されたライン番号アドレス
とが一致したときに一致検出パルスを出力するライン番
号コンパレータと、ターゲットマイクロプロセッサのバ
ス上の実行条件とエミュレータ側の中央演算処理部によ
り予め設定された指定条件とが一致したときに一致検出
パルスを出力するトリが回路と、ライン番号コンパレー
タおよびトリガ回路から出力される一致検出パルスに従
ってターゲットマイクロプロセッサのバス上のアドレス
データを格納するトレースメモリと、ライン番号コンパ
レータから一致検出パルスが出力された模にトリが回路
から出力される一致検出パルスに従ってターゲットマイ
クロプロセッサの動作を停止させるブレーク制御回路と
を含むことを特徴とするものである。
［実施例］
以下、図面を／ＪＪいて本発明の実施例を詳細に説明す
る。
る。
図面は、本発明の一実施例の要部を示すブロック図であ
る。図において、１はターゲットマイクロプロセッサで
ある。このターゲットマイクロプロセッサ１のバスは命
令追跡回路２を介してアドレス変換メモリ３．トリガ回
路４およびトレースメモリ５に接続されている。トレー
スメモリ５の出力はエミュレータ側の中央演算処理部（
以下ＣＰＬＩという）に加えられている。ＣＰＵ６には
キーボードや表示器などで構成された操作ユニット７が
接続されるとともに、フロッピーディスクなどの外部メ
モリ８が接続されている。ＣＰＵ６のバスはトリガ回路
４に接続されるとともにライン番号コンパレータ９に接
続されている。なお、このライン番号コンパレータ９に
はアドレス変換メモリ３を介してターゲットマイクロプ
ロセッサ１のバスも接続されている。トリが回路４およ
びライン番号コンパレータ９の出力信号はそれぞれトレ
ースメモリ５およびブレーク制御回路１０に加えられて
いる。そして、ブレーク制御回路１０の出力信号はター
ゲットマイクロプロセッサ１に加えられている。
る。図において、１はターゲットマイクロプロセッサで
ある。このターゲットマイクロプロセッサ１のバスは命
令追跡回路２を介してアドレス変換メモリ３．トリガ回
路４およびトレースメモリ５に接続されている。トレー
スメモリ５の出力はエミュレータ側の中央演算処理部（
以下ＣＰＬＩという）に加えられている。ＣＰＵ６には
キーボードや表示器などで構成された操作ユニット７が
接続されるとともに、フロッピーディスクなどの外部メ
モリ８が接続されている。ＣＰＵ６のバスはトリガ回路
４に接続されるとともにライン番号コンパレータ９に接
続されている。なお、このライン番号コンパレータ９に
はアドレス変換メモリ３を介してターゲットマイクロプ
ロセッサ１のバスも接続されている。トリが回路４およ
びライン番号コンパレータ９の出力信号はそれぞれトレ
ースメモリ５およびブレーク制御回路１０に加えられて
いる。そして、ブレーク制御回路１０の出力信号はター
ゲットマイクロプロセッサ１に加えられている。
命令）ａ跡目路２は、１６ビツト構成のマイクロプロセ
ッサなどが持つブリフェッチ機能を排除した状態でプロ
グラム命令を追跡１−レースする機能を有している。ア
ドレス変換メモリ３は、命令追跡回路２を介して加えら
れるターゲットマイクロプロセッサ１の広いメモリーア
ドレス空間の中から現在着目しているアドレス空間のみ
を抽出してライン番号コンパレータ９に出力する機能を
持っている。トリガ回路４は、命令）Ω跡回路２から出
力されるアドレスとＣＰＵ６により設定された変数のア
ドレスとを比較し、両者が一致したときに一致検出パル
スをトレースメモリ５おＪ：びブレーク制御回路１０に
出力する機能を持っている。トレースメモリ５は、トリ
ガ回路４およびライン番号コンパレータ９の一致検出パ
ルスに従って命令追跡回路２から出力されるアドレスを
格納する機能を持っている。このトレースメモリ５に格
納されたアドレスは、ＣＰＵ６により外部メモリ８に格
納されているアドレスをシンボル（ライン番号）に変換
する情報ファイルを用いてライン番号に変換された後操
作ユニット７の表示部に表示される。
ッサなどが持つブリフェッチ機能を排除した状態でプロ
グラム命令を追跡１−レースする機能を有している。ア
ドレス変換メモリ３は、命令追跡回路２を介して加えら
れるターゲットマイクロプロセッサ１の広いメモリーア
ドレス空間の中から現在着目しているアドレス空間のみ
を抽出してライン番号コンパレータ９に出力する機能を
持っている。トリガ回路４は、命令）Ω跡回路２から出
力されるアドレスとＣＰＵ６により設定された変数のア
ドレスとを比較し、両者が一致したときに一致検出パル
スをトレースメモリ５おＪ：びブレーク制御回路１０に
出力する機能を持っている。トレースメモリ５は、トリ
ガ回路４およびライン番号コンパレータ９の一致検出パ
ルスに従って命令追跡回路２から出力されるアドレスを
格納する機能を持っている。このトレースメモリ５に格
納されたアドレスは、ＣＰＵ６により外部メモリ８に格
納されているアドレスをシンボル（ライン番号）に変換
する情報ファイルを用いてライン番号に変換された後操
作ユニット７の表示部に表示される。
ブレークｔＡ（財）回路１０は、トリが回路４から一致
検出パルスが出力された後にトリガ回路４から出力され
る一致検出パルスに従ってターゲットマイクロブロヒッ
サ１の動作を停止させる信号をターゲットマイクロプロ
セッサ１に出力する機能を持っている。
検出パルスが出力された後にトリガ回路４から出力され
る一致検出パルスに従ってターゲットマイクロブロヒッ
サ１の動作を停止させる信号をターゲットマイクロプロ
セッサ１に出力する機能を持っている。
このように構成された装置の動作について説明する。
まず、ＣＰＵ６は、操作ユニツ１−７からのコマンドに
従ってライン番号とアドレスとを対応さ拷たファイルを
外部メモリ８から読み出してライン番号コンパレータ９
に設定するとともに、トリが回路４に着目している変数
の番地を設定する。一方、ターゲットマイクロプロセッ
サ１がプログラムを実行すると、命令追跡回路２からプ
リフエツヂを排除した実行順のアドレス情報が出力され
る。
従ってライン番号とアドレスとを対応さ拷たファイルを
外部メモリ８から読み出してライン番号コンパレータ９
に設定するとともに、トリが回路４に着目している変数
の番地を設定する。一方、ターゲットマイクロプロセッ
サ１がプログラムを実行すると、命令追跡回路２からプ
リフエツヂを排除した実行順のアドレス情報が出力され
る。
アドレス変換メモリ３は、命令追跡回路２から出力され
るターゲットアドレス空間から着目しているアドレス空
間のみを抽出してライン番号コンパレータ９に出力する
。そして、ライン番号コンパレータ９は、ＣＰＵ６によ
りセットされたライン番号とアドレス変換メモリ３から
加えられるラインｍ号とが一致した時点で一致検出パル
スをトレースメモリ５およびブレーク制御回路１０に出
力する。トリガ回路４は、命令追跡回路２から出力され
るターゲットアドレスとＣＰＵ６により設定された変数
のアドレスとを比較して両者が一致した時点で一致検出
パルスをトレースメモリ５およびブレーク制御回路１ｏ
に出力する。トレースメモリ５は、ライン番号コンパレ
ータ９およびトリガ回路４から一致検出パルスが加えら
れた時点で命令追跡回路２から出力されているアドレス
を格納する。ブレーク制御回路１ｏは、前述のように、
トリガ回路４から一致検出パルスが出力された後にトリ
ガ回路４から出力される一致検出パルスに従ってターゲ
ットマイクロプロセッサ１の動作を停止させる信号をタ
ーゲットマイクロプロセッサ１に出力してターゲットマ
イクロプロセッサ１の動作を停止させる。そして、トレ
ースメモリ５に格納されたアドレスは、前述のようにｃ
ｐｕｅによりライン番号に変換されて操作ユニット７の
表示部に表示される。
るターゲットアドレス空間から着目しているアドレス空
間のみを抽出してライン番号コンパレータ９に出力する
。そして、ライン番号コンパレータ９は、ＣＰＵ６によ
りセットされたライン番号とアドレス変換メモリ３から
加えられるラインｍ号とが一致した時点で一致検出パル
スをトレースメモリ５およびブレーク制御回路１０に出
力する。トリガ回路４は、命令追跡回路２から出力され
るターゲットアドレスとＣＰＵ６により設定された変数
のアドレスとを比較して両者が一致した時点で一致検出
パルスをトレースメモリ５およびブレーク制御回路１ｏ
に出力する。トレースメモリ５は、ライン番号コンパレ
ータ９およびトリガ回路４から一致検出パルスが加えら
れた時点で命令追跡回路２から出力されているアドレス
を格納する。ブレーク制御回路１ｏは、前述のように、
トリガ回路４から一致検出パルスが出力された後にトリ
ガ回路４から出力される一致検出パルスに従ってターゲ
ットマイクロプロセッサ１の動作を停止させる信号をタ
ーゲットマイクロプロセッサ１に出力してターゲットマ
イクロプロセッサ１の動作を停止させる。そして、トレ
ースメモリ５に格納されたアドレスは、前述のようにｃ
ｐｕｅによりライン番号に変換されて操作ユニット７の
表示部に表示される。
このように構成することにより、ラインｆｆ１Ｑコンパ
レータ９には着目しているモジュールのライン番号のみ
を設定できてそのデータに従ってトレースメモリ５にタ
ーゲットマイクロプロセッサ１の実行アドレスが格納で
きることがら、ターゲットマイクロプロセッサ１の動作
を中断させたときにトレースメモリ５の内容を見ること
によってターゲットマイクロプロセッサ１が実行中であ
・つたライン番号を知ることができる。
レータ９には着目しているモジュールのライン番号のみ
を設定できてそのデータに従ってトレースメモリ５にタ
ーゲットマイクロプロセッサ１の実行アドレスが格納で
きることがら、ターゲットマイクロプロセッサ１の動作
を中断させたときにトレースメモリ５の内容を見ること
によってターゲットマイクロプロセッサ１が実行中であ
・つたライン番号を知ることができる。
また、着目しているモジュールのみの設定を行うので、
その中で呼ばれているナブル−チンなどのライン番号は
表示されず、必要部分のみを見ることができる。
その中で呼ばれているナブル−チンなどのライン番号は
表示されず、必要部分のみを見ることができる。
また、トリが回路４がら出力される信号に基づいてもト
レースメモリ５への格納が行えるので、着目しているモ
ジュール内での変数へのアクセスがあるとそのアクセス
情報もライン番号情報とともにトレースメモリ５へ格納
でき、どのライン番号に対応したところでどのような値
の読み占きが行われたかを知ることかできる。
レースメモリ５への格納が行えるので、着目しているモ
ジュール内での変数へのアクセスがあるとそのアクセス
情報もライン番号情報とともにトレースメモリ５へ格納
でき、どのライン番号に対応したところでどのような値
の読み占きが行われたかを知ることかできる。
さらに、ブレーク制御回路１０で変数アクビス時のトリ
ガ回路４の出力信号をイネーブル信号とし、その後に加
えられるライン番号コンパレータ９の出力信号に従って
ブレーク制御信号を出力することにより、変数へアクセ
スしてその高級言語１ステ一トメント分の実行を終了し
た時点でターゲットマイクロプロセッサ１をブレークさ
せることができ、高級言珀レベルでのデバッグをす」率
良く行うことができる。
ガ回路４の出力信号をイネーブル信号とし、その後に加
えられるライン番号コンパレータ９の出力信号に従って
ブレーク制御信号を出力することにより、変数へアクセ
スしてその高級言語１ステ一トメント分の実行を終了し
た時点でターゲットマイクロプロセッサ１をブレークさ
せることができ、高級言珀レベルでのデバッグをす」率
良く行うことができる。
なお、トレースメモリ５と並列に命令追跡回路２から出
力されるデータを保持するためのラッチまたはトレース
メモリ５からＣＰＵ６に読み出されるデータを保持する
ためのラッチを設けることにより、トレースメモリ５へ
のデータの格納を中断することなくターゲットマイクロ
プロセッサ１で現在実行中のライン番号をモニタするこ
とができる。
力されるデータを保持するためのラッチまたはトレース
メモリ５からＣＰＵ６に読み出されるデータを保持する
ためのラッチを設けることにより、トレースメモリ５へ
のデータの格納を中断することなくターゲットマイクロ
プロセッサ１で現在実行中のライン番号をモニタするこ
とができる。
以上説明したように、本発明によれば、比較的簡単な構
成で、高級古語レベルでのデバッグが行え、必要部分の
モジュールだりをトレース表示できるエミュレータが実
現でき、実用上の効果は大きい。
成で、高級古語レベルでのデバッグが行え、必要部分の
モジュールだりをトレース表示できるエミュレータが実
現でき、実用上の効果は大きい。
図は本発明の一実副例の要部を示すブロック図である。
１・・・ターゲットマイクロプロセッサ、２・・・命令
追跡回路、３・・・アドレス変換メモリ、４・・・トリ
ガ回路、５・・・トレースメモリ、６・・・エミュレー
ク側ＣＰＵ、７・・・操作ユニット、８・・・外部メモ
リ、９・・・ライン番号コンパレータ、１０・・・ブレ
ーク制御回路。
追跡回路、３・・・アドレス変換メモリ、４・・・トリ
ガ回路、５・・・トレースメモリ、６・・・エミュレー
ク側ＣＰＵ、７・・・操作ユニット、８・・・外部メモ
リ、９・・・ライン番号コンパレータ、１０・・・ブレ
ーク制御回路。
Claims (1)
- ターゲットマイクロプロセッサのバス上のアドレスとエ
ミュレータ側の中央演算処理部により予め設定されたラ
イン番号アドレスとが一致したときに一致検出パルスを
出力するライン番号コンパレータと、ターゲットマイク
ロプロセッサのバス上の実行条件とエミュレータ側の中
央演算処理部により予め設定された指定条件とが一致し
たときに一致検出パルスを出力するトリガ回路と、ライ
ン番号コンパレータおよびトリガ回路から出力される一
致検出パルスに従つてターゲットマイクロプロセッサの
バス上のアドレスデータを格納するトレースメモリと、
ライン番号コンパレータから一致検出パルスが出力され
た後にトリガ回路から出力される一致検出パルスに従つ
てターゲットマイクロプロセッサの動作を停止させるブ
レーク制御回路とを含むことを特徴とするエミュレータ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010525A JPH0614323B2 (ja) | 1986-01-21 | 1986-01-21 | エミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010525A JPH0614323B2 (ja) | 1986-01-21 | 1986-01-21 | エミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62168243A true JPS62168243A (ja) | 1987-07-24 |
| JPH0614323B2 JPH0614323B2 (ja) | 1994-02-23 |
Family
ID=11752662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010525A Expired - Lifetime JPH0614323B2 (ja) | 1986-01-21 | 1986-01-21 | エミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614323B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5056013A (en) * | 1988-11-14 | 1991-10-08 | Nec Corporation | In-circuit emulator |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136841A (ja) * | 1974-09-17 | 1976-03-27 | Nippon Electric Co | |
| JPS60207927A (ja) * | 1984-03-30 | 1985-10-19 | Brother Ind Ltd | プログラム制御可能なタイプライタ |
| JPS60209851A (ja) * | 1984-04-03 | 1985-10-22 | Mitsubishi Electric Corp | プログラム・シ−ケンス・ストツプ方式 |
-
1986
- 1986-01-21 JP JP61010525A patent/JPH0614323B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136841A (ja) * | 1974-09-17 | 1976-03-27 | Nippon Electric Co | |
| JPS60207927A (ja) * | 1984-03-30 | 1985-10-19 | Brother Ind Ltd | プログラム制御可能なタイプライタ |
| JPS60209851A (ja) * | 1984-04-03 | 1985-10-22 | Mitsubishi Electric Corp | プログラム・シ−ケンス・ストツプ方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5056013A (en) * | 1988-11-14 | 1991-10-08 | Nec Corporation | In-circuit emulator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0614323B2 (ja) | 1994-02-23 |
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