JPH0614323B2 - エミユレ−タ - Google Patents
エミユレ−タInfo
- Publication number
- JPH0614323B2 JPH0614323B2 JP61010525A JP1052586A JPH0614323B2 JP H0614323 B2 JPH0614323 B2 JP H0614323B2 JP 61010525 A JP61010525 A JP 61010525A JP 1052586 A JP1052586 A JP 1052586A JP H0614323 B2 JPH0614323 B2 JP H0614323B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- line number
- function
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高級言語レベルでマイクロコンピュータシス
テムのソフトウェアのデバッグが可能なスタンドアロン
形のエミュレータに関するものである。
テムのソフトウェアのデバッグが可能なスタンドアロン
形のエミュレータに関するものである。
［従来の技術］ 従来から、各種のスタンドアロン形のエミュレータが用
いられているが、高級言語レベルでのデバッグ機能を有
するものは少なく、アセンブラ言語レベルでのデバッグ
機能を有するものが一般的である。このために、高級言
語で記述されたプログラムのデバッグにあたっては高級
言語をアセンブラ言語に変換しなければならず、相当の
工数を要することになる。
いられているが、高級言語レベルでのデバッグ機能を有
するものは少なく、アセンブラ言語レベルでのデバッグ
機能を有するものが一般的である。このために、高級言
語で記述されたプログラムのデバッグにあたっては高級
言語をアセンブラ言語に変換しなければならず、相当の
工数を要することになる。
また、従来のエミュレータにはトレースすべきサブルー
チンを選択する機能が設けられていないことから、サブ
ルーチンが複雑に関連している場合には不必要な部分も
トレースされることになり、見たいモジュールのどのラ
インを実行しているのかを識別しにくくなるという欠点
もある。
チンを選択する機能が設けられていないことから、サブ
ルーチンが複雑に関連している場合には不必要な部分も
トレースされることになり、見たいモジュールのどのラ
インを実行しているのかを識別しにくくなるという欠点
もある。
［発明が解決しようとする問題点］ 本発明は、このような点に着目してなされたものであ
り、その目的は、高級言語レベルでのデバッグが行え、
必要部分のモジュールだけをトレース表示できるエミュ
レータを提供することにある。
り、その目的は、高級言語レベルでのデバッグが行え、
必要部分のモジュールだけをトレース表示できるエミュ
レータを提供することにある。
［問題点を解決するための手段］ ターゲットマイクロプロセッサに接続された命令追跡回
路と、 この命令追跡回路を介してターゲットマイクロプロセッ
サに接続されたアドレス変換メモリ，トリガ回路および
トレースメモリと、 アドレス変換メモリに接続されたライン番号コンパレー
タと、 これらトリガ回路，トレースメモリおよびライン番号コ
ンパレータに接続され、キーボードおよび表示部を含む
操作ユニット，外部メモリが接続されたエミュレータ側
の中央演算処理部と、 トリガ回路，トレースメモリ，ライン番号コンパレータ
およびターゲットマイクロプロセッサに接続されたブレ
ーク制御回路とで構成されたものであり、 前記命令追跡回路はプリフェッチ機能を排除した状態で
プログラム命令を追跡トレースする機能を有し、 前記アドレス変換メモリは命令追跡回路を介して加えら
れるターゲットマイクロプロセッサの広いメモリーアド
レス空間の中から現在着目しているアドレス空間のみを
抽出してライン番号コンパレータに出力する機能を有
し、 前記トリガ回路は命令追跡回路から出力されるアドレス
とエミュレータ側の中央演算処理部により設定された変
数のアドレスとを比較して両者が一致したときに一致検
出パルスをトレースメモリおよびブレーク制御回路に出
力する機能を有し、 前記トレースメモリはトリガ回路およびライン番号コン
パレータから出力される一致検出パルスに従って命令追
跡回路から出力されるアドレスを格納する機能を有し、 前記エミュレータ側の中央演算処理部は操作ユニットか
らのコマンドに従ってライン番号とアドレスとを対応さ
せたファイルを外部メモリから読み出してライン番号コ
ンパレータに設定するとともにトリガ回路に着目してい
る変数の番地を設定する機能およびトレースメモリに格
納されているアドレスをライン番号に変換して表示部に
表示する機能を有し、 前記ブレーク制御回路はトリガ回路から一致検出パルス
が出力された後にライン番号コンパレータから出力され
る一致検出パルスに従ってターゲットマイクロプロセッ
サの動作を停止させる機能を有している。
路と、 この命令追跡回路を介してターゲットマイクロプロセッ
サに接続されたアドレス変換メモリ，トリガ回路および
トレースメモリと、 アドレス変換メモリに接続されたライン番号コンパレー
タと、 これらトリガ回路，トレースメモリおよびライン番号コ
ンパレータに接続され、キーボードおよび表示部を含む
操作ユニット，外部メモリが接続されたエミュレータ側
の中央演算処理部と、 トリガ回路，トレースメモリ，ライン番号コンパレータ
およびターゲットマイクロプロセッサに接続されたブレ
ーク制御回路とで構成されたものであり、 前記命令追跡回路はプリフェッチ機能を排除した状態で
プログラム命令を追跡トレースする機能を有し、 前記アドレス変換メモリは命令追跡回路を介して加えら
れるターゲットマイクロプロセッサの広いメモリーアド
レス空間の中から現在着目しているアドレス空間のみを
抽出してライン番号コンパレータに出力する機能を有
し、 前記トリガ回路は命令追跡回路から出力されるアドレス
とエミュレータ側の中央演算処理部により設定された変
数のアドレスとを比較して両者が一致したときに一致検
出パルスをトレースメモリおよびブレーク制御回路に出
力する機能を有し、 前記トレースメモリはトリガ回路およびライン番号コン
パレータから出力される一致検出パルスに従って命令追
跡回路から出力されるアドレスを格納する機能を有し、 前記エミュレータ側の中央演算処理部は操作ユニットか
らのコマンドに従ってライン番号とアドレスとを対応さ
せたファイルを外部メモリから読み出してライン番号コ
ンパレータに設定するとともにトリガ回路に着目してい
る変数の番地を設定する機能およびトレースメモリに格
納されているアドレスをライン番号に変換して表示部に
表示する機能を有し、 前記ブレーク制御回路はトリガ回路から一致検出パルス
が出力された後にライン番号コンパレータから出力され
る一致検出パルスに従ってターゲットマイクロプロセッ
サの動作を停止させる機能を有している。
［実施例］ 以下、図面を用いて本発明の実施例を詳細に説明する。
図面は、本発明の一実施例の要部を示すブロック図であ
る。図において、１はターゲットマイクロプロセッサで
ある。このターゲットマイクロプロセッサ１のバスは命
令追跡回路２を介してアドレス変換メモリ３，トリガ回
路４およびトレースメモリ５に接続されている。トレー
スメモリ５の出力はエミュレータ側の中央演算処理部
（以下ＣＰＵという）に加えられている。ＣＰＵ６には
キーボードや表示器などで構成された操作ユニット７が
接続されるとともに、フロッピーディスクなどの外部メ
モリ８が接続されている。ＣＰＵ６のバスはトリガ回路
４に接続されるとともにライン番号コンパレータ９に接
続されている。なお、このライン番号コンパレータ９に
はアドレス変換メモリ３を介してターゲットマイクロプ
ロセッサ１のバスも接続されている。トリガ回路４およ
びライン番号コンパレータ９の出力信号はそれぞれトレ
ースメモリ５およびブレーク制御回路１０に加えられて
いる。そして、ブレーク制御回路１０の出力信号はター
ゲットマイクロプロセッサ１に加えられている。
る。図において、１はターゲットマイクロプロセッサで
ある。このターゲットマイクロプロセッサ１のバスは命
令追跡回路２を介してアドレス変換メモリ３，トリガ回
路４およびトレースメモリ５に接続されている。トレー
スメモリ５の出力はエミュレータ側の中央演算処理部
（以下ＣＰＵという）に加えられている。ＣＰＵ６には
キーボードや表示器などで構成された操作ユニット７が
接続されるとともに、フロッピーディスクなどの外部メ
モリ８が接続されている。ＣＰＵ６のバスはトリガ回路
４に接続されるとともにライン番号コンパレータ９に接
続されている。なお、このライン番号コンパレータ９に
はアドレス変換メモリ３を介してターゲットマイクロプ
ロセッサ１のバスも接続されている。トリガ回路４およ
びライン番号コンパレータ９の出力信号はそれぞれトレ
ースメモリ５およびブレーク制御回路１０に加えられて
いる。そして、ブレーク制御回路１０の出力信号はター
ゲットマイクロプロセッサ１に加えられている。
命令追跡回路２は、１６ビット構成のマイクロプロセッ
サなどが持つプリフェッチ機能を排除した状態でプログ
ラム命令を追跡トレースする機能を有している。アドレ
ス変換メモリ３は、命令追跡回路２を介して加えられる
ターゲットマイクロプロセッサ１の広いメモリーアドレ
ス空間の中から現在着目しているアドレス空間のみを抽
出してライン番号コンパレータ９に出力する機能を持っ
ている。トリガ回路４は、命令追跡回路２から出力され
るアドレスとＣＰＵ６により設定された変数のアドレス
とを比較し、両者が一致したときに一致検出パルスをト
レースメモリ５およびブレーク制御回路１０に出力する
機能を持っている。トレースメモリ５は、トリガ回路４
およびライン番号コンパレータ９の一致検出パルスに従
って命令追跡回路２から出力されるアドレスを格納する
機能を持っている。このトレースメモリ５に格納された
アドレスは、ＣＰＵ６により外部メモリ８に格納されて
いるアドレスをシンボル（ライン番号）に変換する情報
ファイルを用いてライン番号に変換された後操作ユニッ
ト７の表示部に表示される。ブレーク制御回路１０は、
トリガ回路４から一致検出パルスが出力された後にライ
ン番号コンパレータ９から出力される一致検出パルスに
従ってターゲットマイクロプロセッサ１の動作を停止さ
せる信号をターゲットマイクロプロセッサ１に出力する
機能を持っている。
サなどが持つプリフェッチ機能を排除した状態でプログ
ラム命令を追跡トレースする機能を有している。アドレ
ス変換メモリ３は、命令追跡回路２を介して加えられる
ターゲットマイクロプロセッサ１の広いメモリーアドレ
ス空間の中から現在着目しているアドレス空間のみを抽
出してライン番号コンパレータ９に出力する機能を持っ
ている。トリガ回路４は、命令追跡回路２から出力され
るアドレスとＣＰＵ６により設定された変数のアドレス
とを比較し、両者が一致したときに一致検出パルスをト
レースメモリ５およびブレーク制御回路１０に出力する
機能を持っている。トレースメモリ５は、トリガ回路４
およびライン番号コンパレータ９の一致検出パルスに従
って命令追跡回路２から出力されるアドレスを格納する
機能を持っている。このトレースメモリ５に格納された
アドレスは、ＣＰＵ６により外部メモリ８に格納されて
いるアドレスをシンボル（ライン番号）に変換する情報
ファイルを用いてライン番号に変換された後操作ユニッ
ト７の表示部に表示される。ブレーク制御回路１０は、
トリガ回路４から一致検出パルスが出力された後にライ
ン番号コンパレータ９から出力される一致検出パルスに
従ってターゲットマイクロプロセッサ１の動作を停止さ
せる信号をターゲットマイクロプロセッサ１に出力する
機能を持っている。
このように構成された装置の動作について説明する。
まず、ＣＰＵ６は、操作ユニット７からのコマンドに従
ってライン番号とアドレスとを対応させたファイルを外
部メモリ８から読み出してライン番号コンパレータ９に
設定するとともに、トリガ回路４に着目している変数の
番地を設定する。一方、ターゲットマイクロプロセッサ
１がプログラムを実行すると、命令追跡回路２からプリ
フェッチを排除した実行順のアドレス情報が出力され
る。アドレス変換メモリ３は、命令追跡回路２から出力
されるターゲットアドレス空間から着目しているアドレ
ス空間のみを抽出してライン番号コンパレータ９に出力
する。そして、ライン番号コンパレータ９は、ＣＰＵ６
によりセットされたライン番号とアドレス変換メモリ３
から加えられるライン番号とが一致した時点で一致検出
パルスをトレースメモリ５およびブレーク制御回路１０
に出力する。トリガ回路４は、命令追跡回路２から出力
されるターゲットアドレスとＣＰＵ６により設定された
変数のアドレスとを比較して両者が一致した時点で一致
検出パルスをトレースメモリ５およびブレーク制御回路
１０に出力する。トレースメモリ５は、ライン番号コン
パレータ９およびトリガ回路４から一致検出パルスが加
えられた時点で命令追跡回路２から出力されているアド
レスを格納する。ブレーク制御回路１０は、前述のよう
に、トリガ回路４から一致検出パルスが出力された後に
ライン番号コンパレータ９から出力される一致検出パル
スに従ってターゲットマイクロプロセッサ１の動作を停
止させる信号をターゲットマイクロプロセッサ１に出力
してターゲットマイクロプロセッサ１の動作を停止させ
る。そして、トレースメモリ５に格納されたアドレス
は、前述のようにＣＰＵ６によりライン番号に変換され
て操作ユニット７の表示部に表示される。
ってライン番号とアドレスとを対応させたファイルを外
部メモリ８から読み出してライン番号コンパレータ９に
設定するとともに、トリガ回路４に着目している変数の
番地を設定する。一方、ターゲットマイクロプロセッサ
１がプログラムを実行すると、命令追跡回路２からプリ
フェッチを排除した実行順のアドレス情報が出力され
る。アドレス変換メモリ３は、命令追跡回路２から出力
されるターゲットアドレス空間から着目しているアドレ
ス空間のみを抽出してライン番号コンパレータ９に出力
する。そして、ライン番号コンパレータ９は、ＣＰＵ６
によりセットされたライン番号とアドレス変換メモリ３
から加えられるライン番号とが一致した時点で一致検出
パルスをトレースメモリ５およびブレーク制御回路１０
に出力する。トリガ回路４は、命令追跡回路２から出力
されるターゲットアドレスとＣＰＵ６により設定された
変数のアドレスとを比較して両者が一致した時点で一致
検出パルスをトレースメモリ５およびブレーク制御回路
１０に出力する。トレースメモリ５は、ライン番号コン
パレータ９およびトリガ回路４から一致検出パルスが加
えられた時点で命令追跡回路２から出力されているアド
レスを格納する。ブレーク制御回路１０は、前述のよう
に、トリガ回路４から一致検出パルスが出力された後に
ライン番号コンパレータ９から出力される一致検出パル
スに従ってターゲットマイクロプロセッサ１の動作を停
止させる信号をターゲットマイクロプロセッサ１に出力
してターゲットマイクロプロセッサ１の動作を停止させ
る。そして、トレースメモリ５に格納されたアドレス
は、前述のようにＣＰＵ６によりライン番号に変換され
て操作ユニット７の表示部に表示される。
このように構成することにより、ライン番号コンパレー
タ９には着目しているモジュールのライン番号のみを設
定できてそのデータに従ってトレースメモリ５にターゲ
ットマイクロプロセッサ１の実行アドレスが格納できる
ことから、ターゲットマイクロプロセッサ１の動作を中
断させたときにトレースメモリ５の内容を見ることによ
ってターゲットマイクロプロセッサ１が実行中であった
ライン番号を知ることができる。
タ９には着目しているモジュールのライン番号のみを設
定できてそのデータに従ってトレースメモリ５にターゲ
ットマイクロプロセッサ１の実行アドレスが格納できる
ことから、ターゲットマイクロプロセッサ１の動作を中
断させたときにトレースメモリ５の内容を見ることによ
ってターゲットマイクロプロセッサ１が実行中であった
ライン番号を知ることができる。
また、着目しているモジュールのみの設定を行うので、
その中の呼ばれているサブルーチンなどのライン番号は
表示されず、必要部分のみを見ることができる。
その中の呼ばれているサブルーチンなどのライン番号は
表示されず、必要部分のみを見ることができる。
また、トリガ回路４から出力される信号に基づいてもト
レースメモリ５への格納が行えるので、着目しているモ
ジュール内での変数へのアクセスがあるとそのアクセス
情報もライン番号情報とともにトレースメモリ５へ格納
でき、どのライン番号に対応したところでどのような値
の読み書きが行われたかを知ることができる。
レースメモリ５への格納が行えるので、着目しているモ
ジュール内での変数へのアクセスがあるとそのアクセス
情報もライン番号情報とともにトレースメモリ５へ格納
でき、どのライン番号に対応したところでどのような値
の読み書きが行われたかを知ることができる。
さらに、ブレーク制御回路１０で変数アクセス時のトリ
ガ回路４の出力信号をイネーブル信号とし、その後に加
えられるライン番号コンパレータ９の出力信号に従って
ブレーク制御信号を出力することにより、変数へアクセ
スしてその高級言語１ステートメント分の実行を終了し
た時点でターゲットマイクロプロセッサ１をブレークさ
せることができ、高級言語レベルでのデバッグを効率良
く行うことができる。
ガ回路４の出力信号をイネーブル信号とし、その後に加
えられるライン番号コンパレータ９の出力信号に従って
ブレーク制御信号を出力することにより、変数へアクセ
スしてその高級言語１ステートメント分の実行を終了し
た時点でターゲットマイクロプロセッサ１をブレークさ
せることができ、高級言語レベルでのデバッグを効率良
く行うことができる。
なお、トレースメモリ５と並列に命令追跡回路２から出
力されるデータを保持するためのラッチまたはトレース
メモリ５からＣＰＵ６に読み出されるデータを保持する
ためのラッチを設けることにより、トレースメモリ５へ
のデータの格納を中断することなくターゲットマイクロ
プロセッサ１で現在実行中のライン番号をモニタするこ
とができる。
力されるデータを保持するためのラッチまたはトレース
メモリ５からＣＰＵ６に読み出されるデータを保持する
ためのラッチを設けることにより、トレースメモリ５へ
のデータの格納を中断することなくターゲットマイクロ
プロセッサ１で現在実行中のライン番号をモニタするこ
とができる。
［発明の効果］ 以上説明したように、本発明によれば、比較的簡単な構
成で、高級言語レベルでのデバッグが行え、必要部分の
モジュールだけをトレース表示できるエミュレータが実
現でき、実用上の効果は大きい。
成で、高級言語レベルでのデバッグが行え、必要部分の
モジュールだけをトレース表示できるエミュレータが実
現でき、実用上の効果は大きい。
図は本発明の一実施例の要部を示すブロック図である。 １……ターゲットマイクロプロセッサ、２……命令追跡
回路、３……アドレス変換メモリ、４……トリガ回路、
５……トレースメモリ、６……エミュレータ側ＣＰＵ、
７……操作ユニット、８……外部メモリ、９……ライン
番号コンパレータ、１０……ブレーク制御回路。
回路、３……アドレス変換メモリ、４……トリガ回路、
５……トレースメモリ、６……エミュレータ側ＣＰＵ、
７……操作ユニット、８……外部メモリ、９……ライン
番号コンパレータ、１０……ブレーク制御回路。
Claims (1)
- 【請求項１】ターゲットマイクロプロセッサに接続され
た命令追跡回路と、 この命令追跡回路を介してターゲットマイクロプロセッ
サに接続されたアドレス変換メモリ，トリガ回路および
トレースメモリと、 アドレス変換メモリに接続されたライン番号コンパレー
タと、 これらトリガ回路，トレースメモリおよびライン番号コ
ンパレータに接続され、キーボードおよび表示部を含む
操作ユニット，外部メモリが接続されたエミュレータ側
の中央演算処理部と、 トリガ回路，トレースメモリ，ライン番号コンパレータ
およびターゲットマイクロプロセッサに接続されたブレ
ーク制御回路とで構成されたものであり、 前記命令追跡回路はプリフェッチ機能を排除した状態で
プログラム命令を追跡トレースする機能を有し、 前記アドレス変換メモリは命令追跡回路を介して加えら
れるターゲットマイクロプロセッサの広いメモリーアド
レス空間の中から現在着目しているアドレス空間のみを
抽出してライン番号コンパレータに出力する機能を有
し、 前記トリガ回路は命令追跡回路から出力されるアドレス
とエミュレータ側の中央演算処理部により設定された変
数のアドレスとを比較して両者が一致したときに一致検
出パルスをトレースメモリおよびブレーク制御回路に出
力する機能を有し、 前記トレースメモリはトリガ回路およびライン番号コン
パレータから出力される一致検出パルスに従って命令追
跡回路から出力されるアドレスを格納する機能を有し、 前記エミュレータ側の中央演算処理部は操作ユニットか
らのコマンドに従ってライン番号とアドレスとを対応さ
せたファイルを外部メモリから読み出してライン番号コ
ンパレータに設定するとともにトリガ回路に着目してい
る変数の番地を設定する機能およびトレースメモリに格
納されているアドレスをライン番号に変換して表示部に
表示する機能を有し、 前記ブレーク制御回路はトリガ回路から一致検出パルス
が出力された後にライン番号コンパレータから出力され
る一致検出パルスに従ってターゲットマイクロプロセッ
サの動作を停止させる機能を有する、 ことを特徴とするエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010525A JPH0614323B2 (ja) | 1986-01-21 | 1986-01-21 | エミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010525A JPH0614323B2 (ja) | 1986-01-21 | 1986-01-21 | エミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62168243A JPS62168243A (ja) | 1987-07-24 |
| JPH0614323B2 true JPH0614323B2 (ja) | 1994-02-23 |
Family
ID=11752662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010525A Expired - Lifetime JPH0614323B2 (ja) | 1986-01-21 | 1986-01-21 | エミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614323B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02133834A (ja) * | 1988-11-14 | 1990-05-23 | Nec Corp | インサートキットエミュレータ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136841A (ja) * | 1974-09-17 | 1976-03-27 | Nippon Electric Co | |
| JPS60207927A (ja) * | 1984-03-30 | 1985-10-19 | Brother Ind Ltd | プログラム制御可能なタイプライタ |
| JPS60209851A (ja) * | 1984-04-03 | 1985-10-22 | Mitsubishi Electric Corp | プログラム・シ−ケンス・ストツプ方式 |
-
1986
- 1986-01-21 JP JP61010525A patent/JPH0614323B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62168243A (ja) | 1987-07-24 |
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