JPH0844587A

JPH0844587A - トレース装置

Info

Publication number: JPH0844587A
Application number: JP6176874A
Authority: JP
Inventors: Masanori Otake; 雅則大竹; Hideya Fujita; 秀哉藤田; Giichi Aoto; 義一青砥
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-07-28
Filing date: 1994-07-28
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】必要なバス情報のみを記憶して、大規模プロ
グラムのデバッグを容易にし、かつメモリアクセスの命
令とデータおよびアドレスとを同時に表示してメモリア
クセス情報が容易に解析できるトレース装置を提供す
る。【構成】ＣＰＵ１１と記憶装置１２を有する計算機シ
ステム１に適用され、このＣＰＵ１１におけるプログラ
ム実行の軌跡をトレースする命令・データサイクル情報
トレース取得装置２であって、プログラムフェッチの先
頭のバス情報をラッチするラッチ回路２１、ラッチされ
たバス情報と指定値に一致したバス情報とを同時にトレ
ース用の記憶装置２３に書き込むアドレス比較部２２、
バス情報を実行した順番に読み出すトレース情報読み出
し部２４およびデコード部２５から構成され、デコード
部２５は指定アドレスをアクセスした命令の逆アセンブ
ル結果とこのアドレス、データとを同時に表示する表示
装置３に接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、トレース装置に関し、
特に計算機システム内のマイクロプロセッサ（以下ＣＰ
Ｕという）におけるプログラム実行の軌跡をトレースす
るＣＰＵバス情報トレース装置において、計算機システ
ムのデバッグを容易にするためのバス情報のみの記憶が
可能とされるトレース装置に適用して有効な技術に関す
る。

【０００２】

【従来の技術】従来、ＣＰＵの実行軌跡を取得する方法
としては、計算機システムのＣＰＵのバス情報（アドレ
スバス、データバスおよび制御バス）をバスサイクル毎
に記憶装置に格納し、実行を中断後にその格納されたバ
ス情報を解析し、バスサイクル毎にデータ値や命令語に
逆変換して表示し、プログラムの実行軌跡を知る方法が
用いられている。

【０００３】また、特定メモリへのアクセス軌跡を知る
方法としては、指定したアドレスをアクセスしたバス情
報のみを記憶装置に格納し、実行を中断後にその格納さ
れたバス情報をデータ値に逆変換して表示し、メモリの
アクセス軌跡を知る方法が用いられている。

【０００４】たとえば、計算機システムのＣＰＵのバス
情報は、図５に示すように、アドレスバス、データバス
および制御信号などのＣＰＵから出力される信号群であ
り、ＣＰＵが記憶装置とリード／ライトするデータの１
回毎のデータの固まりを意味する。従って、バス情報は
記憶装置とアクセスする毎に変化し、この変化サイクル
をバスサイクルという。

【０００５】このＣＰＵバス情報のトレース装置とし
て、たとえば図６に示すように、計算機システム６にＣ
ＰＵバス情報トレース装置７が接続され、この計算機シ
ステム６においては、ＣＰＵ６１と記憶装置６２がアド
レスバス、データバスおよび制御信号で接続されてい
る。

【０００６】このＣＰＵバス情報トレース装置７は、Ｃ
ＰＵ６１のバス情報９１を取り込み、このバス情報９１
に含まれる制御信号からバス情報書き込み制御信号９２
を出力するトレース情報取り込み制御部７１と、このバ
ス情報書き込み制御信号９２に従ってバス情報９１を蓄
積する記憶装置７２と、この蓄積データを読み出すトレ
ース情報読み出し部７３と、読み出したデータをデコー
ド／編集し、表示装置８に送り出すデコード部７４とか
ら構成されている。

【０００７】ここで、バス情報９１の記憶装置７２への
取り込み動作について説明すると、まずバス情報９１の
制御信号に含まれるアドレスバスおよびデータバスが確
定したことを示す信号から、バス情報書き込み制御信号
９２として、記憶装置７２のアドレスを示す信号と、書
き込みタイミングを示す信号を生成して出力する。

【０００８】これにより、バス情報９１は記憶装置７２
にデータとして書き込まれる。この処理を繰り返して実
行することにより、ＣＰＵ６１が実行したプログラム動
作が記憶装置７２に蓄積される。

【０００９】また、この場合にバス情報９１のアドレス
バスの値が指定値と一致するときにのみバス情報書き込
み制御信号９２を出力することで、特定アドレスをアク
セスしたサイクルのみを記憶装置７２に蓄積することが
できる。

【００１０】次に、記憶装置７２に蓄積されているバス
情報９１の読み出し動作と、そのデータをデコードして
ＣＰＵ６１の実行結果として編集し、表示する方法につ
いて説明する。

【００１１】まず、トレース情報読み出し部７３は、バ
ス情報読み出し制御信号９３として、記憶装置７２のア
ドレスを示す信号と、読み出しタイミングを示す信号を
生成して出力する。このバス情報読み出し制御信号９３
により、蓄積されているデータを順々に読み出す。

【００１２】そして、読み出したデータは、デコード部
７４でプログラムフェッチかデータリード／ライトかの
判別を行い、プログラムフェッチについては、逆アセン
ブルするなどの編集をして表示装置８に蓄積したデータ
内容を順番に表示する。この動作によって、ＣＰＵ６１
のバス情報９１を実行した順番に表示することができ、
プログラムの実行トレースを得ることができる。

【００１３】また、この場合に記憶装置７２に蓄積され
たデータの中から、指定アドレスと一致するデータのみ
を表示装置８に順番に表示することで、特定アドレスの
アクセストレースを得ることができる。

【００１４】

【発明が解決しようとする課題】ところが、前記のよう
なＣＰＵバス情報トレース装置においては、ＣＰＵのバ
ス情報を全てトレース取得し、この中から特定のアドレ
スをアクセスしたサイクルのみを取り出し、これを表示
する場合に、有限の記憶容量を持つ記憶装置に不必要な
情報が記憶されており、必要な情報を記憶できない場合
がある。

【００１５】また、特定のアドレスをアクセスしたサイ
クルのみをトレース取得する場合には、プログラムフェ
ッチサイクルのバス情報が記憶されていないため、プロ
グラムのどこで特定のアドレスをアクセスしたのか知る
ことはできない。

【００１６】このように、従来のＣＰＵバス情報トレー
ス装置では、多くの情報を記憶すれば必要情報の量が少
なくなり、必要な情報（特定アドレスをアクセスしたサ
イクル）のみを記憶すれば、計算機システムのデバッグ
が困難になるという相対する問題が生じる。

【００１７】そこで、本発明の目的は、計算機システム
のデバッグを容易にするバス情報のみを記憶して、全て
のサイクルを記憶できない大規模プログラムのメモリア
クセスのデバッグを容易に行うことができるトレース装
置を提供することにある。

【００１８】また、本発明の他の目的は、メモリアクセ
スの命令と、データおよびアドレスとを同時に表示し
て、プログラム中のメモリアクセス情報を容易に解析す
ることができるトレース装置を提供することにある。

【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２１】すなわち、本発明のトレース装置は、アド
レスバスおよびデータバスを介して記憶装置に結合され
るＣＰＵに適用されるものであり、このＣＰＵのプログ
ラム実行の軌跡をトレースする機能として、ＣＰＵが記
憶装置へのアクセスに対してプログラムフェッチの先頭
か否かを識別する識別信号を有し、この識別信号により
プログラムフェッチの先頭のバス情報をラッチするラッ
チ回路と、アドレスバスの値が指定値と一致したとき
に、ラッチ回路にラッチされたバス情報と、指定値と一
致したバス情報とを同時にトレース用記憶装置に書き込
むアドレス比較部と、このトレース用記憶装置に蓄積さ
れたバス情報を実行した順番に読み出すトレース情報読
み出し部とを備えるものである。

【００２２】さらに、このトレース情報に基づいて、指
定アドレスをアクセスした命令の逆アセンブル結果と、
この指定アドレスをアクセスしたアドレスおよびデータ
とを同時に表示する表示装置を備えるようにしたもので
ある。

【００２３】このとき、命令の逆アセンブル結果とアド
レスおよびデータとを表示する場合に、リードサイクル
のときはアドレス、データの順に、ライトサイクルのと
きにはデータ、アドレスの順に表示したり、またはバイ
トアクセスとワードアクセスとで異なるサイズで表示
し、かつデータをデータ有効位置にのみ表示するように
したものである。

【００２４】

【作用】前記したトレース装置によれば、プログラムフ
ェッチの識別信号に基づいたラッチ回路、アドレス比較
部およびトレース情報読み出し部が備えられることによ
り、特定アドレスをアクセスしたサイクルのバス情報
と、特定アドレスをアクセスした命令をフェッチしたサ
イクルのバス情報のみを同時に記憶できるため、全ての
サイクルを記憶できない大規模プログラムのメモリアク
セスのデバッグを容易に行うことができる。

【００２５】さらに、このトレース情報に基づいた表示
装置が備えられることにより、記憶されたアクセスサイ
クルとフェッチサイクルの情報を編集し、命令の逆アセ
ンブル表示と同時にアクセスデータ、アドレスが表示さ
れるため、プログラム中のメモリアクセス情報を容易に
解析することができる。

【００２６】このときに、リードサイクルのときはアド
レス、データの順に、ライトサイクルのときにはデー
タ、アドレスの順に表示することにより、逆アセンブル
との対応がとれて表示内容を解析し易くすることができ
る。

【００２７】また、バイトアクセスとワードアクセスと
で異なるサイズで表示し、かつデータをデータ有効位置
にのみ表示することにより、たとえばバイトアクセスは
１６進２桁で、ワードアクセスは１６進４桁で表示する
と、アクセスサイズが一目で判るようにすることができ
る。

【００２８】そして、ワードデータを８ビットバスでア
クセスしたときに、データ有効位置にデータを、無効位
置にアスタリスク（“＊”）などを表示することによっ
てアクセスしたバス幅を判り易くすることができる。

【００２９】これにより、ＣＰＵのプログラム実行軌跡
のトレースにおいて、大規模プログラムのメモリアクセ
スのデバッグを容易にして、かつプログラム中のメモリ
アクセス情報を容易に解析することができる。

【００３０】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００３１】図１は本発明の一実施例であるトレース装
置とそのトレース対象の計算機システムとの接続構成を
示す機能ブロック図、図２は本実施例において、ＣＰＵ
のバス情報の一例とトレース取得されるサイクルを示す
説明図、図３はトレース情報の表示処理を示すフローチ
ャート、図４はトレース情報の表示例を示す説明図であ
る。

【００３２】まず、図１により本実施例のトレース装置
の構成を説明する。

【００３３】本実施例のトレース装置は、たとえばアド
レスバス、データバスおよびバス制御信号で接続される
ＣＰＵ１１と記憶装置１２を有する計算機システム１に
適用され、このＣＰＵ１１におけるプログラム実行の軌
跡をトレースする命令・データサイクル情報トレース取
得装置２であって、ラッチ回路２１、アドレス比較部２
２、記憶装置２３、トレース情報読み出し部２４および
デコード部２５から構成され、この命令・データサイク
ル情報トレース取得装置２のデコード部２５は表示装置
３に接続されている。

【００３４】ラッチ回路２１は、第１ワードの第１のラ
ッチ回路２１ａと、第２ワードの第２のラッチ回路２１
ｂからなり、特に本実施例の特徴となる第１のラッチ回
路２１ａは、計算機システム１からのバス情報５１と、
プログラムフェッチ信号５２および第１ワードフェッチ
信号５３を取り込み、この第１ワードフェッチ信号５３
を取り込み許可信号としてバス情報５１をラッチする部
分であり、このバス情報５１は記憶装置２３に送られ
る。

【００３５】アドレス比較部２２は、指定アドレス２６
と、計算機システム１からのバス情報５１を取り込み、
バス情報書き込み制御信号５４を出力する部分であり、
このバス情報書き込み制御信号５４とバス情報５１は記
憶装置２３に送られる。

【００３６】記憶装置２３は、アドレス比較部２２から
のバス情報書き込み制御信号５４に従ってバス情報５１
を蓄積する部分であり、このバス情報５１はトレース情
報読み出し部２４との間で読み出し動作が行われる。

【００３７】トレース情報読み出し部２４は、記憶装置
２３に蓄積されているデータを読み出す部分であり、こ
の読み出し動作は、バス情報読み出し制御信号５５とし
て、記憶装置２３のアドレスを示す信号および読み出し
タイミングを生成して行われ、このデータはデコード部
２５に送られる。

【００３８】デコード部２５は、トレース情報読み出し
部２４が読み出したデータをデコード／編集し、表示装
置３に送り出す部分であり、この処理はソースプログラ
ム／オブジェクトプログラム４に基づいて行われる。

【００３９】表示装置３は、デコード部２５からのデコ
ード／編集されたデータを表示する部分であり、特に指
定アドレスをアクセスした命令の逆アセンブル結果と、
この指定アドレスをアクセスしたアドレスおよびデータ
とが同時に表示されるようになっている。

【００４０】次に、本実施例の作用について、始めに本
実施例の命令・データサイクル情報トレース取得装置２
において、前提となるＣＰＵ１１から得られる信号を図
２により説明する。

【００４１】この前提となる信号は、バス情報５１とし
てのアドレスバス、データバスおよび制御信号と、プロ
グラムフェッチ信号５２および第１ワードフェッチ信号
５３である。このうち、アドレスバス、データバスおよ
び制御信号は、図１に示す計算機システム１において、
記憶装置１２と接続するための信号である。

【００４２】さらに、プログラムフェッチ信号５２は、
バス情報５１がプログラムのフェッチであることを示す
信号であり、この信号が有効でない場合はデータのリー
ド／ライトを意味する。また、第１ワードフェッチ信号
５３は、バス情報５１が命令の先頭の第１ワードのフェ
ッチであることを示す信号である。

【００４３】続いて、バス情報５１の記憶装置２３への
取り込み動作について図２に基づいて説明する。

【００４４】まず、計算機システム１におけるＣＰＵ１
１のバス情報５１を、バス情報５１の制御信号に含まれ
るアドレスバスおよびデータバスが確定したことを示す
信号、プログラムフェッチ信号５２および第１ワードフ
ェッチ信号５３に従って第１のラッチ回路２１ａにラッ
チする。

【００４５】すなわち、第１のラッチ回路２１ａには、
アドレスバスおよびデータバスが確定し、そのバス情報
５１が第１ワードのフェッチであるときに、計算機シス
テム１におけるＣＰＵ１１のバス情報５１がラッチされ
る。図２においては、１０００番地、１００２番地、１
００４番地、１００６番地のバス情報５１がこれに該当
する。

【００４６】同時に、アドレス比較部２２において、指
定アドレス２６とバス情報５１のアドレスバスとを比較
し、一致するときにバス情報書き込み制御信号５４とし
て、記憶装置２３のアドレスを示す信号および書き込み
タイミングを示す信号を生成し、これによりラッチされ
ているバス情報５１も記憶装置２３にデータとして書き
込む。

【００４７】このとき、アドレス比較部２２は、アドレ
ス最下位ビットを無視して比較することにより、偶数ア
ドレスをアクセスしたバスサイクル５と奇数アドレスを
アクセスしたバスサイクル６のバス情報５１を記憶装置
２３に書き込む。

【００４８】この動作を繰り返すことにより、ＣＰＵ１
１が実行したプログラム動作のうち、指定アドレスのリ
ード／ライトを行った直前の第１ワードフェッチサイク
ルのバス情報５１と、そのデータリード／ライト情報
が、プログラム順序に従って記憶装置２３に蓄積され
る。

【００４９】たとえば、図２においては、１００２番地
のバス情報５１と２０００番地のデータリード情報、１
００４番地のバス情報５１と２０００番地のデータリー
ド情報、１００４番地のバス情報５１と２００１番地の
データリード情報を、それぞれ同時に記憶装置２３に蓄
積することができる。

【００５０】なお、この第１ワードフェッチサイクルの
バス情報５１は命令の逆アセンブルにのみ使用するた
め、アドレスバス情報のみを記憶装置２３に蓄積しても
よく、この場合には必要なメモリ容量が少なくできる。

【００５１】続いて、記憶装置２３に蓄積されているバ
ス情報５１の読み出し動作と、そのデータをデコード
し、ＣＰＵ１１の実行結果として編集し、表示する方法
について図３に基づいて説明する。

【００５２】まず、トレース情報読み出し部２４は、バ
ス情報読み出し制御信号５５として、記憶装置２３のア
ドレスを示す信号および読み出しタイミングを示す信号
を生成して出力する。このバス情報読み出し制御信号５
５により、蓄積されているデータを順々に読み出す。

【００５３】そして、読み出したデータは、デコード部
２５で逆アセンブルとリード／ライトデータの切り出し
編集を行い、図４に示すように表示装置３に蓄積したバ
ス情報５１を順番に表示する。図４においては、４０１
がライトアクセス、４０３，４０５がリードアクセスの
情報を示し、また４０２，４０４，４０６はトレース情
報を表している。

【００５４】この蓄積データの表示については、図３に
示す処理手順に基づいて行われ、まずステップ３０１，
３０２において、プログラムカウンタ（ＰＣ）による第
１ワードフェッチサイクルのアドレスを表示し、さらに
このアドレス内容を逆アセンブルし、その横にリード／
ライトデータ、アドレスを表示する。

【００５５】この場合に、ステップ３０３〜３０５にお
いて、リードサイクルか、ワードアクセスか、または１
６ビットバスかを順に判定し、たとえばリードのとき
は、ステップ３０６，３０７においてアドレス、データ
の順に表示する。

【００５６】また、ステップ３０３でライトのときは、
ステップ３０８，３０９において、データ、アドレスの
順に表示するが、この場合にステップ３０４でバイトア
クセス時は、１６進２桁でデータ、アドレスを表示し、
さらにワードアクセス時には、ステップ３１０において
１６進４桁でデータを表示する。

【００５７】このように、リードのときはアドレス、デ
ータの順、またライトのときにはデータ、アドレスの順
に表示することにより、リード／ライトが一目で区別で
き、またバイトアクセス時は１６進２桁で、ワードアク
セス時は１６進４桁でデータを表示することにより、ア
クセスサイズを一目で区別できて判り易くすることがで
きる。

【００５８】さらに、ステップ３０５でワードアクセス
時に８ビットずつ２回に分けてアクセスした場合には、
ステップ３１１において、偶数アドレスのアクセス時に
はステップ３１２において上位２桁をデータ、下位２桁
を“＊”（アスタリスク）として表示する。

【００５９】一方、ステップ３１１で奇数アドレスのア
クセス時には、ステップ３１３において、上位２桁を
“＊”、下位２桁をデータとして表示する。これによ
り、データのアクセスサイズ、バス幅を一目で区別でき
て判り易くすることができる。

【００６０】そして、ステップ３１４において、行には
バス情報５１を表示し、これをステップ３１５による判
定において取得情報を全て表示するまでステップ３０１
からの処理を繰り返して行う。

【００６１】これにより、たとえば図４のように、２０
００番地の指定アドレスをアクセスした１００２番地の
命令の第１ワードのフェッチサイクルと、その２０００
番地のアクセスサイクルとを記憶装置２３に書き込み、
実行した順番に表示することができる。

【００６２】さらに、図２においては、上記図４の２０
００番地の指定アドレスの他に、２０００，２００１番
地の指定アドレスをアクセスした１００４番地の命令の
第１ワードのフェッチサイクルと、その２０００，２０
０１番地のアクセスサイクルとを同時に記憶装置２３に
書き込むことができる。

【００６３】従って、本実施例の命令・データサイクル
情報トレース取得装置２によれば、第１ワードフェッチ
信号５３に基づいて、特定アドレスをアクセスした命令
をフェッチしたサイクルのバス情報５１と、特定アドレ
スをアクセスしたサイクルのバス情報５１とを同時に記
憶できるので、必要な情報のみを記憶して大規模プログ
ラムのメモリアクセスのデバッグを容易に行うことがで
き、特に命令の逆アセンブル表示と、アクセスデータ、
アドレスを同時に表示することができるので、メモリア
クセス情報を容易に解析することができる。

【００６４】さらに、アドレスとデータの順番を変えて
表示することによってライト／リードサイクルの区別が
でき、またデータのサイズを異ならせてアクセスサイズ
が一目で判るようにし、さらに上位２桁または下位２桁
にデータまたは“＊”を表示することにより、アクセス
したバス幅を判り易くすることができる。

【００６５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００６６】たとえば、本実施例のトレース装置につい
ては、バイトアクセス時は１６進２桁、ワードアクセス
時は１６進４桁でデータを表示する場合について説明し
たが、本発明は前記実施例に限定されるものではなく、
２進数、８進数表示する場合などについても広く適用可
能である。

【００６７】また、このデータの表示についても、デー
タの無効位置に“＊”を表示する代わりに、たとえば
“＃”（シャープ）などのデータと区別できる記号また
は文字を表示する場合についても適用可能であることは
いうまでもない。

【００６８】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野である計算機システムに
おけるＣＰＵのトレース装置に適用した場合について説
明したが、これに限定されるものではなく、このトレー
ス装置で取得したトレース情報に基づいて、種々の方式
で表示してエミュレータとして使用する場合などについ
ても広く適用可能である。

【００６９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７０】(1).ＣＰＵのプログラム実行軌跡のトレー
ス機能として、ＣＰＵが記憶装置へのアクセスに対して
プログラムフェッチの先頭か否かを識別する識別信号を
有し、この識別信号によりプログラムフェッチの先頭の
バス情報をラッチするラッチ回路と、アドレスバスの値
が指定値と一致したときに、ラッチ回路にラッチされた
バス情報と、指定値と一致したバス情報とを同時にトレ
ース用記憶装置に書き込むアドレス比較部と、このトレ
ース用記憶装置に蓄積されたバス情報を実行した順番に
読み出すトレース情報読み出し部とを備えることによ
り、特定アドレスをアクセスしたサイクルのバス情報
と、特定アドレスをアクセスした命令をフェッチしたサ
イクルのバス情報を同時に記憶できるので、全てのサイ
クルを記憶できない大規模プログラムのメモリアクセス
のデバッグを容易に行うことが可能となる。

【００７１】(2).前記(1) により、特定アドレスをアク
セスした命令のフェッチサイクルの先頭と、アクセスし
たサイクルのバス情報のみをトレース記憶できるので、
有限なトレース記憶装置に必要なデータのみを記憶する
ことが可能となる。

【００７２】(3).前記(1) において、トレース情報に基
づいて、指定アドレスをアクセスした命令の逆アセンブ
ル結果と、この指定アドレスをアクセスしたアドレスお
よびデータとを同時に表示する表示装置を備えることに
より、プログラムのどこでアクセスしたのかを容易に知
ることができ、プログラム中のメモリアクセス情報を容
易に解析することが可能となる。

【００７３】(4).前記(3) において、リードサイクルの
ときはアドレス、データの順に、ライトサイクルのとき
にはデータ、アドレスの順に表示することにより、逆ア
センブルとの対応関係を明らかにすることができるの
で、表示内容の解析が容易に可能となる。

【００７４】(5).前記(3) において、バイトアクセスと
ワードアクセスとで異なるサイズで表示し、かつデータ
をデータ有効位置にのみ表示することにより、アクセス
サイズおよびバス幅を一目で判るようにすることが可能
となる。

【００７５】(6).前記(1) 〜(5) により、ＣＰＵのプロ
グラム実行軌跡のトレースにおいて、大規模プログラム
のメモリアクセスのデバッグを容易にし、かつプログラ
ム中のメモリアクセス情報を容易に解析することがで
き、特にＣＰＵの特定アドレスのアクセス状態の解析が
容易に可能とされるデバッグ機能を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるトレース装置とそのト
レース対象の計算機システムとの接続構成を示す機能ブ
ロック図である。

【図２】本実施例において、ＣＰＵのバス情報の一例と
トレース取得されるサイクルを示す説明図である。

【図３】本実施例において、トレース情報の表示処理を
示すフローチャートである。

【図４】本実施例において、トレース情報の表示例を示
す説明図である。

【図５】従来技術の一例であるＣＰＵのバス情報の一例
を示す説明図である。

【図６】従来技術の一例であるトレース装置とそのトレ
ース対象の計算機システムとの接続構成を示す機能ブロ
ック図である。

【符号の説明】

１計算機システム２命令・データサイクル情報トレース取得装置３表示装置４ソースプログラム／オブジェクトプログラム６計算機システム７ＣＰＵバス情報トレース装置８表示装置１１ＣＰＵ１２記憶装置２１ラッチ回路２１ａ第１のラッチ回路２１ｂ第２のラッチ回路２２アドレス比較部２３記憶装置２４トレース情報読み出し部２５デコード部２６指定アドレス５１バス情報５２プログラムフェッチ信号５３第１ワードフェッチ信号５４バス情報書き込み制御信号５５バス情報読み出し制御信号６１ＣＰＵ６２記憶装置７１トレース情報取り込み制御部７２記憶装置７３トレース情報読み出し部７４デコード部９１バス情報９２バス情報書き込み制御信号９３バス情報読み出し制御信号

Claims

【特許請求の範囲】

【請求項１】アドレスバスおよびデータバスを介して
記憶装置に結合されるマイクロプロセッサのプログラム
実行軌跡のトレース装置であって、前記マイクロプロセ
ッサが前記記憶装置へのアクセスに対してプログラムフ
ェッチの先頭か否かを識別する識別信号を有しており、
前記マイクロプロセッサに接続され、かつ前記識別信号
によりプログラムフェッチの先頭のバス情報をラッチす
るラッチ回路と、前記アドレスバスの値が指定値と一致
したときに、前記ラッチ回路にラッチされたバス情報
と、前記指定値と一致したバス情報とを同時にトレース
用記憶装置に書き込むアドレス比較部と、前記トレース
用記憶装置に蓄積されたバス情報を実行した順番に読み
出すトレース情報読み出し部とが備えられていることを
特徴とするトレース装置。
【請求項２】前記トレース情報読み出し部に読み出さ
れたトレース情報に基づいて、指定アドレスをアクセス
した命令の逆アセンブル結果と、この指定アドレスをア
クセスしたアドレスおよびデータとを同時に表示する表
示装置が備えられていることを特徴とする請求項１記載
のトレース装置。
【請求項３】前記表示装置に、前記命令の逆アセンブ
ル結果とアドレスおよびデータとを表示する場合に、リ
ードサイクルのときはアドレス、データの順に、ライト
サイクルのときにはデータ、アドレスの順に表示するこ
とを特徴とする請求項２記載のトレース装置。
【請求項４】前記表示装置に、前記命令の逆アセンブ
ル結果とアドレスおよびデータとを表示する場合に、バ
イトアクセスとワードアクセスとで異なるサイズで表示
し、かつデータをデータ有効位置にのみ表示することを
特徴とする請求項２記載のトレース装置。