KR920009452B1

KR920009452B1 - 32비트 마이크로 프로세서를 이용한 64비트 데이타전송회로

Info

Publication number: KR920009452B1
Application number: KR1019900021868A
Authority: KR
Inventors: 김중배; 김길호; 구교선; 안희일; 송일현
Original assignee: 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-12-26
Filing date: 1990-12-26
Publication date: 1992-10-16
Also published as: KR920013149A

Abstract

내용 없음.

Description

32비트 마이크로 프로세서를 이용한 64비트 데이터전송회로

제1도는 본 발명의 블럭구성도.

제2도는 본 발명의 주요부분의 상세회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 마이크로 프로세서 3 : 콘트롤 레지스터

4 : 어드레스 디코더 5 : 로컬메모리 콘트롤러

6 : 로컬메모리

본 발명은 32비트 마이크로 프로세서를 사용하여 다중처리기 시스템에서 64비트의 버스로 데이타를 전송하도록하여 버스의 사용효율을 향상시킨 32비트 마이크로프로세서를 이용한 64비트 데이타 전송회로에 관한 것이다.

종래에는 다수의 프로세서가 다수의 메모리를 공유하는 다중 처리기 시스템에서 32비트의 마이크로프로세서의 64비트의 버스로 데이터를 전송하기 위하여는 마이크로 프로세서에서 32비트씩의 데이타를 그냥 출력하고 이 32비트씩의 데이타를 별도의 콘트롤러의 제어에 의해 2개씩 병렬로 전달하거나, 32비트씩의 데이타를 64비트버스의 반만 사용하는 상태에서 그냥 전송하도록 하였었다.

그러나, 상기와 같은 종래의 전송방법에 의하여서는 별도의 콘트롤러가 필요하게 되면서 이에 따른 부품의 증가로 인해 회로의 구성이 복잡하여 지는 단점이 발생하게 되거나, 버스의 반만 사용하게 되면서 버스의 점유율만 많아지고, 이에 따라 버스의 사용효율을 저하시킴은 물론 동작시간도 길어지게 되는 등의 문제점도 있었다.

이에 따라 본 발명은 다중처리기 시스템에서 버스의 사용 효율을 향상시키도록 한 32비트 마이크로 프로세서를 이용한 64비트 데이타 전송회로를 제공하는 것을 그 목적으로 한다.

이를 위하여 본 발명은 32비트 마이크로 프로세서의 32비트 데이타 전송회로에 32비트 단위의 2개의 뱅크(BANK)가 구비된 국부기억장치와 동작을 위한 주변회로만 추가함으로써 64비트 데이타의 전송을 위하여 별도의 콘트롤러를 사용하지 않고 버스의 점유율도 낮아지도록 하여 시스템의 성능을 향상시키도록 한 것이다.

본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.

읽기/쓰기 신호및 데이터 스트로브신호를 출력하면서 버스(2)를 경유하여 데이타버스(DATA BUS)로 32비트씩의 데이타를 주고 받는 32비트의 마이크로프로세서(10와, 상기 32비트의 마이크로프로세서(1)로 부터의 1비트신호에 따라 64비트 전송신호를 출력하는 콘트롤 레지스터(3)와, 상기 32비트의 마이크로프로세서(1)로 부터의 제어신호에 의해 로컬메모리로의 요구신호및 시스템 버스로의 요구신호를 출력하는 어드레스 디코더(4)와, 상기 32비트의 마이크로프로세서(1)로부터의 제어신호에 의해 로컬메모리로 부터의 데이타응답(Acknowledge)신호를 출력하는 로컬 메모리 콘트럴러(5)와, 상기 데이타 버스(DATA BUS)에 교호로 동작하며 양방향성인 두 버퍼(Buf0)(Buf1)를 통하여 연결되고 두 래치버퍼(LB0)(LB1)를 통하여 시스템버스(MAIN BUS)에 연결된 두 뱅크(Bank0)(Bank1)로 이루어진 로컬메모리(6)들로 구성한 것이다.

제2도는 버퍼(Buf0)(Buf1) 및 래치버퍼(LB0)(LB10의 주변 회로의 구성을 상세히 나타낸 것으로, 32비트 마이크로 프로세서(1)로 부터의 로컬데이타(LD)는 두버퍼(Buf0)(Buf1)에 입력되도록 하고, 상기 두 퍼버(Buf0)(Buf1)의 출력단과 연결된 로컬메모리 데이터버스(MD＜63…32＞), (MD＜31…00＞)는 로컬메모리(6)의 두뱅크(Bank0)(Bank1)로 연결하면서 두 래치버퍼(LB0)(LB1)에 연결하고, 마이크로 프로세서(1)로 부터의 읽기/쓰기신호는 인버터(I1)를 경유하여 두버퍼(Buf0)(Buf1)의 방향선택단자(Dir)로 인가되도록 하고, 로컬메모리로의 요구신호와 시스템버스로의 요구신호가 AND게이트(A1)를 거쳐 입력되는 두 OR게이트(O1), (O2)로는 콘트롤 레지스터(3)로부터 인버터(I2)를 경유한 64비트 전송신호도 동시에 입력되도록 하여, 어드레스신호(A＜2＞)가 직접인가되는 OR게이트(O1)의 출력은 버퍼(bUF0)의 출력 인에이블 단자(OE)에 인가되도록하면서 인버터(I3)를 경유한 어드레스신호(A＜2＞)가 인가되는 OR게이트(O2)의 출력은 버퍼(Buf1)의 출력 인에이블 단자(OE)에 인가되도록하고, 64비트전송신호와 로컬메모리로의 요구신호는 두 NOR게이트(N1), (N2)로 인가되도록 하면서, 읽기/쓰기신호는 NOR게이트(N2),(N3),(N4)로 직접인가되도록하는 동시에 인버터 CI를 거쳐 NOR게이트(N1),(N5) 및 NAND게이트(NA)로 인가되도록 하고, 로컬메모리로 부터의 데이타 응답신호는 NOR게이트(N1)로 인가되도록 하면서, 데이터 스트로브신호는 NOR게이트(N3)로 인가되도록 하고, 시스템버스로부터의 데이타응답신호는 NOR게이트(N5)로 인가되도록 하면서 시스템버스로의 요구신호는 NOR게이트(N4), (N5) 및 NAND게이트(NA)로 인가 되도록하고, 두 NOR게이트(N1)(N3)의 출력이 OR게이트(O3)를 거쳐 래치버퍼(LB0)(LB1)의 출력클럭펄스단(CPAB)으로 인가되도록 하면서 NOR게이트(N5)의 출력은 입력클럭펄스단(CPBA)으로 인가되도록 하는 한편, NOR게이트(N4)의 출력이 출력 인에이블단자(OEAB)로 인가되는 래치버퍼(LB0)(LB1)의 입력 인에이블단자(OEBA)에는 NOR게이트(N2)와 NAND게이트(NA)의 출력이 NOR게이트(N6)를 경유하여 인가되도록 한 것이다.

이와 같이 구성한 본 발명의 데이타 전송회로는 하위의 어드레스신호(A＜2＞)가 ＂Low＂이면 로컬메모리(6)의 뱅크(Band0)가 선택되면서 ＂High＂이면 뱅크(Bank1)가 선택되도록하고, 콘트롤레지스터(3)로 부터의 64비트 전송신호는 64비트 전송을 수행할 때 ＂Low＂로 세트하면서 전송이 완료되면 ＂High＂로 세트하는 한편 64비트전송신호(64TR)가 ＂Low＂로 세트되어 있으면 로컬메모리(6)의 두뱅크(Bank0)(Bank1)를 모두 인에이블시켜 시스템버스(MAIN BUS)로의 경로를 열어주도록한 것이다. 로컬메모리(6)으로 부터의 데이타를 메인메모리로 전송할 경우에는 먼저 마이크로 프로세서(1)에서 콘트를 레지스터(3)로 부터 출력되는 64비트 전송신호를 ＂Low＂로 세트하고 로컬메모리(6)의 읽기동작을 수행하기 위해 읽기/쓰기신호를 ＂High＂로 출력하면서 어드레스 디코더(4)로 부터 출력되는 로컬메모리로의 요구신호를 ＂Low＂로 출력하는 한편, 로컬메모리 콘트롤러(5)로 부터 출력되는 로컬메모리로 부터의 데이타 응답신호와 함께 NOR게이트(N1) 및 OR게이트(O3)를 통하여 래치버퍼(LB0)(LB1)의 출력 클럭펄스단(CPAB)으로 클럭을 공급함으로써 로컬메모리(6)에서 읽은 데이타가 버퍼(Buf0)(Buf1)를 통하여 상기 마이크로 프로세서(1)로 공급되지 못하고, 래치버퍼(LB0)(LB1)에 래치되도록 한다.

그러므로 읽기/쓰기신호와 시스템버스로부터의 시스템 버스로의 요구신호가 모두 ＂Low＂로 NOR게이트(N4)를 경유한 후 출력 인에이블단자(OEAB)로 인가되는 래치버퍼(LB0)(LB1)에서 시스템 데이타버스(SD＜63…32＞), (SD＜31…00＞)로 출력되면서 주기억장치 쓰기동작을 쓰기 시작한다.

그리고, 마이크로프로세서(1)가 시스템버스를 통해 주기억장치로부터 로컬메모리로 읽어오는 경우에는, 시스템버스를 통해 읽어온 데이타를 래치버퍼(LB0)(LB1)에 입력시키기 위해 읽기/쓰기신호는 ＂High＂, 시스템버스로의 요구신호는 ＂Low＂로 버스상의 데이터가 유효하다는 것을 알려주는 시스템버스로 부터의 데이 타응답신호는 ＂Low＂로 각각 입력되면서 NOR게이트(N5)를 경유하여 입력클럭펄스단(CPBA)으로 래치클럭을 공급한다.

또한 읽기/쓰기신호, 로컬메모리로의 요구신호가 모두 ＂Low＂의 상태로 64비트 전송신호와 함께 NOR게이트(N2)(N6)를 통해 래치버퍼(LB0)(LB1)의 입력 인에이블단자(OEBA)로 ＂Low＂신호를 입력함으로써 상기 래치버퍼(LB0)(LB1)에 저장된 데이터를 상기 로컬메모리(6)에 저장하는 로컬메모리 쓰기동작을 수행한 다음에 다시 버퍼(Buf0)(Buf1)를 통해 읽어들이면 된다.

한편, 프로세서가 로컬메모리(6) 또는 시스템버스로 64비트 전송이 아닌 일반적인 액세스를 요수할 경우에는 하위의 어드레스신호(A＜2＞)가 직접 또는 인버터(I3)를 거쳐 OR게이트(O1)(O2)로 인가되므로 두버퍼(Buf0)(Buf1)중 하나를 선택적으로 인에이블시키면서 전술된 방법과 동일하게 래치버퍼(LB0)(LB1)를 동작시키는 것이다.

따라서 본 발명이 데이타 전송회로에 의하여서는 간단한 구성을 추가하여 32비트 마이크로 프로세서에서 32비트의 일반적인 액세스요구는 물론 64비트의 시스템버스로 64비트의 데이타를 별도의 콘트롤러를 사용하지 않고도 전송할 수 있으며, 이에 따라 버스의 점유율이 낮아지면서 버스의 사용효율이 향상되도록한 것임을 알수 있다.

Claims

데이타 전송회로에 있어서, 읽기/쓰기신호및 데이타 스트로브를 출력하면서 데이타의 입출력 및 전체적인 동작을 제어하는 32비트의 마이크로 프로세서(1)와, 상기 마이크로 프로세서(1)로 부터의 1비트신호에 따라 64비트 전송신호를 출력하는 콘트롤 레지스터(3)와, 상기 마이크로 프로세서(1)로부터의 제어신호에 의해 로컬메모리로의 요구신호및 시스템버스로의 요구신호를 출력하는 어드레스 디코더(4)와, 상기 마이크로 프로세서(1)로부터의 제어신호에 의해 로컬메모리로 부터의 데이타응답신호를 출력하는 로컬메모리 콘트롤러(5)와, 상기 마이크로 프로세서(1)에 교호로 동작하며 양방향성인 두버퍼(Buf0)(Buf1)를 통하여 연결되고 두 래치버퍼(LB0)(LB1)를 통하여 시스템 버트와 연결된 두 뱅트(Bank0)(Bank1)로 이루어진 로컬메모리(6)들로 구성됨을 특징으로하는 32비트 마이크로 프로세서를 이용한 64비트데이타 전송회로.
제1항에 있어서, 상기의 읽기/쓰기신호는 NOR게이트(N2)(N2)(N3)에 직접인가되도록 하면서 인버터(I4)를 거쳐 NOR게이트(N1)(N5) 및 NAND게이트(NA)에 인가되도록 하고, 상기의 데이타 스트로브 신호는 NOR게이트(N3)로 인가되도록 하고, 상기의 로컬메모리의 요구신호는 NOR게이트(N1)(N2)로 인가되도록하고, 상기의 시스템 버스로의 요구신호는 NOR게이트(N3)(N4)(N5) 및 NAND게이트(NA)로 인가되도록하고, 64비트 전송신호는 NOR게이트(N1)(N2)로 인가되도록하고, 로컬메모리로 부터의 데이타응답신호는 NOR게이트(N1)로 인가되도록하면서 시스템버스로 부터의 데이터 응답신호는 NOR게이트(N5)로 인가되도록하는 한편, 상기 두 NOR게이트(N1)(N3)의 출력은 OR게이트(O3)를 거쳐 두 래치버퍼(LB0)(LB1)의 출력클럭펄스단(CPAB)로 이가되도록하면서 상기 NOR게이트(N5)의 출력은 입력클럭펄스단(CPBA), 상기 NOR게이트(N4)의 출력은 출력 인에이블단자(OEAB), 상기 NAND게이트(NA) 및 NOR게이트(N2)에서 NOR게이트(N6)를 경유한 출력은 입력 인에이블단자(OEBA)로 각각 인가되도록하여 래치버퍼(LB0)(LB1)의 동작을 제어하도록한 32비트 마이크로 프로세서를 이용한 64비트 데이타 전송회로.
제1항에 있어서, 상기의 읽기/쓰기신호는 인버터(I1)를 거쳐 방향선택단자(Dir)로 인가되는 두버퍼(Buf0)(Buf1)의 출력 인에이블 단자는 두 OR게이트(O1)(O2)의 출력이 인가되도록 하되, AND게이트(A1)를 경유한 로컬메모리의 요구신호및 시스템버스로의 요구신호인버터(I2)를 경유한 64비트 전송신호가 모두 인가되는 두 OR게이트(O1)(O2)에는 어드레스신호(A＜2＞)가 직접 또는 인버터(I3)를 거쳐 인가되도록하여 두 버퍼(Buf0)(Buf1)의 동작을 제어하도록한 32비트 마이크로 프로세서를 이용한 64비트 데이타 전송회로.