KR950005802B1

KR950005802B1 - Vme버스의 dtb용 데이타 전송 장치

Info

Publication number: KR950005802B1
Application number: KR1019880011119A
Authority: KR
Inventors: 이영진
Original assignee: 주식회사금성사; 최근선
Priority date: 1988-08-31
Filing date: 1988-08-31
Publication date: 1995-05-31
Also published as: KR900004146A

Abstract

내용 없음.

Description

VME버스의 DTB용 데이타 전송 장치

제1도는 종래의 VME(Valued Nlemory Enable)버스를 이용한 시스템의 블록도.

제2도는 제1도의 마스터보드의 세부 블록도.

제3도는 제2도에 있어서 각 신호의 타이밍도.

제4도는 본 발명에 따른 DTB마스터보드의 구성 블록도.

제5도는 본 발명에 따른 ASM(Asynchronous State Machine)구성 블록도.

제6도는 본 발명에 따른 프로세서의 데이타 리드시 타이밍도.

제7도는 본 발명에 따른 프로세서의 데이타 저장시 타이밍도.

제8도는 본 발명에 따른 FIFO램의 앰프ㅌ티(Empty)시 타이망도.

제9도는 본 발명에 따른 FIFO램의 풀(Full)시 타이밍도.

제10도는 본 발명에 따름 FIFO램의 데이타가 DTB슬레이브로 전송될시의 타이밍도.

제11도는 본 발명에 따른 DTB슬레이브의 데이타 저장시 타이밍도.

제12도는 본 발명에 따른 DTB마스터와 DTB슬레이브간의 데이타 전송시 타이밍도.

제l3도는 본 발명에 따른 데이타 전송에 있어서 에러 발생시 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 시스템 콘트롤러 보드 2 : DTB아비터(Arbiter)

3 : 마스터보드 4, 37 : DTB리퀘스터

5 : DTB마스터 6 : 슬레이브 보드

7 : DTB슬레이브 8, 11: FIFO램

9 : 래치버퍼 12, 13, l4, 15, 32 : 버퍼

18, 19, 36, 39, 41, 42, 43, 45, 56 : 앤드게이트

20, 23, 26, 28, 29, 35, 40, 49 : 오아게이트

24, 30, 48 : 인버터 22, 25, 44, 47, 50 : 지연소자

31 : 래치 33 : 다운 카운터

34, 38 : D플립플롭.

본 발명은 일정량의 데이타를 전송하는 방법에 관한 것으로 특히 VME(Valued Memory Enable)버스의 데이타 전송 방식의 하나인 블록 전송에 적당하도록 한 ASM(Asynchronous State Machine)을 이용한 데이타 블록 전송방법에 관한 것이다.

VME버스를 이용한 기존의 시스템은 첨부도면 제1도에 보인 바와 같이 마스터보드(3)내에 위치하는 DTB마스터(5)를 마스터보드(3)내의 클럭신호(CLK)신호에 의해 구동되는 SSM(Synchronous State Machine) 으로 구성 하였다.

제1도의 구성을 상세히 설명하면 시스템 콘트롤러 보드의(1) DTB아비터(Arbiter) (2)와 마스터보드(3)상의 DTB리퀘스터(4)는 VME버스상의 DTB어비트레이션 버스(Data Transfer Bus Arbitration BUS) (DTBA BUS)에 연결되고, DTB(Data Transfer BUS) 리퀘스터(4)와 라인을 통해 연결되고 마스터보드내의 클럭신호에 의해 구동되는 DTB마스터(5) 및 슬레이브보드(6)의 DTB슬레이브(7)는 데이타 전송 버스(DTB)에 연결되어 구성되며, 첨부도면 제2도는 SSM(Synchronous State Machine)을 이용한 마스터보드(3)의 상세 구성을 보인 블록도로서, 프로세서 버스(PB)는 SSM(Synchronous State Machine)으로 구성된 DTB마스터(5)와 FIFO램(8) 및 래치버퍼(9)에 연결되며, ASM(5)과 FIFO램(8)은 라인을 통한 상호 연결되고, DTB마스터(5)와 FIFO램(8) 및 래치버퍼(9)는 데이타 전송 버스(DTB)에 연결되어 구성된다.

상기한 바와 같이 구성된 기존 시스템의 동작 및 문제점은 다음과 같다. DTB마스터(5)가 데이타 전송버스(DTB)를 통해 DTB슬레이브(7)와 데이타를 전송하고자 하는 경우 DTB리퀘스터(4)에 REQ(요구)신호를 액티브상태 즉 "하이"를 보내면 DTB리퀘스터(4)는 DTB아비터(2)에 BR*(DTB사용 요구) 신호를 보내게 된다.

이때 DTB아비터(2)는 다른 DTB마스터가 데이타 전송 버스(DTB)를 이용하고 있지 않을때만 즉, BBSY*(버스 비지)신호가 인액티브(inactive)상태일때만 DTB어비트레이션 버스(DTBA BUS)상에 BGIN*(DTB사용허가)신호를 보내게 된다.

DTB어비트레이션 버스(DTBA BUS)는 데이지 체인(Daisy_Chine)방식을 사용하므로 DTB어비트레이션 버스(DTBA BUS)상의 DTB리퀘스터들은 BGIN*신호를 받아 자기 자신의 BR*신호를 보내지 않았을 경우에는 BGOUT*(버스 양도)신호를 보내고 다음 위치의 DTB리퀘스터의 BGIN*신호로 연결하며, 자기자신이 BR*(버스사용 용구신호)신호를 보낸 경우네는 BGOUT*신호를 보내지 않고 DTB마스터(5)로 부터의 REQ(요구)신호에 대한 응답 신호, 즉 ACK*신호와 BBSY*신호를 액티브시키고 BR*신호는 인액티브 시키케 된다. DTB리퀘스터(4)로부터 오는 ACK*신호가 액티브되면 DTB마스터(5)는 DTB슬레이브(7)와의 데이타 전송을 위해 데이타 전송 버스(DTB)사의 데이타 전송 사이클을 주도하게 된다.

첨부도면 제3도는 SSM을 이용하여 DTB마스터를 구성한 첨부도면 제2도의 마스터보드상의 주요신호에 대한 타이밍도로서 REQ신호에 대한 DTB리퀘스터(4)의 ACK*신호가 액티브("로우"상태)되면 DTB마스터(5)는 이 신호를 클럭(CLK)신호의 라이징 에지에서 샘플링하여 AS*신호와 DS0*신호 및 DS1*신호를 액티브 상태("로우"상태)로 만들며, DTB슬레이브(7)가 DTACK*신호를 액티브 상태로 만들면 이를 클럭(CLK)의 라이징 에지에서 샘플링하여 DS0*신호와 DS1*신호를 인액티브 상태(하이)로 만들게 된다.

상기한 동작에 의해 DTB마스터(5)와 DTB슬레이브(7)간에 첫번째 데이타 전송이 이루어지며, 복수개의 데이타 전송에 있어서는 REQ신호와 ACK*신호 및 AC*신호는 액티브 상태를 유지하고 두번째 데이타 전송을 위해 DTACK*신호가 인액티브 상태가 되기를 기다려 클럭(CLK)의 라이징 에지에서 두번째 데이타 전송을 위한 DS0*신호와 DS1*신호를 액티브 상태(로우)로 만들게 된다.

이와 같이 과정을 통해 복수개의 데이타 전송이 완로되면 DTACK*신호가 액티브상태로 되고 클럭(CLK)의 라이징 에지에서 REQ신호와 AS*신호 및 DS0*신호, DS1*신호를 모두 인액티브 상태로 만들며, 이때DTB마스터(5)로 부터의 REQ신호가 인액티브 상태로 되면 DTB리퀘스터(4)는 ACK*신호를 인액티브 상태(하이)로 하고, BBSY*신호를 인액티브 상태(하이)로 하여 데이타 전송 버스(DTB)상의 DTB마스터들이 차례로 데이타 전송 버스를 사용할 수 있게 된다.

그러나 SSM(Synchronous State Machine)을 사용하여 DTB(Data Transfer Bus)로 마스터를 구성하는 경우 데이타 전송 버스상의 신호를 마스터보드내의 클럭신호에 의해 샘플링하고 클럭신호에 동기시켜 다음 상태로 만들어 주기 때문에 신호를 샘플링하여 다음 상태로 만들기까지 평균 클럭신호의 반주기 만큼의 시간이 소요되는 문제점이 있었다.

따라서 본 발명은 데이타 전송 버스상의 신호의 상태에 따라 구동되는 ASM(Asynchronous State Machine)으로 DTB마스터를 구성하여 상기한 문제점을 해결하고자한 것으로, 첨부한 도면을 참조하여 그의 기술내용을 설명하면 다음과 같다.

첨부도면 제4도는 본 발명에 따른 DTB마스터를 구성하는 FIFO(First In First Out)램과 버퍼등에 의한VME(Valued Memory Enable)버스의 데이타 전송 버스용 데이타 블록 전송 장치의 회로도로서, 프로세서 버스(PB)의 데이타(PD00-PD31)와 데이타 전송 버스(DTB)의 데이타(D00-D31)는 각각 버퍼(12) (14)를거쳐 FIFO램(11)의 입력단(D)에 연결되며, FIFO램(11)의 출력단(Q)은 버퍼(l3) (15)를 통해 상기 프로세서 버스(PB)와 데이타 전송 버스(DTB)에 각각 연결되고, 프로세서 버스(PB)의 데이타(PD00-PD31)와 PLATCH*신호(프로세서의 래치신호)가 입력단(D)과 클럭단(CK)에 각각 인가되는 래치(31)의 출력단(Q)은 버퍼(32)를 통해 데이타 전송 버스(DTB)에 연결되고 또 래치(31)의 출력중 라이트신호(WR*)는 인버터(30)와 오아게이트(26, 29)의 일입력단에 연결되며, 인버터(30)의 출력(WR)은 오아게이트(27, 28)의 일입력단에 연결되고, 프로세서 버스(PB)의 데이타(PD00-PD07)와 PLOAD*신호(프로세서의 로드신호)가 인가되는 다운 카운터(33)의 출력단(BO)은 D플립플롭(34)의 클럭단에 연결되며, 데이타 전송버스(DTB)의 BERR*(버스에러)신호는 프로세서 버스(PB)에 연결되는 동시에 프로세서 버스(PB)로 부터의 PRESET*신호(프로세서의 리셋신호)와 함께 앤드게이트(36)를 통해 상기 D플립플롭(34)의 클리어단(CLR)에 연결되고, 프로세서 버스(PB)로 부터의 TRIGGER* 신호(트리거신호)는 상기 D플립플롭(34)의 프리세트단(PR)에 인가되도록 되며, D플립플롭(34)의 출력단(Q)은 DTN리퀘스터(37)에 연결되고, 데이타전송 버스(DTB)의 DTACK*(Data Acknowledge)신호는 DTB리퀘스터(37)와 오아게이트(35)의 일입력단에 인가되도록 되며, DTB리퀘스터(37)의 ACK*(Acknowledge)신호(승인신호)는 상기 오아게이트(35)를 통해 다운카운터(33)의 클럭단(CK)에 연결됨과 동시에 오아게이트(26-29)의 일입력단과 버퍼(32)의OE단에 공통으로 연결되고, 오아게이트(28, 29)의 출력단은 상기 버퍼(14, 15)의 OE단에 각각 연결되며, 일입력으로 DS*(Data Strobe)신호가 인가되는 상기 오아게이트(26)는 앤드게이트(18)의 일입력단에 연결되고, 프로세서 버스(PB)의 PREAD*신호(프로세서의 리드신호)는 버퍼(13)의 OE단자와 상기 앤드게이트(18)의 일입력단에 연결되며, 앤드게이트(l8)의 출력은 클럭(UNCK)으로서 FIFO램(l)에 인가되도록 되고, 타입력단으로 DTACK*신호가 인가되는 상기 오아게이트(27)는 오아게이트(23)의 일입력단에 연결되는 동시에 지연소자(27)와 인버터(24)를 순차거쳐 상기 오아게이트(23)의 타입력단에 연결되며, 프로세서 버스(PB)의 PWRITE*신호(프로세서의 라이트신호)는 상기 버퍼(12)의 OE단자와 오아게이트(20)의 일입력단에 연결되는 동시에 지연소자(22)와 인버터(21)를 순차거쳐 상기 오아게이트(20)의 타입력단에 인가되도록 되고, 상기 오아게이트(20, 23)의 출력단은 앤드게이트(19)에 접속되며, 앤드게이트(19)의 출력은 클럭(LDCK)으로서 상기 FIFO램(11)에 인가되도록 연결되어 구성된다.

또한 첨부도면 제5도는 본 발명에 있어서 ASM(Asynchrcnous State Machine)의 회로도로서, FIFO램(11)으로 부터의 FULL*신호(FIFO램이 전부 차 있을 경우 "로우"상태이고, 그렇지 않을 경우 "하이"이다.)와 래치(31)로 부터의 WR*신호가 인가되는 앤드게이트(41)는 오아게이트(40)를 통해 앤드게이트(39)의 일입력단에 연결되고, DTB리퀘스터(37)로 부터의 ACK*신호는 오아게이트(49)에 인가되는 동시에 지연소자(50)를 거쳐 상기 오아게이트(49)의 타입력단애 입력되도록 되며, 오아게이트(49)의 출력단은 인버터(48)의 입력단 및 AS*신호 출력용 3상태 버퍼(53)의 제어단에 연결되고, 인버터(48)는 상기 앤드게이트(39)의 일입력단과 앤드게이트(46)의 일입력단에 연결되며, D플립플롭(34)로 부터의 REQ신호와 DTB상의 BERR*신호가 인가되는 상기 앤드게이트(46)의 타입력단에는 DTB상의 DTACK*신호가 지연소자(47)를 통해 입력되도록 되고, 상기 앤드게이트(39) (36)의 출력단은 D플립플롭(38)의 클럭단(CK)과 클리어단(CLR)에 각각 연결되며, D플립플롭(38)의 출력단(Q)은 DTACK*신호가 인가되는 앤드게이트(43)와 DS0*신호 출력용 3상태 버퍼(5l)와 DS1*신호 출력용 3상태 버퍼(52)의 제어단에 연결되고, 상기 앤드게이트(43)는 앤드게이트(45)의 입력단에 연결되는 동시에 지연소자(44)를 통해 상기 앤드게이트(45)의 타입력단에 연결되며, 앤드게이트(45)는 상기 앤드게이트(39)의 또다른 입력단에 연결되어 구성된다.

상기한 바와 같이 구성된 본 발명의 동작은 다음과 같다.

본 발명은 VME버스의 데이타 전송 버스 특성이 비동기식(Asynchronous)이고 에지 구동방식(Edge_Driven Bus)이므로 데이타 전송 버스상의 각 신호들의 상태 변화 즉, 에지에 의해 구동되는 ASM으로 데이타 전송 버스를 구성하고자 한 것이다.

제4도에서 프로세서(도면에 나타나지 않음)는 DTB마스터와 DTB슬레이브간에 전송되어야 할 데이타양(VME버스 규정에 의하면 불록 전송인 경우 최대 256바이트임)보다 1개 작은 값을 프로세서 버스(PB)상의 데이타 라인(PD00-PD07)을 통해 PLOAD*신호에 의해 다운카운터(33)에 로드시키고, 데이타 전송 버스상에 보내야 할 신호를 즉 WRITE*신호와 A01-A31 및 AM0-AM5을 프로세서 데이타 라인(PD00-PD31)을 통해 PLATCH*신호에 의해 래치(31)에 세트시킨다.

그 다음 TRIGGER*신호를 D플립플롭(34)에 인가하면 REQ신호로서의 D플립플롭(34)의 출력이 액티브하이로 DTB리퀘스터(37)에 인가되어 데이타 전송 버스의 사용요구를 하게 된다.

REQ(요구)신호를 받은 DTB리퀘스터(37)는 종래의 기술과 동일한 동작으로 DTB아비터로부터 데이타 전송 버스의 사용허가를 받게되면 ACK*(응답)신호를 액티브 로우로 하므로 일방향 버퍼(32)가 인에이블되어 래치(31)에 세트되어 있던 WRITE*신호와 A01-A31 및 AM0-AM5신호가 데이타 전송 버스(DTB)로 출력되며, LWORD*신호가 로우로 되어 DTB마스터와 DTB슬레이브간에 전송될 데이타의 길이가 롱 워드(1ong word)임을 DTB슬레이브에게 알리게 된다.

한편, ACK*신호가 로우로 되면 첨부도면 제5도의 지연소자(50)의 지연시간(=td 40)후 즉, 일방향 버퍼(32)의 출력상태가 안정된 후 3상태 버퍼(53)가 인에이블되어 데이타 전송 버스로 로우의 AS*신호가 출력되고, 이때 인버터(48)의 출력은 하이가 된다.

상기한 래치(31)의 출력 WR*신호가 로우인 경우 DTB마스티의 FIFO램(11)으로부터 DTB슬레이브로 데이타가 전송되고, WR*신호가 하이인 경우 DTB슬레이브로부터 FIFO램(1l)으로 데이타가 전송되는데, WR*신호의 레벨은 데이타 블록이 전송되는 동안에는 래치(31)에 세트된 상태를 유지하게 된다.

FIFO램(11)의 상대신호인 EMPTY*신호와 FULL*신호는 프로세서 및 DTB마스터의 FIFO램(11) 데이타 억세스에 관련된다.

즉, WR*신호가 로우인 경우 첨부도면 제7도에서와 같이 프로세서 데이타 라인(PD00-PD31)을 통해 FIFO램(11)으로 데이타가 전송되며, PWRITE* 신호카 액티브되면 앤드게이트(19)의 줄력 LDCK신호가 로우로 되고, 지연소자(22)의 지연시간(=td 22)이 경과된 후 즉, PWRITE*신호에 의해 일방향 버퍼(12)가 인에이블되어 FIFO램(11)의 입력단(D)으로 안정된 시점에서 데이타가 저장되게 된다.

프로세서가 FIFO램(11)에 데이타를 저장하기 위해서는 FIFO램(11)의 상태신호인 FULL*신호가 하이일때 즉, FIFO램(11)이 데이타로 차 있지 않은 경우에는 가능하므로 프로세서는 FULL*신호의 상태에 따라 FIFO램(11)에 데이타를 저장할 수 있는지를 판단하게 된다.

첨부도면 제6도에서와 같이 WR*신호가 하이인 경우 프로세서가 FIFO램(11)에 저장된 데이타를 읽기 위해서는 FIFO램(11) 상태신호인 EMPTY*신호가 하이일때 즉,FIFO램(11)이 비어있지 않은 경우에만 가능하며, 이 경우에도 프로세서 EMPTY*신호의 상태에 따라 FIFO램(11)으로부터 데이타를 읽어낼 것을 판단하게 된다.

프로세서가 PREAD*신호를 액티브 상태로 하면 일방향 버퍼(13)가 인에이블되어 FIFO램(11)의 출력이 버퍼(13)를 통해 프로세서 데이타 라인(PD00-PD31)에 실려 프로세서로 전송되며, 프로세서의 데이타 리드동작이 완료되었을 때 즉, PREAD*신호가 로우에서 하이로 되어 FIFO램(11)으로부터 다음 차례의 데이타가 출려된다.

이때 만일 FIFO램(11)에 저장된 데이타가 없는 경우에는 상태 신호인 EMPTY*신호가 로우로 된다.

이와 마찬가지로 프로세서가 FIFO램(11)에 데이타를 저장하는 경우에도 LDCK신호가 로우에서 하이로 될 때 다음 데이타가 저장되며, FIFO램(11)이 가득차는 경우 상태 신호인 FULL*신호는 하이에서 로우로 바뀌게 된다.

한편 첨부도면 제5도에 보인 ASM(AsyChronous State Machine)의 동작을 첨부도면 제12도의 타이밍도를 참조하여 살펴보면, 상기한 바와 같이 REQ신호에 대한 응답신호인 ACK*신호가 로우로 되면 지연소자(50)의 지연시간(=td 50)이 경과된 후 데이타 전송 버스상의 AS*신호가 로우로 되면 지연소자 데이타 전송 버스상의 신호, DTACK*, BERR* 신호는 모두 하이이므로 앤드게이트(46)의 출력이 하이로 되어 D플립플롭(38)은 클리어 상태를 벗어나게 된다.

D플립플롭(38)의 반전출력(Q)은 초기상태에서 하이이며, DTACK*신호도 초기상태에서 하이이므로 앤드게이트(43)의 출력이 하이가 되어 앤드게이트(45)의 출력도 하이로 되고, 따라서 오아게이트(40)의 출력, READY신호가 하이이면 앤드게이트(39)의 출력은 ACK*신호가 하이일때 로우가 되고 ACK*신호가 로우일때 하이가 되어 D플립플롭(38)에 클럭신호로서 인가되므로 D플립플롭(38)의 반전출력이 반전되어 DS*신호가 로우로 되고, 3상태 버퍼(51, 52)가 일에이블되어 데이타 전송 버스상의 DS0* 및 DS1신호가 로우로된다.

DS*신호가 로우로 되면 지연소자(44) 앤드게이트(43, 45)를 통해 앤드게이트(39)의 출력 즉, D플립플롭(38)의 클럭신호가 하이에서 로우로 바뀐다.

한편 AS*신호가 하이에서 로우로 액티브되면 버퍼(32)로부터 출력된 A01-A31및 AM0-AM5신호에의해 선택된 DTB슬레이브는 DS0* 및 DS1신호가 하이에서 로우로 액티브되면 데이타 전송이 끝난 시점에서 그에 대한 응답신호로서 DTACK*신호를 로우로 보내게 되는데 이 DTACK*신호는 DS0* 및 DS1 신호의 액티브 상태를 유지하는 최소의 시간을 주기 위한 지연소자(47)과 앤드게이트(46)를 거쳐 D플립플롭(38)을 클리어시키며, 이에 D플립플롭(38)의 출력이 반전되어 DS*신호는 로우에서 하이 상태로 된다.

이에 따라 3상태 버퍼(51, 52)가 디스에이블 상태로 되어 데이타 전송 버스상의 DS0* 및 DS1* 신호는 인액티브 상태로 된다. DS0* 및 DS1신호가 인액티브 상태로 되면 DTB슬레이브는 DTACK* 신호를 인액티브 즉, 하이상태로 바꾸며, 이때 앤드게이트(43)의 출력이 하이로 되고, DS0* 및 DS1* 신호를 인액티브 상태로 유지하는 최소의 시간을 주기 위한 지연소자(44)를 거쳐 앤드게이트(45)의 출력이 하이로 되며, 앤드게이트(40)의 출력인 READY신호가 하이가 되며 앤드게이트(39)의 출력이 로우에서 하이로 되어 D플립플롭(38)의 출력(Q)이 반전되므로써 DS*신호가 하이에서 로우로 되어 상기한 과정과 마찬가지로 데이타 전송 버스상에서 DTB마스터와 DTB슬레이브간의 데이타 전송이 이루어진다.

한편 DTB슬레이브에 의한 데이타 전송 버스상의 DTACK*신호가 액티브 상태로 될때마다 다운카운터(33)가 계수를 시작하여 DTB마스터와 DTB슬레이브간에 전송되어야 할 갯수만큼의 데이타 전송이 이루어진 후 마지막 DTACK*신호에 의해 다운카운터(33)로부터 BO(Borrow) 출력이 액티브 즉, 로우의 상태로 되므로 D플립플롭(34)의 출력인 REQ신호가 반전되어 로우 즉 인액티브 상태로 된다.

이에 따라 DTB리퀘스터(37)는 ACK*신호를 로우에서 하이로 인액티브시키고, 데이타 전송 버스의 사용을 해재하게 된다. 즉 BBSY*신호를 로루에서 하이로 인액티브시켜 다른 DTB마스터가 데이타 전송 버스를 사용할 수 있게 해준다.

DTB마스터와 DTB슬레이브간의 데이타 전송시 FIFO램(11)과 데이타 전송 버스상의 데이타 라인(D00-D31)사이의 데이타 흐름을 첨부도면 제10도와 제11도를 참조하여 설명하면 다음과 같다.

먼저 FIFO램(11)에 저장되어 있는 데이타가 데이타 전송 버스상의 데이타 라인(D00-D3l)을 통해 DTB슬레이브로 전송되는 경우 즉, WR* 신호가 로우인 경우에는 첨부도면 제l0도에서와 같이 오아게이트(29)의 출력이 로우로 되어 DTB마스터와 DTB슬레이브간의 데이타 전송이 이루어지는 동안 ACK*신호가 액티브 상태로 있어 버퍼(15)가 항상 인에이블 된다. DS*신호가 하이에서 로우로 액티브되면 오아게이트(26)의 출력은 로우로, 앤드게이트(l8)의 출력도 로우로 되며 FIFO버퍼(11)의 출력(Q)이 버퍼(15)를 거쳐 데이타 전송 버스상의 데이타 라인(D00-D31)을 통해 DTB슬레이브에 전달되고, 1블록의 데이타 전송이 끝나 DS*신호가 하이로 인액티브되면 UNCK신호가 하이로 액티브되어 FIFO램(11)으로부터 다음번 데이타가 출력되며, 만일 FIFO램(11)에 저장된 데이타가 없을 경우 EMPTY*신호가 로우로 된다.

이때는 첨부도면 제8도에 보인 바와 같이 프로세서 FIFO램(11)에 DTB슬레이브로 전송되어야 할 데이타를 저장시키지 않는 한 FIFO램(11)의 상태 신호 EMPTY*신호가 계속 로우를 유지하여 비록 그 전 데이타 전송싸이클이 끝났어도 READY신호가 로우상태로 있게 되어 클럭신호가 발생되지 않으므로 DTB마스터로부터 DTB슬레이브로의 데이타 전송을 일어나지 않게 된다. FIFO램(11)이 빈(Empty) 상태를 벗어나게 되면 READY신호가 하이로 되어 클럭신호가 하이로 되므로 DS*신호가 액티브되어 다음 데이타 전송이 이루어지게 된다.

또한 DTB슬레이브로 부터의 데이타가 데이타 전송 버스상의 데이타 라인(D00-D31)을 통해 FIFO램(11)에 저장되는 경우 즉, WR*신호가 하이인 경우에는 첨부도면 제11도에서와 같이 DTB슬레이브로부터 DTACK*신호가 로우로 액티브되어 앤드게이트(19)의 출력 LDCK신호가 로우로 되고, DTB슬레이브로부터의 데이타가 버퍼(14)를 거쳐 안정된 시점에서 FIFO램(11)에 저장되도록 하는 시간을 주기 위한 지연소자(25)를 거친 후 LDCK신호가 하이로 되어 DTB슬레이브로 부터의 데이타가 FIFO램(11)에 저장된다.

이때 FIFO램(11)에 데이타가 가득차게 될 경우 상태신호 FULL*가 로우로 되어 프로세서가 FIFO램(11)으로부터 저장된 데이타를 읽어가지 않는한 FIFO램(11)은 풀(FULL) 상태를 벗어나지 못하며, 첨부도면 제9도에서와 같이 그 전 데이타 전송이 끝났다 하더라도 READY신호가 로우로 있게 되어 클럭신호가 발생하지 못하므로 DTB슬레이브로부터 DTB마스터로의 전송은 일어나지 않는다.

FIFO램(11)이 풀 상태를 벗어나면 READY신호가 하이로, 되고, 이에 따라 클럭신호가 하이로 되므로 DS*신호가 액티브 상태로 되어 다음 데이타 전송이 이루어지게 된다.

한편, DTB마스터와 DTB슬레이브간의 데이타 전송시 에러가 발생되면 BERR*신호가 로우로 액티브되며, 이 경우에는 첨부도면 제l3도에 보인 바와 같이 BERR*신호가 로우로 되어 앤드게이트(46)를 통해 D플립플롭(38)이 온이 되므로 그의 출력이 반전되어 DS*신호는 하이로 되며, 3상태 버퍼(51, 52)가 디스에이블되어 DS0* 및 DS1*신호는 인액티브된다.

또한 앤드게이트(36)에 의해 D플립플롭(34)이 클리어되어 D플립플롭(34)의 출력 REQ신호는 로우로 되며, 이에 따라 DTB리퀘스터(37)의 ACK*신호는 하이로 되고 3상태 버퍼(53)가 디스에이블되어 AS*신호는 인액티브 상태로 되어 전송될 데이타가 있더라도 DTB마스터와 DTB슬레이브간의 데이타 전송은 중지되고 BERR*신호는 프로세서로 전달되어 프로세서는 DTB마스터와 DTB슬레이브간의 데이타 전송이 에러가 발생되었음을 알게된다.

상기한 바와 같이 본 발명은 비동기 방식이며 에지 구동방식은 VMF버스에 있어서 데이타 전송 버스상의 신호의 상태 변화 즉 에지에 의해 구동되는 ASM(Asynchronous State Machine)으로 데이타 전송 버스를 구성하여 데이타 전송시의 불필요한 시간 지연을 없애므로 데이타 전송의 효율을 높일 수 있는 효과를 갖게된다.

Claims

VME(Valued Memory Enable)방식의 데이타 전송 버스를 이용한 DTB마스터와 DTB슬레이브간의 데이타 진송에 있어서, FIFO램(11)상태 신호인 FULL*와 EMPTY* 및 WR*, WR신호가 인가되는 앤드게이트(39, 41, 42)와 오아게이트(40)에 의해 D플립플롭(38)에 클럭이 인가되고, 버스 요구 및 응답신호인 REQ, ACK*신호 및 BERR*(버스에러)신호와 DTACK*신호에 의해 클리어되는 상기 D플립플롭(38)의 출력 AS*에 의해 DS0* 및 DS1*신호 출력용 3상태 버퍼(51, 52)가 동작되도록 하여 ASM을 구성하며, 프로세서는 PWRITE*신호에 의해 동작되는 버퍼(12)를 통해 FIFO램(11)에 연결되고, 프로세서로 부터의 PD00-PD31과 PLATCH*신호에 의해 동작되는 래치(31)의 WR*신호와 DTB리퀘스터(37)의 ACK*신호가 인가되는 오아게이트(29)에 의해 동작되는 버퍼(15)를 통해 상기 FIFO램(11)의 출력이 DTB로 출력되며, 상기 래치(31)로 부터의 반전출력 WR신호와 ACK*신호가 인가되는 오아게이트(28)에 의해 동작되는 버퍼(14)를 통해 DTB상의 데이타가 FIFO램(11)에 저장되고, 프로세서의 PREAD*신호에 의해 동작되는 버퍼(13)에 의해 FlFO랭(11)의 데이타가 프로세서로 출력되며, DTB상의 DTACK*신호나 상기 ACK*신호를 클럭으로 받고 프로세서의 PD00-PD07 및 PLOAD신호에 의해 동작하는 다운카운터(33)의 출력은 D플립플롭(34)에 클럭으로 인가되고, TREGGER*(ASM시작)신호와 BERR* 및 PRESET*신호에 의해 각각 프리세트되거나 클리어되는 상기 D플립플롭(34)에 의해 DTB리퀘스터(37)로 REQ(버스요구)신호가 인가되도록 하여 각 신호의 에지에서 구동하는 ASM으로 구성된 DTB로 불필요한 시간 지연을 없애도록 한 VNIE버스의 DTB용 데이타 전송 장치.