KR910001566A - 공통 메모리 억쎄스방식 - Google Patents

공통 메모리 억쎄스방식 Download PDF

Info

Publication number
KR910001566A
KR910001566A KR1019890009063A KR890009063A KR910001566A KR 910001566 A KR910001566 A KR 910001566A KR 1019890009063 A KR1019890009063 A KR 1019890009063A KR 890009063 A KR890009063 A KR 890009063A KR 910001566 A KR910001566 A KR 910001566A
Authority
KR
South Korea
Prior art keywords
memory
processor
buffer circuit
address
memory access
Prior art date
Application number
KR1019890009063A
Other languages
English (en)
Other versions
KR910008419B1 (ko
Inventor
남병덕
Original Assignee
정용문
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정용문, 삼성전자 주식회사 filed Critical 정용문
Priority to KR1019890009063A priority Critical patent/KR910008419B1/ko
Publication of KR910001566A publication Critical patent/KR910001566A/ko
Application granted granted Critical
Publication of KR910008419B1 publication Critical patent/KR910008419B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Information Transfer Systems (AREA)

Abstract

내용 없음

Description

공통 메모리 엑세스방식
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2도는 본 발명의 회로도,
제 3도는 제 2도에 대한 부호의 설명

Claims (1)

  1. 제1프로세서(10) 및 제2프로세서(11), 메모리(12)를 구비한 공통메모리억쎄스방식에 있어서, 상기 제1프로세서(10)의 어드레스를 상기 메모리(12)로 전송하기 위한 제1버퍼회로(20)와, 상기 제1프로세서(10)와 상기 메모리(12)간의 양방향 데이터 전송을 하기 위한 제2버퍼회로(21)와, 상기 제2프로세서(11)의 어드레스를 상기 메모리(12)로 전송하기 위한 제3버퍼회로(22)와, 상기 제2프로세서(11)와 상기 메모리(12)간의 양방향 데이터 전송을 수행하기 위한 제4버퍼회로(23)와, 상기 제1,2프로세서(10,11)의 리드라이트바 신호와 메모리 인에이블 신호에 의해 상기 메모리(12) 및 제1-4버퍼회로(20-23)의 작동을 제어하는 한편 양프로세서(10,11)중 한쪽이 메모리 억세스중일 때 다른 한쪽을 대기시키는 제어부(24)로 이루어짐을 특징으로 하는 방식.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890009063A 1989-06-29 1989-06-29 공통 메모리 억쎄스방식 KR910008419B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019890009063A KR910008419B1 (ko) 1989-06-29 1989-06-29 공통 메모리 억쎄스방식

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890009063A KR910008419B1 (ko) 1989-06-29 1989-06-29 공통 메모리 억쎄스방식

Publications (2)

Publication Number Publication Date
KR910001566A true KR910001566A (ko) 1991-01-31
KR910008419B1 KR910008419B1 (ko) 1991-10-15

Family

ID=19287574

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890009063A KR910008419B1 (ko) 1989-06-29 1989-06-29 공통 메모리 억쎄스방식

Country Status (1)

Country Link
KR (1) KR910008419B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100725100B1 (ko) * 2005-12-22 2007-06-04 삼성전자주식회사 포트간 데이터 전송기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100725100B1 (ko) * 2005-12-22 2007-06-04 삼성전자주식회사 포트간 데이터 전송기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치

Also Published As

Publication number Publication date
KR910008419B1 (ko) 1991-10-15

Similar Documents

Publication Publication Date Title
KR860006743A (ko) 데이타 처리 시스템
KR910003669A (ko) 반도체기억장치의 데이터독출회로
KR890007162A (ko) 데이타 처리장치
KR910003498A (ko) 마이크로 프로세서
KR890010709A (ko) 정보처리장치
KR890007173A (ko) 애드레스 버스 제어장치
KR900005795A (ko) 화상독해장치
KR890017615A (ko) 멀티포트 캐시메모리를 가지는 멀티프로세서 시스템
KR960024986A (ko) 정보 처리 장치
KR860004349A (ko) 시이퀀스 제어기의 프로세스 입출력장치
KR880009306A (ko) 직접 메모리 엑세스 제어 장치
KR910001566A (ko) 공통 메모리 억쎄스방식
KR900019048A (ko) 반도체기억장치의 테스트회로
KR880008177A (ko) 지역망(lan)통신의 콘트롤 회로
KR940015843A (ko) 다중 프로세서 시스템에서 프로세서 보드 사이의 데이타 전송을 지원하는 방법
KR910012928A (ko) 컴퓨터의 메모리 확장 시스템
KR910017291A (ko) 고석 데이타 처리회로
KR950024080A (ko) 멀티프로세서 시스템의 캐쉬 데이타 전송장치
KR890011237A (ko) 광저장 장치에서 고속 데이타처리 방법
KR890010724A (ko) 마이크로 프로세서간의 억세스 중재 제어 시스템
KR850003599A (ko) 데이타처리 시스템의 주기억 어드레스 제어시스템
KR920013998A (ko) 데이터중계 제어신호 중계회로
KR910012951A (ko) 다중처리기 시스템에서의 데이터 전송 방법
KR920015203A (ko) 캐쉬메모리(cash memory) 제어방법
KR910008724A (ko) 캐슈 메모리의 고속 억세스 장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020930

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee