KR890017615A - 멀티포트 캐시메모리를 가지는 멀티프로세서 시스템 - Google Patents

멀티포트 캐시메모리를 가지는 멀티프로세서 시스템 Download PDF

Info

Publication number
KR890017615A
KR890017615A KR1019890005977A KR890005977A KR890017615A KR 890017615 A KR890017615 A KR 890017615A KR 1019890005977 A KR1019890005977 A KR 1019890005977A KR 890005977 A KR890005977 A KR 890005977A KR 890017615 A KR890017615 A KR 890017615A
Authority
KR
South Korea
Prior art keywords
cache memory
processors
multiprocessor system
multiport
data
Prior art date
Application number
KR1019890005977A
Other languages
English (en)
Other versions
KR960006499B1 (ko
Inventor
타다아끼 반도
Original Assignee
미쓰다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰다 가쓰시게, 가부시끼가이샤 히다찌세이사꾸쇼 filed Critical 미쓰다 가쓰시게
Publication of KR890017615A publication Critical patent/KR890017615A/ko
Application granted granted Critical
Publication of KR960006499B1 publication Critical patent/KR960006499B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0853—Cache with multiport tag or data arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Multi Processors (AREA)

Abstract

내용 없음

Description

멀티포트 캐시메모리를 가지는 멀티프로세서 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 멀티프로세서 시스템외 1실시예 시스템 구성도, 제2도는 멀티포트 메모리의 1예를 표시하는 구성도, 제3도는 제2도의 동작설명용 타이밍도.

Claims (9)

  1. 복수의 프로세서와 이 복수의 프로세서에서 공유되는 캐시메모리를 가지고 이 캐시메모리는 이 복수의 프로세서마다에 개별의 어드레스 및 데이터의 인터페이스신호선으로 접속되어 이 복수의 프로세서에서 동시에 판독하고 기록이 가능한 멀티포트 캐시메모리인 것을 특징으로 하는 멀티프로세서 시스템.
  2. 제1항에 있어서 이 멀티포트 캐시메모리는 각 포트에 대응하여 어드레스 디코더, 데이터입력, 데이터 출력신호선을 가지고 있는 것을 특징으로 하는 멀티프로세서 시스템.
  3. 제1항에 있어서 이 복수의 프로세서 및 이 멀티포트 캐시메모리가 단일의 LSI에 들어있는 것을 특징으로 하는 멀티프로세서 시스템.
  4. 복수의 프로세서와 이 복수의 프로세서에서 공유되는 캐시메모리를 가지고 한개의 프로세서는 명령판독과 데이터 판독때문에 2조 이상의 인터페이스 신호선으로 이 캐시메모리와 접속되어 이 캐시메모리는 이들 복수의 인터페이스 신호선에 대해 동시에 판독, 기록이 가능한 멀티포트 캐시메모리를 사용한 것을 특징으로 하는 멀티프로세서 시스템.
  5. 제4항에 있어서, 이 멀티포트 캐시메모리는 각 포트에 대응하여 어드레스 디코더, 데이터 입력, 데이터 출력신호선을 가지는 것을 특징으로 하는 멀티프로세서 시스템.
  6. 제4항에 있어서 이 복수의 프로세서 및 이 멀티포트 캐시메모리가 단일의 LSI에 들어있는 것을 특징으로 하는 멀티프로세서 시스템
  7. 복수의 프로세서와 이 복수의 프로세서에 개별로 접속되어 명령을 기억하는 명령용 캐시메모리와 이 복수의 프로세서로 공유되어 이 복수의 프로세서가 동시에 판독, 기록될 수 있는 데이터용 멀티포트 캐시메모리를 가지는 것을 특징으로 하는 멀티프로세서 시스템.
  8. 제7항에 있어서 이 멀티포트 캐시메모리는 각 포트에 대응하여 어드레스디코더, 데이터 입력, 데이터 출력신호선을 가지는 것을 특징으로 하는 멀티프로세서 시스템.
  9. 제7항에 있어서 이 복수의 프로세서 및 이 멀티포트 캐시메모리가 단일의 LSI에 들어있는 것을 특징으로 하는 멀티프로세서 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890005977A 1988-05-06 1989-05-03 멀티포트 캐시메모리(multi-port cache memory)를 가지는 멀티프로세서 시스템(multi-processor system) KR960006499B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63-109045 1988-05-06
JP63109045A JPH01280860A (ja) 1988-05-06 1988-05-06 マルチポートキヤツシユメモリを有するマルチプロセツサシステム

Publications (2)

Publication Number Publication Date
KR890017615A true KR890017615A (ko) 1989-12-16
KR960006499B1 KR960006499B1 (ko) 1996-05-16

Family

ID=14500210

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890005977A KR960006499B1 (ko) 1988-05-06 1989-05-03 멀티포트 캐시메모리(multi-port cache memory)를 가지는 멀티프로세서 시스템(multi-processor system)

Country Status (5)

Country Link
EP (1) EP0340668B1 (ko)
JP (1) JPH01280860A (ko)
KR (1) KR960006499B1 (ko)
CA (1) CA1323110C (ko)
DE (1) DE68926761T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8583873B2 (en) 2010-03-10 2013-11-12 Samsung Electronics Co., Ltd. Multiport data cache apparatus and method of controlling the same

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03219345A (ja) * 1990-01-25 1991-09-26 Toshiba Corp 多ポートキャッシュメモリ制御装置
JP2595753B2 (ja) * 1990-03-30 1997-04-02 日本電気株式会社 キャッシュメモリの無効化方式
JP2822588B2 (ja) * 1990-04-30 1998-11-11 日本電気株式会社 キャッシュメモリ装置
JPH0485788A (ja) * 1990-07-27 1992-03-18 Toshiba Corp 多ポートキャッシュメモリ
US5835945A (en) * 1990-08-06 1998-11-10 Ncr Corporation Memory system with write buffer, prefetch and internal caches
JPH04362755A (ja) * 1991-06-10 1992-12-15 Nec Corp 共用型拡張記憶試験方式
EP0552426A1 (en) * 1992-01-24 1993-07-28 International Business Machines Corporation Multilevel memory system
US6536664B2 (en) 1995-05-30 2003-03-25 Cashguard Ab Method for exchanging information between a cash register and a payment-processing device
JP3348367B2 (ja) * 1995-12-06 2002-11-20 富士通株式会社 多重アクセス方法および多重アクセスキャッシュメモリ装置
US5799209A (en) * 1995-12-29 1998-08-25 Chatter; Mukesh Multi-port internally cached DRAM system utilizing independent serial interfaces and buffers arbitratively connected under a dynamic configuration
EP0999500A1 (en) * 1998-11-06 2000-05-10 Lucent Technologies Inc. Application-reconfigurable split cache memory
US6272567B1 (en) * 1998-11-24 2001-08-07 Nexabit Networks, Inc. System for interposing a multi-port internally cached DRAM in a control path for temporarily storing multicast start of packet data until such can be passed
DE102005037219A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Vorrichtung und Verfahren zur Speicherung von Daten und/oder Befehlen in einem Rechnersystem mit wenigstens zwei Verarbeitungseinheiten und wenigstens einem ersten Speicher oder Speicherbereich für Daten und/oder Befehle
DE102005037215A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren zur Speicherung von Daten und/oder Befehlen in einem Rechnersystem mit wenigstens zwei Verarbeitungseinheiten und wenigstens einem ersten Speicher oder Speicherbereich für Daten und/oder Befehle
US7600081B2 (en) * 2006-01-18 2009-10-06 Marvell World Trade Ltd. Processor architecture having multi-ported memory
JP2008097572A (ja) 2006-09-11 2008-04-24 Matsushita Electric Ind Co Ltd 演算装置、コンピュータシステム、および携帯機器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS537108B2 (ko) * 1972-09-29 1978-03-14
JPS6037932B2 (ja) * 1980-07-29 1985-08-29 日本電気株式会社 キャッシュメモリ制御方式
JPS5858666A (ja) * 1981-10-02 1983-04-07 Hitachi Ltd デ−タ処理装置
US4445174A (en) * 1981-03-31 1984-04-24 International Business Machines Corporation Multiprocessing system including a shared cache
US4489381A (en) * 1982-08-06 1984-12-18 International Business Machines Corporation Hierarchical memories having two ports at each subordinate memory level
JPS59213084A (ja) * 1983-05-16 1984-12-01 Fujitsu Ltd バッファ記憶装置のアクセス制御方式
JPS6041145A (ja) * 1983-08-17 1985-03-04 Hitachi Ltd デイスクキヤツシユ装置
JPS6388671A (ja) * 1986-10-01 1988-04-19 Nec Corp 同時並行処理制御方式
JPH0668735B2 (ja) * 1987-02-09 1994-08-31 日本電気アイシーマイコンシステム株式会社 キヤツシユメモリ−
JPS63257853A (ja) * 1987-04-03 1988-10-25 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン キヤツシユ・メモリ・システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8583873B2 (en) 2010-03-10 2013-11-12 Samsung Electronics Co., Ltd. Multiport data cache apparatus and method of controlling the same

Also Published As

Publication number Publication date
EP0340668A2 (en) 1989-11-08
JPH01280860A (ja) 1989-11-13
EP0340668A3 (en) 1990-08-29
DE68926761D1 (de) 1996-08-08
KR960006499B1 (ko) 1996-05-16
EP0340668B1 (en) 1996-07-03
DE68926761T2 (de) 1996-11-28
CA1323110C (en) 1993-10-12

Similar Documents

Publication Publication Date Title
KR890017615A (ko) 멀티포트 캐시메모리를 가지는 멀티프로세서 시스템
KR900016866A (ko) 데이타 처리 시스템
KR910003498A (ko) 마이크로 프로세서
KR860006743A (ko) 데이타 처리 시스템
KR860000601A (ko) 메모리 액세스 제어 시스템
KR870011524A (ko) 마이크로프로세서칩의 스택프레임캐시
KR900018852A (ko) 디지탈 신호 프로세서용 입출력 장치
KR900000771A (ko) 병렬처리장치
KR850002907A (ko) Cpu 마이크로 분기구조
KR900013413A (ko) 디지탈 신호 처리 장치
KR920004946A (ko) Vga의 입출력 포트 액세스 회로
KR910014837A (ko) 화상 신호 처리 회로
KR910014954A (ko) 다포트메모리회로의 테스트장치
KR860009421A (ko) 논리기능을 가진 기억회로
KR920018577A (ko) 원칩 마이크로컴퓨터
KR930023847A (ko) 병렬 프로세서 시스템
KR900013514A (ko) 프로세서용 프로그램 메모리 버퍼
KR940015843A (ko) 다중 프로세서 시스템에서 프로세서 보드 사이의 데이타 전송을 지원하는 방법
JPS57200985A (en) Buffer memory device
KR960018958A (ko) 다중 프로세서 시스템에서 아토믹 명령어 수행시 데이타 버퍼를 사용한 메인 메모리 액세스 장치
KR930008614A (ko) 튜얼포트램을 이용한 통신시스템
KR930020461A (ko) 캐쉬 코히런스 프로토콜을 이용한 상태메모리 제어회로
KR900003746A (ko) 어드레스 메모리 유니트
KR910001566A (ko) 공통 메모리 억쎄스방식
KR950024080A (ko) 멀티프로세서 시스템의 캐쉬 데이타 전송장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030502

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee