JPS63239699A - 半導体記憶装置のテスト補助回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば大規模集積回路に内蔵される半導体
記憶装置のテスト容易化のための半導体記憶装置のテス
ト補助回路に関する。

〔従来の技術〕

第２図は従来のＲＡＭテスト補助回路等に使用されるス
キ１１ンパスの構成説明図である。

同図において、ＳＲ１〜ＳＲｏはスキャンレジスタであ
り、各々直列に接続されシフトレジスタを構成している
。１．２．３は各々シリアル入力端子、シリアル出力端
子、シリアルシフトクロック端子であり、シリアルシフ
トクロック端子３に所定のクロックが入力されると、ス
キ１／ンレジスタＳＲｏの内容がシリアル出力端子２よ
り出力され、スキャンレジスタＳＲ−８Ｒの各々の内容
が、スキャンレジスタＳＲ２〜ＳＲｏ内にシフトされ、
シリアル入力端子１より入力データがスキャンレジスタ
ＳＲ１響内に格納される。

４．５．６は各々パラレル入力端子、パラレル出力端子
、パラレル人力クロック端子であり、パラレル入力クロ
ック端子６に所定のクロックが入力されると、パラレル
入力端子４からスキャンレジスタＳＲ，〜ＳＲｎにデー
タをパラレルに取り込む。また、パラレル出力端子５か
らは、常にスキャンレジスタＳＲ１〜ＳＲｏの内容が出
力されている。

スキャンパスは上記のような性能を有していることより
、シリアルなテスト用データをシリアル入力端子１より
シリアルレジスタＳＲ，〜ＳＲ１内に取り込み、パラレ
ル出力端子５を介してＲＡＭ等の被テスト回路のデータ
入力端子から、パラレルにテスト用データを入力する。

しかる後、被テスト回路の応答結果を、被テスト回路の
データ出力端子から、パラレルにシリアルレジスタＳＲ
１〜ＳＲｏ内に取り込み、シリアル出力端子２よりシリ
アルにデータを取り出し、応答結果と比較すべき期待値
系列であるテストパターンと比較することで被テスト回
路の試験が行なえる。この方式によれば、テスト用デー
タを直接外部端子に引き出す方式に比べてテストに必要
な端子数が少なくて済み、半導体装置を安価に構成でき
る利点があるため多く利用されている。

第３図は、第２図で示したスキャンパスを使用した従来
のＲＡＭテスト補助回路の回路構成図である。同図にお
いて、７ａ、７ｂは第２図で示したスキャンパスであり
、５Ｒａ１〜８Ｒ５Ｒｂｉｎｌ 〜５Ｒｂｏ【よ各々スギ１ｊンパス７ａ、７ｂのスキ１
１ンレジスタであり、８は被テスト用のＲＡＭ、９はＲ
ＡＭのデータ入力端子である。なお、１ａ。

３ａ、５ａ、６ａは各々スキャンパス７ａのシリアル入
力端子、シリアルシフトクロック端子、パラレル出力端
子、パラレル入力クロック端子であり、１ｂ、２ｂ、３
ｂ、５ｂは各々スキャンパス７ｂのシリアル入力端子、
シリアル出力端子、シリアルシフトクロック端子、パラ
レル出力端子である。

ＲＡＭ８に所定のテスト用データをス＝ｔ：　ｔｚンバ
ス７ａより、ＲＡＭ８のデータ入り端子９を介して人力
する際、複数のＲＡＭ８の並行した試験等を行なう等の
理由で同図に示すようにスキャンパス７ｂがスキャンパ
ス７ａの前段に直列に接続されている場合が多い。この
ような場合シリアルシフトクロック端子３ａ、３ｂに所
定クロックを与え、スキャンパス７ｂのシリアル入力端
子１ｂからテスト用データを１ビツトずつ入力し、スキ
ャンパス７ｂ内のスキセンパス間５Ｒｂ１〜ＳＲｂ。

を介してシフトさせながら、シリアル出力端子２ｂを介
してスキャンパス７ａのシリアル入力端子１ａよりデー
タが１ビツトずつ人力される。しかる優、テスト用デー
タがスキャンパス７ａ内のスキャンレジスタ５Ｒ８１〜
ＳＲ，。に格納された時点でパラレル出力端子５ａを介
してデータ入力端子９よりテスト用データのＲＡＭ８へ
の占込みを行なう。以降ＲＡＭ８の内容を読出し、テス
ト用データと同じ値が読出されたかのチェックを行なう
ことでＲＡＭ８の試験を行なっている。

〔発明が解決しようとする問題点〕

以上説明したように、スキャンパスを直列接続して成る
従来のＲＡＭ等の！！！導体記憶装置のテスト補助回路
では、スキャンパス７ａ内に任意のテスト用データを設
定しようとする場合、必ずテスト用データをスキャンパ
ス７ｂを介して、シリアルスキャンパス７ａに送る必要
があるため、スキャンパス７ｂ内をテスト用データがシ
フトされ移動するのに余計なシフト動作および時間を費
やしてしまう問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたちので、任意のテスト用データを半導体記憶装置に
書込む際に、シフト動作回数を減らして占込みに要する
時間が短縮できる簡単な構成の半導体記憶装置のテスト
補助回路を得ることを目的としている。

〔問題点を解決するための手段〕

この発明にかかる半導体記憶装置のテスト補助回路は、
半導体記憶装置のデータ入力端子に接続された第１のス
キャンパスと、前記第１のスキャンパスの前段に直列に
設けられた第２のスキャンパスを備え、前記第１．第２
のスキャンパス間に論理回路を挿入し、前記論理回路に
入力される制御信号により前記論理回路の出力値を自由
に設定できるようにしている。

（作用） この発明における第１．第２のスキセンパス間に設けら
れた論理回路は、制御信号によりその出力値を自由に設
定できるため、制御信号により直接第１のスキャンパス
への所望のデータ入力を行なうことができる。

〔実施例〕

第１図は、この発明の一実施例である半導体記憶装ｄの
テスト補助回路の回路構成図である。同図において１〜
９．ＳＲ−８Ｒ，５Ｒｂ１〜Ｓａ１　　　　ａｎ Ｒｂｎは従来と同じなので説明は省略する。１０は排他
的論理和ゲート（以下、「ＦＯＲゲート」と言う。）で
ある。ＦＯＲゲート１０はスキｊｐンバス７ａ、スキャ
ンパス７ｂ間に設けられ、その一方入力は、スキャンパ
ス７ｂのシリアル出力端子２ｂに接続されており、他方
入力は外部υ制御端子１１に接続され、その出力はスキ
ャンパス７ａのシリアル入力端子１ａに接続されている
。

このような構成において、外部制御Ｉ端子１１より信号
を送ることでスキャンパス７ｂを介すことなく、スキャ
ンパス７ａ内に所望のテスト用データを送ることが、以
下に述べるようにして実現できる。

例えば、スキャンパス７ａにシリアル入力端子１ａを介
して０′′を与えたい場合、スキ１！ンパス７ｂのシリ
アル出力端子２ｂより得られる値（直前にスキャンレジ
スタＳ　Ｒｂｎに格納されていた値）と同一の値をＥＯ
Ｒゲート１０に外部制御端子１１より与えればよい。一
方、スキャンパス７ａのシリアル入力端子１ａに“１″
を与えたい場合、スキャンパス７ｂのシリアル出力端子
２ｂより得られる値とは逆の値を外部制御端子１１より
与えればよい。シリアル出力端子２ｂより出力される値
は、スキャンパス７ｂに入力したデータを予め記憶して
おくことで予測でき、また、スキャンレジスタＳ　Ｒｂ
ｉ〜Ｓ　Ｒｂｎ内の値をパラレル出力端子５ｂを介して
知ることで予測できる。このようにスキャンパス７ｂの
シリアル出力値を予め検知し、外部ａ、ＩＩ　Ｉｌｌ端
子１１より上述した方法に基づき信号を送ることで、ス
キャンパス７ｂを介すことなく、スキャンパス７ａに直
接に所望のテスト用データを入力することが可能となる
。その結果、スキ１７ンパス７ｂのシリアル入力端子１
ｂから前記所望のテスト用データを与える場合に比べ、
シフト動作回数の減少および書込みに要する時間の短縮
を簡単な回路構成で実現できる。

なお、この実施例で用いたＦＯＲゲートの代りに、例え
ば排他的ＮＯＲゲートのように、外部制御端子１１によ
り、その出力値を自由に設定できる機能を右するもので
あれば使用できる。

（発明の効果） 以上説明したように、この発明によれば第１゜第２のス
ギセンパス間に挿入した論ｐＪｊ＠路の一方入力である
制御信号により、第１のスキ１シンバスに直接に所望の
テスト用データを人力することができるため、第２のス
キャンパスにテスト用データを一通過させる時間を短縮
することができ、試験時間の短縮化、延いては半導体記
憶装置のコストダウンにつながる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置のテ
スト補助回路の回路構成図、第２図はスキャンパスの構
成説明図、第３図は従来の半導体記憶装置のテスト補助
回路の回路構成図である。 図において、７ａ、７ｂはスキャンパス、８はＲＡＭ、
１０はＦＯＲゲート、１１は外部制御端子、　ＳＲ−８
Ｆ＜　　　　、ＳＲ，１〜Ｓ　Ｒ３ｎ、　Ｓ　Ｒｂ１〜
ｎ ５Ｒｂｏはスキャンレジスタである。 なお、各図中同一符号は同一または相当部分を示ず。

Claims (1)

【特許請求の範囲】
1. （１）半導体記憶装置のデータ入力端子に接続された第
   １のスキャンパスと、前記第１のスキャンパスの前段に
   直列に設けられた第２のスキャンパスを備えた半導体記
   憶装置のテスト補助回路において、 前記第１、第２のスキャンパス間に論理回路を挿入し、
   前記論理回路に入力される制御信号により前記論理回路
   の出力値を自由に設定できるようにしたことを特徴とす
   る半導体記憶装置のテスト補助回路。