JPS63138600A - Ｒａｍテスト用補助回路 - Google Patents
Ｒａｍテスト用補助回路Info
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- JPS63138600A JPS63138600A JP61285431A JP28543186A JPS63138600A JP S63138600 A JPS63138600 A JP S63138600A JP 61285431 A JP61285431 A JP 61285431A JP 28543186 A JP28543186 A JP 28543186A JP S63138600 A JPS63138600 A JP S63138600A
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- Japan
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Links
- 238000012360 testing method Methods 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置のテスト容易化設計に関し、特
にＲＡＭのテスト用補助回路に関するものである。
にＲＡＭのテスト用補助回路に関するものである。
第２図は従来のランダムアクセスメモリ （以下、ＲＡ
Ｍと称す）のテスト用補助回路を示す回路図であり、こ
こではＲＡＭとして半導体装置に内蔵されたものを想定
している。第２図において、ｌはＲＡＭ、２はライトイ
ネーブル端子、３はチップセレクト端子、４はデータ入
力端子、５はデータ出力端子、６はアドレス端子、７は
スキャンパス、８はモード設定端子、９はシリアル入力
端子、１０はクロック端子、１１はシリアル出力端子、
１２はパラレル入力端子、１３はパラレル出力端子であ
る。
Ｍと称す）のテスト用補助回路を示す回路図であり、こ
こではＲＡＭとして半導体装置に内蔵されたものを想定
している。第２図において、ｌはＲＡＭ、２はライトイ
ネーブル端子、３はチップセレクト端子、４はデータ入
力端子、５はデータ出力端子、６はアドレス端子、７は
スキャンパス、８はモード設定端子、９はシリアル入力
端子、１０はクロック端子、１１はシリアル出力端子、
１２はパラレル入力端子、１３はパラレル出力端子であ
る。
次に、動作について説明する。
通常動作時においてもテスト時においてもＲＡＭへのデ
ータの書き込みは、ライトイネーブル端子２をライトモ
ードに設定し、アドレス端子６にアドレスを、データ入
力端子４に書き込みデータをそれぞれ設定し、チップセ
レクト端子３をアクティブにすることによって行う。
ータの書き込みは、ライトイネーブル端子２をライトモ
ードに設定し、アドレス端子６にアドレスを、データ入
力端子４に書き込みデータをそれぞれ設定し、チップセ
レクト端子３をアクティブにすることによって行う。
ＲＡＭのデータの読み出しは、ライトイネーブル端子２
をリードモードに設定し、アドレス端子６にアドレスを
設定し、チップセレクト端子３をアクティブにすること
によって行う。
をリードモードに設定し、アドレス端子６にアドレスを
設定し、チップセレクト端子３をアクティブにすること
によって行う。
通常動作時は、モード設定端子ａの制御によりスキャン
パス７をパラレル動作モードにする。このモードではス
キャンパスのパラレル入力端子１２の情報はパラレル出
力端子１３にそのまま伝わるので、ＲＡＭのデータ出力
端子５の情報はパラレル出力端子１３に伝わり半導体装
置内の他の論理回路に供給され所望の通常動作を行う。
パス７をパラレル動作モードにする。このモードではス
キャンパスのパラレル入力端子１２の情報はパラレル出
力端子１３にそのまま伝わるので、ＲＡＭのデータ出力
端子５の情報はパラレル出力端子１３に伝わり半導体装
置内の他の論理回路に供給され所望の通常動作を行う。
ＲＡＭＩのテスト時には、まずスキャンパスをパラレル
動作モードにしてスキャンパスにＲＡＭの出力データを
設定した後、モード設定端子８の制御によりスキャンパ
スをシリアル動作モードにしクロック端子１０にクロッ
クを与える事によってシリアル出力端子１１からＲＡＭ
の出力データを１ビツトづつ読み出す。
動作モードにしてスキャンパスにＲＡＭの出力データを
設定した後、モード設定端子８の制御によりスキャンパ
スをシリアル動作モードにしクロック端子１０にクロッ
クを与える事によってシリアル出力端子１１からＲＡＭ
の出力データを１ビツトづつ読み出す。
従来のＲＡＭテスト用補助回路は以上のように構成され
ているので、テスト時にｍビットのデータ幅を持つＲＡ
Ｍのデータを読み出すにはｍ回のシフト動作が必要であ
り、ＲＡＭ容量の増大に伴ってテスト一時間の増加を招
き、半導体装置のテストコストを増大させるという問題
があった。
ているので、テスト時にｍビットのデータ幅を持つＲＡ
Ｍのデータを読み出すにはｍ回のシフト動作が必要であ
り、ＲＡＭ容量の増大に伴ってテスト一時間の増加を招
き、半導体装置のテストコストを増大させるという問題
があった。
この発明は上記のような問題を解消するためになされた
もので、ＲＡＭのテスト時に必要なシフト回数を減らし
テスト時間を短縮させ、安価な半導体装置を得る事ので
きるＲＡＭテスト用補助回路を得ることを目的とする。
もので、ＲＡＭのテスト時に必要なシフト回数を減らし
テスト時間を短縮させ、安価な半導体装置を得る事ので
きるＲＡＭテスト用補助回路を得ることを目的とする。
この発明に係るＲＡＭテスト用補助回路は、従来のＲＡ
Ｍテスト用補助回路のスキャンパス部分にそのパラレル
入力端子とパラレル出力端子との情報の一致を検出する
比較回路を設けたものである。
Ｍテスト用補助回路のスキャンパス部分にそのパラレル
入力端子とパラレル出力端子との情報の一致を検出する
比較回路を設けたものである。
この発明においては、比較回路を設けることにより、テ
スト時にＲＡＭの出力データとスキャンパスの保持して
いる、ＲＡＭから出力されるべき期待データとを比較で
き、期待データを変化させない場合にはシフト動作なし
にＲＡＭのテストを行え、期待データが変化する時のみ
期待データをシフトインする為のシフト動作を行えばよ
いので、テスト時間を短縮することができる。
スト時にＲＡＭの出力データとスキャンパスの保持して
いる、ＲＡＭから出力されるべき期待データとを比較で
き、期待データを変化させない場合にはシフト動作なし
にＲＡＭのテストを行え、期待データが変化する時のみ
期待データをシフトインする為のシフト動作を行えばよ
いので、テスト時間を短縮することができる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるＲＡＭテスト用補助回路を
示し、図において、１〜１３は第２図と同一または相当
部分を示す。１４は比較回路、１５は比較結果出力端子
である。
図は本発明の一実施例によるＲＡＭテスト用補助回路を
示し、図において、１〜１３は第２図と同一または相当
部分を示す。１４は比較回路、１５は比較結果出力端子
である。
第１図の回路は、比較回路１４及び比較結果出力端子１
５を除いて第２図の従来のものと同一構成の回路であり
、従来の第２図の回路と同様の動作が行える。ここでＲ
ＡＭテストを行う時には、本実施例装置ではモード設定
端子８の制御によりスキャンパスをシリアル動作モード
にし、クロック端子１０にクロックを与える事によって
シリアル入力端子９からスキャンパスに期待デニタを設
定しておき、比較回路を用いてデータ出力端子５に読み
出されたＲＡＭの出力データとスキャンパスのパラレル
出力端子１３に出力されている期待データとを比較すれ
ばよく、その結果は比較結果出力端子１５に出力される
。
５を除いて第２図の従来のものと同一構成の回路であり
、従来の第２図の回路と同様の動作が行える。ここでＲ
ＡＭテストを行う時には、本実施例装置ではモード設定
端子８の制御によりスキャンパスをシリアル動作モード
にし、クロック端子１０にクロックを与える事によって
シリアル入力端子９からスキャンパスに期待デニタを設
定しておき、比較回路を用いてデータ出力端子５に読み
出されたＲＡＭの出力データとスキャンパスのパラレル
出力端子１３に出力されている期待データとを比較すれ
ばよく、その結果は比較結果出力端子１５に出力される
。
このように、本実施例では、スキャンパスに、ＲＡＭか
ら読出されるべき期待データをスキャンインしておき、
その期待データとＲＡＭからの続出しデータとの一致を
比較回路で検証でき、期待データを変化させるときのみ
スキャンパスをシフトイン動作させればよいので、ＲＡ
Ｍのデータ読出しにスキャンパスを用いる従来回路に比
し、テスト時間の大幅な短縮が達成できる。
ら読出されるべき期待データをスキャンインしておき、
その期待データとＲＡＭからの続出しデータとの一致を
比較回路で検証でき、期待データを変化させるときのみ
スキャンパスをシフトイン動作させればよいので、ＲＡ
Ｍのデータ読出しにスキャンパスを用いる従来回路に比
し、テスト時間の大幅な短縮が達成できる。
以上のように、この発明に係るＲＡＭテスト用補助回路
によれば、期待データを変化させる時のみ期待データを
再設定するためのシフト動作を行えばよいので、ＲＡＭ
のテスト時に必要なシフト動作の回数を減らすことがで
き、テスト時間を短縮でき、安価な半導体装置を得るこ
とができるという効果がある。
によれば、期待データを変化させる時のみ期待データを
再設定するためのシフト動作を行えばよいので、ＲＡＭ
のテスト時に必要なシフト動作の回数を減らすことがで
き、テスト時間を短縮でき、安価な半導体装置を得るこ
とができるという効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるＲＡＭテスト用補助
回路を示す構成図、第２図は従来のＲＡＭテスト用補助
回路を、示す構成図である。 図において、１はＲＡＭ、２はライトイネーブル端子、
３はチップセレクト端子、４はデータ入力端子、５はデ
ータ出力端子、６はアドレス端子、７はスキャンパス、
８はモード設定端子、９はシリアル入力端子、１０はク
ロック端子、１１はシリアル出力端子、１２はパラレル
入力端子、１３はパラレル出力端子、１４は比較回路、
１５は比較結果出力端子である。 なお図中同一符号は同−又は相当部分を示す。
回路を示す構成図、第２図は従来のＲＡＭテスト用補助
回路を、示す構成図である。 図において、１はＲＡＭ、２はライトイネーブル端子、
３はチップセレクト端子、４はデータ入力端子、５はデ
ータ出力端子、６はアドレス端子、７はスキャンパス、
８はモード設定端子、９はシリアル入力端子、１０はク
ロック端子、１１はシリアル出力端子、１２はパラレル
入力端子、１３はパラレル出力端子、１４は比較回路、
１５は比較結果出力端子である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ＲＡＭのデータ出力端子にパラレル入力端子が接
続されたスキャンパスと、 該スキャンパスのパラレル入力端子とパラレル出力端子
とのデータの一致を検出する比較回路とを備えたことを
特徴とするＲＡＭテスト用補助回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61285431A JPS63138600A (ja) | 1986-11-28 | 1986-11-28 | Ｒａｍテスト用補助回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61285431A JPS63138600A (ja) | 1986-11-28 | 1986-11-28 | Ｒａｍテスト用補助回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63138600A true JPS63138600A (ja) | 1988-06-10 |
Family
ID=17691433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61285431A Pending JPS63138600A (ja) | 1986-11-28 | 1986-11-28 | Ｒａｍテスト用補助回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63138600A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894482A (en) * | 1994-08-29 | 1999-04-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with a testable block |
-
1986
- 1986-11-28 JP JP61285431A patent/JPS63138600A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894482A (en) * | 1994-08-29 | 1999-04-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with a testable block |
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