JP2810944B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2810944B2
JP2810944B2 JP1065838A JP6583889A JP2810944B2 JP 2810944 B2 JP2810944 B2 JP 2810944B2 JP 1065838 A JP1065838 A JP 1065838A JP 6583889 A JP6583889 A JP 6583889A JP 2810944 B2 JP2810944 B2 JP 2810944B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、出力バッファと保護回路及びこれらを含
む半導体記憶装置ならびにその品種展開方法とレイアウ
ト方式及びテスト方式に関し、例えば、ダイナミック型
RAM等に利用して特に有効な技術に関するものである。
ダイナミック型RAM及びそのパッケージ形態について
は、例えば、1988年８月、（株）日立製作所発行、『日
立ICメモリデータブック』の第56頁〜第60頁ならびに第
17頁〜第27頁に記載されている。
〔発明が解決しようとする課題〕
上記のような複数のパッケージ仕様を有するダイナミ
ック型RAM等において、半導体基板を実装するためのリ
ードフレームは、各パッケージ形態ごとにその最適形状
が異なる。このため、これらのリードフレームと半導体
基板を結合するためのボンディングパッドは、各パッケ
ージ形態ごとにその最適レイアウト位置が異なる。その
結果、上記ビット構成や動作モードに加えて、例えばパ
ッケージ形態に対応した多数の半導体基板を用意しなく
てはならず、このことが、ダイナミック型RAM等の低コ
スト化を制限し効率的な品種展開を阻害する一因となっ
ている。
この発明の主たる目的は、品種展開の効率化を図った
ダイナミック型RAM等の半導体記憶装置を提供すること
にある。
この発明の他の主たる目的は、動作の高速化又は安定
化を図った出力バッファ及び保護回路を提供し、またダ
イナミック型RAM等の半導体記憶装置に適したいくつか
のレイアウト方式及びテスト方式を提供することにあ
る。
この発明のさらなる目的は、ダイナミック型RAM等の
半導体記憶装置の性能及び信頼性を高めつつ、その低コ
スト化を推進することにある。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
複数のパッケージ仕様を有するダイナミック型RAM等に
おいて、各パッケージ形態に対応して最適位置に配置さ
れる複数のボンディングパッドと、これらのボンディン
グパッドに対応して設けられる複数のバッファと、対応
する所定のボンディング処理が選択的に実施されること
で上記複数のバッファつまり上記複数のボンディングパ
ッドを選択的に有効とする制御用ボンディングパッドと
を備える共通半導体基板を用意し、これを複数のパッケ
ージ仕様で共有する。また、ダイナミック型RAM等のメ
モリアレイを、半導体基板面の短辺及び長辺に平行する
二つの中心線により少なくとも４分割して配置し、半導
体基板面の短辺に平行する中心線にそってＸ系選択回路
を含む周辺回路を、またメモリアレイの外側に半導体基
板面の各短辺に平行して周辺回路の他の一部を配置す
る。このとき、電源供給幹線を、半導体基板面の長辺に
平行する中心線にそって配置される第１の電源供給線
と、上記各周辺回路にそって配置され上記第１の電源供
給線によって結合される複数の電源供給線とにより構成
する。
〔作 用〕
上記手段によれば、複数のパッケージ仕様を有するダ
イナミック型RAM等の半導体記憶装置等の品種展開を効
率化できるとともに、電源ノイズを抑制しまたレイアウ
ト所要面積を縮小しつつ、信号伝達遅延時間を縮小し、
ダイナミック型RAM等の動作の高速化及び安定化を図る
ことができる。これにより、ダイナミック型RAM等の性
能及び信頼性を高め、その低コスト化を推進することが
できる。
〔実施例〕
３・1.基本的構成又は方式ならびにその特徴 ３・１・1.ブロック構成 第１図には、この発明が適用されたダイナミック型RA
Mの入力部の一実施例のブロック図が示されている。ま
た、第２図ならびに第３図には、上記ダイナミック型RA
Mのメモリアレイとその直接周辺回路ならびに出力部の
一実施例のブロック図がそれぞれ示されている。第１図
ないし第３図の各ブロックを構成する回路素子は、特に
制限されないが、Ｐ型単結晶シリコンからなる１個の半
導体基板上において形成される。なお、第１図ないし第
３図ならびに以下の回路図において、入力又は出力信号
等に関する信号線は、半導体基板面に形成されるボンデ
ィングパッドを起点として表示される。また、これらの
図では、ダイナミック型RAMが記憶データを１ビット単
位で入出力するいわゆる×１ビット構成とされる場合を
基本として示されており、記憶データを４ビット単位で
入出力するいわゆる×４ビット構成とされる場合につい
ては括弧を付して記載される。
第２図において、ダイナミック型RAMには、特に制限
されないが、外部のメモリ制御ユニット等から、起動制
御信号となるロウアドレスストローブ信号▲▼，
カラムアドレスストローブ信号▲▼及びライトイ
ネーブル信号▲▼（×４ビット構成ビットの場合、
さらに出力イネーブル信号▲▼）が供給される。こ
れらの起動制御信号は、タイミング発生回路TGの▲
▼系コントロール回路RTG,▲▼系コントロール
回路CTG及び▲▼系コントロール回路WTGならびにデ
ータ出力コントロール回路OTGにそれぞれ供給される。
一方、11個（×４ビット構成の場合、10個）のアドレス
入力端子A0〜A10（又はA0〜A9）には、Ｘアドレス信号X
0〜X10（又はX0〜X9）及びＹアドレス信号Y0〜Y10（又
はY0〜Y9）が時分割的に供給される。これらのアドレス
信号は、ＸアドレスバッファXAB又はＹアドレスバッフ
ァYABの対応する単位回路に供給される。
後述するように、この実施例のダイナミック型RAM
は、そのビット構成及び動作モードならびにパッケージ
形態に従って21種の製品型式に分類され、これらの製品
型式すべてに共通の半導体基板が用意される。このた
め、半導体基板面に設けられるボンディングパッドのう
ち、第１表に示されるいくつかは、ダイナミック型RAM
のビット構成によって異なる用途に供され、また、第２
表に示されるいくつかは、ダイナミック型RAMのパッケ
ージ形態によって異なる位置に配置される。この実施例
において、第２表に示されるパッドには、後述するよう
に、それぞれ個別の入力バッファあるいは単位回路が複
数個用意され、これらの入力バッファあるいは単位回路
がそれぞれ対応するパッドに近接して配置される。特に
制限されないが、半導体基板面には、さらに、ダイナミ
ック型RAMのパッケージ形態を指定するためのパッドZIP
と、動作モードを指定するためのパッドFP0及びFP1が設
けられる。後述するように、これらのパッドに対するボ
ンディング処理が選択的に実施されることで、ダイナミ
ック型RAMのパッケージ形態あるいは動作モードが選択
的に指定される。このとき、上記複数の入力バッ ファ及び単位回路は、上記パッドZIPへのボンディング
処理に応じて形成される内部信号ZIP又は反転内部信号
▲▼に従って選択的に有効とされ、これによって
対応するボンディングパッドが選択的に有効とされる。
第１図において、ダイナミック型RAMは、特に制限さ
れないが、８個のメモリマットMAT0〜MAT7を備える。こ
れらのメモリマットは、対応するＹアドレスデコーダYA
D0〜YAD7と、これらをはさんで配置される２個のメモリ
アレイMARY00及びMARY01ないしMARY70及びMARY71ならび
にその直接周辺回路をそれぞれ含む。この実施例におい
て、メモリマットMAT0及びMAT1ないしMAT6及びMAT7は、
特に制限されないが、第１図から類推できるように、２
個ずつそれぞれ対をなし、対応するＸ系選択回路をはさ
んで対称的に配置される。また、各メモリマットは、メ
モリアレイごとに４組ずつ、合計８組のコモンI/O線を
それぞれ備え、各コモンI/O線は、対をなす２個のメモ
リマットを串刺しするように貫通して配置される。さら
に、これらのメモリマットは、後述するように、他の所
定の組み合わせで２個ずつ同時に動作状態とされ、結果
的に４個のメモリアレイが同時に選択状態とされる。そ
して、選択状態とされる４個のメモリアレイからそれぞ
れ２個ずつ、合計８個のメモリセルが同時に選択され、
対応する８組のコモンI/O線に接続される。
第３図において、メモリマットMAT0及びMAT1ないしMA
T6及びMAT7に結合されるコモンI/O線ＩO0L0〜ＩO0L3及
びＩO0H0〜ＩO0H3ないしＩO6L0〜ＩO6L3及びＩO6H0〜Ｉ
O6H3（ここで、例えば非反転コモンI/O線IO0L0と反転コ
モンI/O線▲▼をあわせてコモンI/O線ＩO0L0
のように表す。以下、相補信号線について同様）は、さ
らに対応するコモンI/O線選択回路IOS0〜IOS15に結合さ
れる。上記選択動作によって対応するコモンI/O線に接
続された８個のメモリセルは、対応する上記コモンI/O
線選択回路IOS0〜IOS15を介して、データ入力バッファD
IB0〜DIB3又はメインアンプMA0〜MA7に選択的に接続さ
れる。そして、メインアンプMA0〜MA7は、さらにデータ
出力バッファDOB0〜DOB3に選択的に接続される。その結
果、指定される１個又は４個のメモリセルに対する書き
込み又は読み出し動作が、選択的に実行される。
ダイナミック型RAMの各ブロックの具体的な構成と動
作の概要ならびにその特徴については、後で詳細に説明
する。
３・１・2.製品型式 第３表には、この発明が適用されたダイナミック型RA
Mの一実施例の製品型式が示されている。この実施例の
ダイナミック型RAMは、特に制限されないが、ビット構
成及び動作モードならびにパッケージ形態に従って型式
分類され、合計21種の製品型式を有する。すなわち、ダ
イナミック型RAMは、第３図に示されるように、まずそ
のビット構成により、×１及び４ビット構成の２種に分
類される。このうち、×１ビット構成のものは、さらに
その動作モードにより、ファーストページモードとスタ
ティックカラムモード及びニブルモードの３種に分類さ
れ、×４ビット構成のものは、マスクドライトモード機
能を持たない ファーストページモード及びスタティックカラムモード
と、マスクドライトモードを持つファーストページモー
ド及びスタティックカラムモードの４種に分類される。
上記７種の製品型式には、DIP及びSOJならびにZIPの３
種のパッケージ形態がそれぞれ用意される。
３・１・3.パッケージ形態 第４図には、この発明が適用されたダイナミック型RA
Mの一実施例の外観図が示されている。この実施例のダ
イナミック型RAMでは、前述のように、DIP及びSOJなら
びにZIPの３種のパッケージ仕様が用意され、各パッケ
ージ仕様における外観図が、第４図（ａ）及び（ｂ）な
らびに（ｃ）にそれぞれ示される。
第５図には、この発明が適用された×１ビット構成の
ダイナミック型RAMの一実施例の端子配置図が示されて
いる。また、第６図には、この発明が適用された×４ビ
ット構成のダイナミック型RAMの一実施例の端子配置図
が示されている。さらに、第４表には、第５図及び第６
図の端子配置図に記載される外部端子の名称及び機能が
示されている。なお、第５図及び第６図において、図
（ａ）及び図（ｂ）のDIP及びSOJパッケージについては
上方から見た端子配置図が示され、図（ｃ）のZIPパッ
ケージについては下方から見た端子配置図が示されてい
る。
第７図ないし第11図には、この発明が適用されたダイ
ナミック型RAMの各パッケージ仕様で用いられるリード
フレームの部分的な平面図が示されている。このうち、
第７図のリードフレームは、DIPパッケージとされかつ
×１ビット構成とされるダイナミック型RAMに供され、
第８図のリードフレームは、×４ビット構成とされるダ
イナミック型RAMに供される。同様に、第９図のリード
フレームは、SOJパッケージとされる×１及び×４ビッ
ト構成のダイナミック型RAMで共用され、第10図及び第1
1図のリードフレームは、ZIPパッケージとされかつ×１
ビット構成及び×４ビット構成とされるダイナミック型
RAMにそれぞれ供される。なお、第７図ないし第11図に
おいて、斜線が付される各リードフレームの先端部分
は、ワイヤをボンディングするためのボンディングポス
トを示している。
第７図ないし第９図に示されるように、DIP及びSOJパ
ッケージの場合、各リードフレームは、対応する外部端
子に向かって放射状に延長される。ところが、ZIPパッ
ケージの場合、第10図及び第11図に示されるように、上
辺を除く３辺からパッケージの片側に配置される外部端
子に向かって延長され、上辺にはボンディングポストが
設けられない。
一方、第12図には、この発明が適用されたダイナミッ
ク型RAMの共通半導体基板の一実施例のパッド配置図が
示されている。また、第５表には、第12図に記載される
ボンディングパッドの名称及び機能が示されている。な
お、第12図では、DIP及びSOJパッケージ仕様のダイナミ
ック型RAMで用いられるパッドの名称が点線の内側に記
載され、ZIPパッケージ仕様のダイナミック型RAMで用い
られるパッドの名称がその外側に記載される。また、同
図では、半導体基板面の右辺が、上記第10図及び第11図
に示されるZIPパッケージ仕様のダイナミック型RAMのリ
ードフレームの上辺に対応する。
前述のように、ダイナミック型RAMがZIPパッケージ仕
様とされる場合、リードフレームの 上辺にはボンディングポストが設けられない。このた
め、第12図から明らかなように、半導体基板面の右辺に
設けられるパッド▲▼ならびにA6〜A9（▲
▼）は、半導体基板面の上辺及び下辺に設けられるパッ
ド▲▼ならびにA6Z〜A9Z（▲▼）に置き
換えられる。
３・１・4.品種展開方法 この実施例のダイナミック型RAMは、前述のように、
そのビット構成及び動作モードならびにパッケージ形態
に従って、合計21種の製品型式に分類される。したがっ
て、この実施例では、上記21種の製品型式すべてに共通
な半導体基板を用意し、そのフォトマスクの一部を変更
しあるいは所定のパッドに対するボンディング処理を選
択的に実行することで、いずれかの製品型式を択一的に
実現できるようにしている。これにより、唯一の共通半
導体基板をもとに、上記21種の製品型式を有するダイナ
ミック型RAMを効率的に提供できるものである。
（１）ビット構成の切り換え この実施例のダイナミック型RAMでは、前述のよう
に、×１及び×４ビット構成の２種のビット構成が用意
される。これらのビット構成の切り換えは、周知のよう
に、比較的ダイナミック型RAMのアクセスタイムを律則
する部分において行わざるを得ない。このため、この実
施例では、後述するように、ビット構成の切り換えを、
第50図，第57図，第58図，第63図，第66図，第70図，第
71図，第73図及び第75図の回路図の点線内に示される各
接続切り換え点において、フォトマスクを部分的に変更
し、アルミニウム第２層による結合配線を選択的に形成
することによって実現している。
（２）動作モードの切り換え この実施例のダイナミック型RAMには、前述の第３表
に示されるように、合計７種、実質的には５種の動作モ
ードが用意される。これらの動作モードの切り換えは、
周知のように、比較的ダイナミック型RAMのアクセスタ
イムを律則しない部分で行うことができる。このため、
この実施例では、前述の第12図及び第５表に示されるよ
うに、共通半導体基板面に動作モード切り換え用のパッ
ドFP0及びFP1を設け、これらのパッドに対するボンディ
ング処理を選択的に実施することで、ダイナミック型RA
Mの動作モードを選択的に指定できるようにしている。
第６表には、パッドFP0及びFP1に対するボンディング
処理とダイナミック型RAMの動作モードとの関係が示さ
れている。
ダイナミック型RAMが×１ビット構成とされる場合、
第６表に示されるように、パッドFP0及びFP1に対するボ
ンディング処理がいずれも実施されないことを条件に、
ダイナミック型RAMはファーストページモードとされ
る。また、ダイナミック型RAMは、特に制限されない
が、パッドFP1のみが回路の電源電圧VCCにボンディング
されることを条件にスタティックカラムモードとされ、
パッドFP0のみが回路の接地電位VSSにボンディングされ
ることを条件にニブルモードとされる。
一方、ダイナミック型RAMが×４ビット構成とされる
場合、ダイナミック型RAMは、特に制限されないが、パ
ッドFP0及びFP1に対するボンディング処理がいずれも実
施されないことを条件に、マスクドライトモード機能を
伴わないフ ァーストページモードとされ、パッドFP1が回路の電源
電圧VCCにボンディングされることを条件に、マスクド
ライトモード機能を伴わないスタティックカラムモード
とされる。また、パッドFP0が回路の接地電位VSSにボン
ディングされることを条件に、マスクドライトモード機
能を伴うファーストページモードとされ、加えてパッド
FP1が回路の電源電圧VCCにボンディングされることを条
件に、マスクドライトモード機能を伴うスタティックカ
ラムモードとされる。
各動作モードの具体的な内容については、後で詳細に
説明する。
（３）パッケージ仕様の切り換え この実施例のダイナミック型RAMには、前述のよう
に、３種のパッケージ仕様が用意され、このうち、DIP
及びSOJパッケージとZIPパッケージでは、ボンディング
パッドの最適配置位置が異なる。このため、この実施例
では、前述の第12図及び第５表に示されるように、カラ
ムアドレスストローブ信号▲▼及びアドレス信号
A6〜A9（×４ビット構成の場合、出力イネーブル信号▲
▼）を入力するためのパッドについて、DIP及びSOJ
パッケージに適した位置に配置されるパッド▲▼
ならびにA6〜A9（▲▼）と、ZIPパッケージに適し
た位置に配置されるパッド▲▼ならびにA6Z〜A
9Z（▲▼）とが重複して設けられる。また、後述
するように、タイミング発生回路TGの▲▼系コン
トロール回路CTGならびに各アドレスバッファ（×４ビ
ット構成の場合、タイミング発生回路TGのデータ出力コ
ントロール回路OTG）には、上記パッドのそれぞれに対
応した入力バッファあるいは単位回路がそれぞれ設けら
れ、これらの入力バッファあるいは単位回路が、対応す
るパッドに近接して配置される。半導体基板面には、さ
らにパッケージ仕様切り換え用のパッドZIPが設けら
れ、このパッドに対するボンディング処理が選択的に実
施されることで、上記複数の入力バッファあるいは単位
回路が選択的に有効とされ、これによってダイナミック
型RAMのパッケージ仕様が選択的に切り換えられる。
上記パッドに対応して設けられる入力バッファ及び単
位回路の具体的な回路構成とその動作については、後で
詳細に説明する。
３・１・5.動作サイクル 第７表には、この発明が適用されたダイナミック型RA
Mの一実施例の動作サイクルが表示されている。この実
施例のダイナミック型RAMは、前述のように、そのビッ
ト構成及び動作モードならびにパッケージ形態に従って
21種の製品型式に分類され、これらの製品型式のそれぞ
れにおいて、特に制限されないが、第７表に示されるよ
うな10種の動作サイクルが用意される。このうち、第１
項ないし第４項の動作サイクルは、単一動作とダイナミ
ック型RAMの動作モードに対応した連続動作が可能であ
り、さらに第２項ないし第３項の動作サイクルは、マス
クドライトモードとの組み合わせが可能である。
ところで、この実施例のダイナミック型RAMは、特に
制限されないが、JEDEC（Joint Electron Device Engin
eering Council）によって規定される公開テストモード
と、非公開のベンダテストモードとを有する。ダイナミ
ック型RAMは、それぞれ対応するセットサイクルが実行
されることで公開テストモード又はベンダテストモード
とされ、第５項の▲▼オンリーリフレ ッシュサイクルあるいは第７項のCBRリフレッシュサイ
クルが実行されることで、これらのテストモードから解
放される。各テストモードの具体的な内容については、
後述する。
第25図ないし第41図には、第７表の動作サイクルのう
ち、代表的ないくつかの動作サイクルの入力条件を規定
するタイミング図が示されている。これらの図をもと
に、この実施例のダイナミック型RAMの代表的ないくつ
かの動作サイクルの概要を説明する。
（１）リードサイクル ダイナミック型RAMは、第25図に示されるように、カ
ラムアドレスストローブ信号▲▼の立ち下がりエ
ッジにおいてライトイネーブル信号▲▼がハイレベ
ルであることを条件に、リードサイクルとされる。アド
レス入力端子A0〜A10（×４ビット構成の場合、A0〜A
9）には、ロウアドレスストローブ信号▲▼の立
ち下がりエッジに同期して、11ビット（×４ビット構成
の場合、10ビット）のＸアドレス信号X0〜X10（×４ビ
ット構成の場合、X0〜X9）が供給され、カラムアドレス
ストローブ信号▲▼の立ち下がりエッジに同期し
て、Ｙアドレス信号Y0〜Y10（×４ビット構成の場合、Y
0〜Y9）が供給される。データ出力端子Dout（×４ビッ
ト構成の場合、データ入出力端子I/O1〜I/O4）は、通常
ハイインピーダンス状態とされ、所定のアクセスタイム
が経過した時点で、指定されたアドレスの読み出しデー
タが出力される。このとき、×４ビット構成の場合に
は、出力イネーブル信号▲▼がロウレベルとされる
ことを必要条件とする。
（２）アーリーライトサイクル ダイナミック型RAMは、第26図に示されるように、カ
ラムアドレスストローブ信号▲▼の立ち下がりエ
ッジにおいてライトイネーブル信号▲▼がロウレベ
ルであることを条件に、アーリーライトサイクルとされ
る。Ｘアドレス信号及びＹアドレス信号は、上記リード
サイクルと同一の条件で入力される。さらに、データ入
力端子Din（×４ビット構成の場合、データ入出力端子I
/O1〜I/O4）には、カラムアドレスストローブ信号▲
▼の立ち下がりエッジに同期して、書き込みデータ
が供給される。
（３）ディレイドライトサイクル ダイナミック型RAMは、第27図に示されるように、カ
ラムアドレスストローブ信号▲▼の立ち下がりエ
ッジにおいてライトイネーブル信号▲▼がハイレベ
ルであることから、リードサイクルと同様なカラムアド
レス選択動作を開始する。そして、やや遅れてライトイ
ネーブル信号▲▼が一時的にロウレベルとされるこ
とで、書き込み動作を実行する。データ入力端子Din
（又はデータ入出力端子I/O1〜I/O4）には、ライトイネ
ーブル信号▲▼の立ち下がりエッジに同期して、書
き込みデータが供給される。このとき、×４ビット構成
の場合、出力イネーブル信号▲▼がハイレベルとさ
れることを条件とする。
（４）リードモディファイライトサイクル この動作サイクルは、いわば上記リードサイクルとデ
ィレイドライトサイクルを組み合わせた動作サイクルで
あって、ダイナミック型RAMは、第28図に示されるよう
に、カラムアドレスストローブ信号▲▼の立ち下
がりエッジにおいてライトイネーブル信号▲▼がハ
イレベルであることから、まずリードサイクルを開始す
る。そして、指定されたアドレスの読み出しデータをデ
ータ出力端子Dout（又はデータ入出力端子I/O1〜I/O4）
から出力し、ライトイネーブル信号▲▼が一時的に
ロウレベルとされた時点で、データ入力端子Din（又は
データ入出力端子I/O1〜I/O4）から供給される書き込み
データを上記アドレスに書き込む。
（５）マスクドライトサイクル ダイナミック型RAMは、第29図に示されるように、ラ
イトイネーブル信号▲▼がロウアドレスストローブ
信号▲▼に先立ってロウレベルとされるいわゆる
WBR（▲▼ before ▲▼）サイクルとされる
ことで、マスクドライトモードとされ、その後、カラム
アドレスストローブ信号▲▼及びライトイネーブ
ル信号▲▼の組み合わせに応じて、上記アーリーラ
イトサイクル又はディレイドライトサイクルあるいはリ
ードモディファイライトサイクルを選択的に実行する。
データ入出力端子I/O1〜I/O4には、まずロウアドレスス
トローブ信号▲▼の立ち下がりエッジに同期して
４ビットのマスクデータが供給され、次いでカラムアド
レスストローブ信号▲▼の立ち下がり又はライト
イネーブル信号▲▼の２回目の立ち下がりエッジに
同期して４ビットの書き込みデータが供給される。これ
らの書き込みデータは、対応する上記マスクデータが論
理“0"であることを条件に、選択的に書き込まれる。
（６）FPリードサイクル ファーストページモードとされるダイナミック型RAM
では、第30図に示されるように、ロウアドレスストロー
ブ信号▲▼がロウレベルとされた状態でカラムア
ドレスストローブ信号▲▼が繰り返しロウレベル
とされることにより、ファーストページモードによる高
速連続読み出し動作が実行される。アドレス入力端子A0
〜A10（又はA0〜A9）には、まずロウアドレスストロー
ブ信号▲▼の立ち下がりエッジに同期してＸアド
レス信号X0〜X10（又はX0〜X9）が供給され、次いでカ
ラムアドレスストローブ信号▲▼の立ち下がりエ
ッジに同期してＹアドレス信号Y0〜Y10（又はY0〜Y9）
が繰り返し供給される。カラムアドレスストローブ信号
▲▼の各立ち下がりエッジにおいて、ライトイネ
ーブル信号▲▼はハイレベルとされる。ダイナミッ
ク型RAMでは、まずロウアドレスストローブ信号▲
▼の立ち下がりにおいて、上記Ｘアドレス信号により
指定されるワード線が択一的に選択状態とされ、カラム
アドレスストローブ信号▲▼の各立ち下がりにお
いて、選択された上記ワード線に結合されるメモリセル
のうち上記Ｙアドレス信号により指定される１個又は４
個のメモリセルの読み出しデータが順次出力される。
（７）FPライトサイクル ファーストページモードとされるダイナミック型RAM
において、第31図に示されるように、カラムアドレスス
トローブ信号▲▼の各立ち下がりエッジにおいて
ライトイネーブル信号▲▼がロウレベルとされる場
合、ダイナミック型RAMは、ファーストページモードの
アーリーライトサイクルによる高速連続書き込み動作を
実行する。このとき、データ入力端子Din（又はデータ
入出力端子I/O1〜I/O4）には、カラムアドレスストロー
ブ信号▲▼の各立ち下がりエッジに同期して、一
連の書き込みデータが順次供給される。ライトイネーブ
ル信号▲▼が、カラムアドレスストローブ信号▲
▼の各立ち下がりに遅れてロウレベルとされる場
合、ダイナミック型RAMは、ファーストページモードの
ディレイドライトサイクルあるいはリードモディファイ
ライトサイクルを選択的に実行する。
（８）SCリードサイクル スタティックカラムモードとされるダイナミック型RA
Mでは、第32図に示されるように、ロウアドレスストロ
ーブ信号▲▼及びカラムアドレスストローブ信号
▲▼がロウレベルとされた状態でアドレス入力端
子A0〜A10（又はA0〜A9）に供給されるＹアドレス信号A
Y0〜AY10（又はAY0〜AY9）が変化されることにより、ス
タティックカラムモードのリードサイクルによる高速連
続読み出し動作が実行される。ダイナミック型RAMは、
アドレス遷移検出回路ATDを備え、上記Ｙアドレス信号
が１ビットでも変化されることで、上記アドレス遷移検
出回路ATDの出力信号が有効とされる。ダイナミック型R
AMは、まずロウアドレスストローブ信号▲▼の立
ち下がりエッジに同期して上記アドレス入力端子を介し
て供給されるＸアドレス信号X0〜X10（又はX0〜X9）を
取り込み、対応するワード線を択一的に選択状態とす
る。そして、アドレス遷移検出回路ATDの出力信号が有
効とされるとき、選択されたワード線に結合されるメモ
リセルのうち新しいＹアドレス信号によって指定される
１個又は４個のメモリセルの読み出しデータを順次出力
する。
（９）SCライトサイクル スタティックカラムモードとされるダイナミック型RA
Mでは、第33図に示されるように、ライトイネーブル信
号▲▼が繰り返しロウレベルに変化されることによ
り、スタティックカラムモードのライトサイクルによる
高速連続書き込み動作が実行される。このとき、データ
入力端子Din（又はデータ入出力端子I/O1〜I/O4）に
は、ライトイネーブル信号▲▼の各立ち下がりエッ
ジに同期して、一連の書き込みデータが順次供給され
る。ライトイネーブル信号▲▼をロウレベルのまま
とし、カラムアドレスストローブ信号▲▼を繰り
返しロウレベルに変化させることで、ダイナミック型RA
Mは、同様なスタティックカラムモードのライトサイク
ルを実行する。
（10）NBリードサイクル ニブルモードとされるダイナミック型RAMでは、第34
図に示されるように、ロウアドレスストローブ信号▲
▼がロウレベルとされた状態でカラムアドレススト
ローブ信号▲▼が繰り返しロウレベルとされるこ
とにより、ニブルモードのリードサイクルによる４ビッ
ト高速連続読み出し動作が実行される。アドレス入力端
子A0〜A10（又はA0〜A9）には、まずロウアドレススト
ローブ信号▲▼の立ち下がりエッジに同期して、
ロウアドレス信号を指定するＸアドレス信号X0〜X10が
供給され、次いでカラムアドレスストローブ信号▲
▼の立ち下がりエッジに同期して、先頭カラムアドレ
スを指定するＹアドレス信号Y0〜Y10が供給される。カ
ラムアドレスストローブ信号▲▼の各立ち下がり
エッジにおいて、ライトイネーブル信号▲▼はハイ
レベルとされる。ダイナミック型RAMでは、まずロウア
ドレスストローブ信号▲▼の立ち下がりにおい
て、Ｘアドレス信号により指定されるワード線が選択状
態とされ、カラムアドレスストローブ信号▲▼の
各立ち下がりにおいて、上記先頭カラムアドレスにより
指定されるメモリセルを先頭に、連続するアドレスが割
り当てられる４個のメモリセルの読み出しデータが順次
出力される。
（11）NBライトサイクル ニブルモードとされるダイナミック型RAMにおいて、
第35図に示されるように、カラムアドレスストローブ信
号▲▼の各立ち下がりエッジにおいてライトイネ
ーブル信号▲▼がロウレベルとされる場合、ダイナ
ミック型RAMは、ニブルモードのアーリーライトサイク
ルによる４ビット高速連続書き込み動作を実行する。こ
のとき、データ入力端子Din（又はデータ入出力端子I/O
1〜I/O4）には、カラムアドレスストローブ信号▲
▼の各立ち下がりエッジに同期して、一連の書き込み
データが順次供給される。ライトイネーブル信号▲
▼が、カラムアドレスストローブ信号▲▼の各立
ち下がりに遅れてロウレベルとされる場合、ダイナミッ
ク型RAMは、ファーストページモードのディレイドライ
トサイクルあるいはリードモディファイライトサイクル
を選択的に実行する。
（12）▲▼オンリーリフレッシュサイクル ダイナミック型RAMは、第36図に示されるように、カ
ラムアドレスストローブ信号▲▼及びライトイネ
ーブル信号▲▼がハイレベルとされかつロウアドレ
スストローブ信号▲▼のみがロウレベルとされる
ことにより、▲▼オンリーリフレッシュサイクル
を実行する。アドレス入力端子A0〜A10（又はA0〜A9）
には、ロウアドレスストローブ信号▲▼の立ち下
がりエッジに同期して、リフレッシュすべきワード線を
指定するためのリフレッシュアドレスすなわちＸアドレ
ス信号X0〜X9が供給される。
（13）ヒドンリフレッシュサイクル ダイナミック型RAMは、第37図に示されるように、通
常のメモリアクセスが終了した後、カラムアドレススト
ローブ信号▲▼がロウレベルとされた状態でロウ
アドレスストローブ信号▲▼が再度ロウレベルに
変化されることにより、ヒドンリフレッシュサイクルを
実行する。このヒドンリフレッシュサイクルにおいて、
リフレッシュすべきワード線を指定するロウアドレス信
号は、リフレッシュカウンタRFCから供給される。ヒド
ンリフレッシュサイクルは、通常のメモリアクセスに続
けて次項で説明するCBRリフレッシュサイクルを実行し
た場合と等価である。
（14）CBRリフレッシュサイクル ダイナミック型RAMは、第38図に示されるように、ロ
ウアドレスストローブ信号▲▼に先立ってカラム
アドレスストローブ信号▲▼がロウレベルとされ
るいわゆるCBR（▲▼ before ▲▼）サイ
クルとされることにより、CBRリフレッシュサイクルを
実行する。このとき、ライトイネーブル信号▲▼
は、ハイレベルとされることが必要であり、リフレッシ
ュすべきワード線のロウアドレスは、リフレッシュカウ
ンタRFCから供給される。
（15）カウンタテストサイクル ダイナミック型RAMは、第39図に示されるように、前
項のCBRリフレッシュサイクルが終了した後、カラムア
ドレスストローブ信号▲▼が再度ロウレベルとさ
れることにより、カウンタテストサイクルを実行する。
アドレス入力端子A0〜A10（又はA0〜A9）には、２回目
以降のカラムアドレスストローブ信号▲▼の立ち
下がりエッジに同期して、Ｙアドレス信号Y0〜Y10（又
はY0〜Y9）が供給される。これにより、CBRリフレッシ
ュサイクルにおいて選択状態とされたワード線に結合さ
れるメモリセルに対して、読み出し又は書き込み試験を
選択的に実行することができる。
（16）公開テストモードセットサイクル ダイナミック型RAMは、第40図に示されるように、ロ
ウアドレスストローブ信号▲▼に先立ってカラム
アドレスストローブ信号▲▼及びライトイネーブ
ル信号▲▼がロウレベルとされるいわゆるWCBR（▲
▼・▲▼ before ▲▼）サイクルとさ
れることにより、公開テストモードとされる。
ダイナミック型RAMは、上記▲▼オンリーリフ
レッシュサイクル又はCBRリフレッシュサイクルが実行
されることで、この公開テストモードから解放される。
（17）ベンダテストモードセットサイクル ダイナミック型RAMは、第41図に示されるように、デ
ータ出力端子Dout（×４ビット構成の場合、データ入出
力端子I/O3）に回路の電源電圧より高い例えば10Vの高
電圧SVCが供給されかつ上記WCBRサイクルとされること
で、ベンダテストモードとされる。アドレス入力端子A0
〜A9及びA10（×４ビット構成の場合、出力イネーブル
信号▲▼）には、ロウアドレスストローブ信号▲
▼の立ち下がりエッジに同期して、ベンダテストモ
ードの内容を指定するためのテストモード設定信号が供
給される。
ダイナミック型RAMは、上記▲▼オンリーリフ
レッシュサイクル又はCBRリフレッシュサイクルが実行
されることで、このベンダテストモードから解放され
る。
３・１・6.テスト方式 この実施例のダイナミック型RAMは、前述のように、J
EDECに規定される公開テストモニタと、独自のベンダテ
ストモードを有する。これらのテストモードは、パッケ
ージ封入後、ダイナミック型RAMの外部端子を介して実
施することができる。ダイナミック型RAMは、さらに、
ウェハ段階においていくつかのプローブ試験を行うため
の複数のテスト用パッドを備える。
（１）公開テストモード この実施例のダイナミック型RAMは、前述のように、
ロウアドレスストローブ信号▲▼に先立ってカラ
ムアドレスストローブ信号▲▼及びライトイネー
ブル信号▲▼がロウレベルとされるいわゆるWCBRサ
イクルが実行されることで、公開テストモードとされ
る。
この公開テストモードにおいて、リードサイクルが実
行されると、ダイナミック型RAMの内部では、同時に選
択状態とされる４個のメモリアレイからそれぞれ２ビッ
トずつ、合計８ビットの記憶データが同時に読み出さ
れ、照合される。その結果、これらのデータが全ビット
一致すると、データ出力端子Doutからハイレベルの出力
信号が送出され、不一致の場合には、ロウレベルの出力
信号が送出される。ダイナミック型RAMが×４ビット構
成とされる場合、データ入出力端子I/O1〜I/O4から送出
される出力信号は、それぞれ対応する２ビットの記憶デ
ータの照合結果に対応させることができる。
ダイナミック型RAMは、前述のように、RASオンリーリ
フレッシュサイクル又はCBRリフレッシュサイクルが実
行されることで、上記公開テストモードから解放され
る。
このような公開テストモードが用意されることによ
り、ダイナミック型RAMのユーザは、一連のメモリエリ
アの正常性を効率的に試験することができる。
（２）ベンダテストモード この実施例のダイナミック型RAMは、前述のように、
データ出力端子Dout（×４ビット構成の場合、データ入
出力端子I/O3）に回路の電源電圧より高い高電圧SVCが
供給されかつ上記WCBRサイクルが実行されることによ
り、ベンダテストモードとされる。このとき、アドレス
入力端子A0〜A9及びA10（×４ビット構成の場合、出力
イネーブル信号▲▼）には、ロウアドレスストロー
ブ信号▲▼の立ち下がりエッジに同期して、テス
トモード設定信号が供給され、これによってベンダテス
トモードの具体的内容が指定される。
第８表には、この実施例のダイナミック型RAMのベン
ダテストモードとして用意される具体的なテストモード
が示されている。なお、同表に示されるように、アドレ
ス信号A3〜A8として供給されるテストモード設定信号
は、現状において使用されず、ドントケアとされる。
第８表において、ダイナミック型RAMは、まず、アド
レス信号A9として供給されるテストモード設定信号の第
10ビットが論理“0"とされその他のビットが論理“1"と
されることで、２値モードとされる。このとき、リード
サイクルが実行されると、ダイナミック型RAMは、上記
公開テストモードと同様な８ビット読み出し・照合テス
トを行う。
次に、上記テストモード設定信号の第10ビットがさら
に論理“1"とされると、ダイナミック型RAMは、３値モ
ードとされる。このとき、リードサイクルが実行される
と、ダイナミック型RAMは、同様に８ビット読み出し・
照合テストを行う。その結果、読み出しデータの全ビッ
ト（×４ビット構成の場合、対応する２ビット）が論理
“0"又は論理“1"で一致すると、データ出力 端子Dout（又はデータ入出力端子I/O1〜I/O4）から対応
するハイレベル又はロウレベルの出力信号を送出する。
読み出しデータが一致しない場合、データ出力端子Dout
（又は対応するデータ入出力端子I/O1〜I/O4）の出力
は、ハイインピーダンス状態とされる。
さらに、ダイナミック型RAMは、アドレス信号A2及びA
10として供給されるテストモード設定信号の第３及び第
11ビットが論理“1"とされかつその他のビットが論理
“0"とされることで、第１のＶPLストレスモードとさ
れ、上記第３ビットに代わってアドレス信号A1として供
給されるテストモード設定信号の第２ビットが論理“1"
とされることで、第２のＶPLストレスモードとされる。
また、アドレス信号A1及びA2として供給されるテストモ
ード設定信号の第２及び第３ビットが論理“1"とされか
つその他のビットが論理“0"とされることで、ＶBB停止
モードとされる。これらのテストモードにおいて、ダイ
ナミック型RAMでは、内蔵する電圧発生回路HVCあるいは
基板バックバイアス電圧発生回路ＶBBＧの比較的大きな
電流供給能力を有する電圧発生回路VG1及びVG2の動作
が、実質的に停止される。そして、上記第１及び第２の
ＶPLストレスモードでは、プレート電圧ＶPLが、回路の
接地電位又は電源電圧ＶCCに選択的に固定される。その
結果、パッケージ封入後において、ＶPLストレス状態に
おけるメモリセルの機能テストが可能となり、また微小
電流測定による内部回路の正常性確認テスト等を実施で
きる。
（３）プローブ試験 第９表には、この実施例のダイナミック型RAMに設け
られるプローブ試験用のテストパッドが示されている。
これらのテストパッドは、例えばダイナミック型RAMの
ウェハ段階で行われるプローブ試験において利用され、
パッケージ封入後は意味をなさない。
第９表において、パッドICTは、特に制限されない
が、後述するように、電源電圧ＶCCが供給されること
で、基準電位発生回路VL及び基板バックバイアス電圧発
生回路ＶBBＧの動作を全面的に停止する作用を持ち、こ
れによってダイナミック型RAMのスタンバイ電流が停止
される。このとき、ダイナミック型RAMには、パッドVBB
を介して任意の基板バックバイアス電圧ＶBBを供給でき
るため、内部回路の基板バックバイアス電圧依存性等を
試験、確認できるとともに、スタンバイ電流が停止され
ることによって、微小電流測定による内部回路の正常性
確認テスト等を実施することができる。
次に、パッドVPLGは、後述するように、電源電圧ＶCC
が供給されることで、電圧発生回路HVCの動作を実質的
に停止する作用を持つ。このとき、ダイナミック型RAM
には、パッドVPLを介して任意のプレート電圧ＶPLが供
給できるため、メモリセルのプレート電圧依存性等を試
験・確認することができる。
一方、パッドFCKは、後述するように、電源電圧ＶCC
が供給されることで、冗長回路のヒューズチェックを可
能にする作用を持つ。この実施例のダイナミック型RAM
には、後述するように、冗長ワード線及び冗長データ線
がそれぞれ４組ずつ設けられ、これらの冗長ワード線及
び冗長データ線に対応して、それぞれ４組のＸ系冗長回
路及びＹ系冗長回路が設けられる。さらに、これらのＸ
系冗長回路及びＹ系冗長回路は、それぞれヒューズを含
む１個のイネーブル回路と８個のアドレス比較回路とか
らなる。このため、パッドFCKに電源電圧ＶCCが供給さ
れる当初において、Ｘ系又はＹ系冗長回路を択一的に指
定するための選択信号が、Ｘアドレス信号X5〜X8又はＹ
アドレス信号Y2〜Y5として供給され、その後、各冗長回
路のイネーブル回路又はアドレス比較回路を択一的に指
定するための選択信号が、Ｘアドレス信号X0又はX1〜X8
あるいはＸアドレス信号X4又はＹアドレス信号Y1〜Y8と
して供給される。このとき、パッドVCFには、ヒューズ
チェックのための電源電圧が供給され、この電源電圧か
ら選択された１個のヒューズを介して流される電流値を
測定することにより、例えばヒューズの断線あるいは半
断線状態を試験・確認することができる。
さらに、パッドRCKは、後述するように、電源電圧ＶC
Cが供給されることで、各冗長回路を強制的に選択状態
とする作用を持つ。これにより、冗長救済が実施される
以前に、冗長ワード線又は冗長データ線を択一的に選択
状態とし、その正常性を試験・確認することができる。
テストモードコントロール回路の具体的な構成と動作
については、後で詳細に説明する。
３・１・7.基本的レイアウト 第13図には、この発明が適用されたダイナミック型RA
Mの共通半導体基板面の一実施例の配置図が示されてい
る。なお、以下の説明では、第13図の半導体基板面の左
側辺を半導体基板面の上辺と称し、右側辺をその下辺と
称する。また、これにともなって、第13図の半導体基板
面の上側辺を半導体基板面の右辺と称し、下側辺をその
左辺と称する。さらに、半導体基板面の長辺に平行する
中心線を縦の中心線と称し、短辺に平行する中心線を横
の中心線と称する。
第13図において、この実施例のダイナミック型RAM
は、前述のように、８個のメモリマットMAT0〜MAT7を備
える。このうち、４個のメモリマットMAT0,MAT2,MAT4及
びMAT6は、特に制限されないが、半導体基板面の横の中
心線にそって配置される周辺回路の一部すなわち中辺周
辺回路の下側に配置され、その外側には、半導体基板面
の下辺にそって、周辺回路の他の一部すなわち下辺周辺
回路が配置される。一方、残り４個のメモリマットMAT
1,MAT3,MAT5及びMAT7は、上記中辺周辺回路の上側に配
置され、その外側には、半導体基板面の上辺にそって、
周辺回路の他の一部すなわち上辺周辺回路が配置され
る。メモリマットMAT3及びMAT5の間ならびにMAT2及びMA
T4の間には、周辺回路のさらに他の一部すなわち中央周
辺回路がそれぞれ配置される。
メモリマットMAT0〜MAT7は、ＹアドレスデコーダYAD0
〜YAD7と、これらのＹアドレスデコーダをはさんで配置
される一対のメモリアレイMARY00及びMARY01ないしMARY
70及びMARY71とをそれぞれ含む。これらのメモリアレイ
は、後述するように、分割ワード線方式を採り、各ワー
ド線は、中辺周辺回路に含まれるワード線駆動回路を起
点としかつ半導体基板面の各短辺に向かっていわゆる縦
型配置される。その結果、アクセスタイムを律則するＸ
系選択回路の配置が最適化され、ダイナミック型RAMの
動作が高速化される。
第14図及び第15図には、第13図の半導体基板面の上辺
部すなわち上辺周辺回路の一実施例の配置図が示され、
第16図には、第14図の上辺周辺回路の拡大配置図が示さ
れている。
第14図において、半導体基板面の左上角には、特に制
限されないが、パッド▲▼が配置され、その下方に
はパッド▲▼が、またその左方にはパッドICT,Di
n（×４ビット構成の場合、I/O2）,I/O1,VBB,VSS1及びV
SS2がそれぞれ配置される。これらのパッドの周辺に
は、対応する入力保護回路がそれぞれ配置される。ま
た、パッド▲▼及びICTの間には、基板バックバイ
アス電圧発生回路ＶBBＧの一部が配置され、パッドDin
（又はI/O2）及びI/O1の間には、対応するデータ出力バ
ッファDOB2及びDOB1が配置される。メモリマットMAT1及
びMAT3の上部には、対応するコモンI/O線選択回路IOS0
〜IOS7ならびにセンスアンプ駆動回路等が配置され、こ
れらの回路と上記パッドとの間には、メインアンプMA0
〜MA3ならびに▲▼系及び▲▼系コントロー
ル回路等が配置される。
次に、第15図において、半導体基板面の右上角には、
特に制限されないが、パッドA9Z（×４ビット構成の場
合、▲▼）が配置され、その下方にはパッド▲
▼が、またその左方にはパッド▲▼,Dout
（×４ビット構成の場合、I/O3）,I/O4,FP0及びVSS3が
それぞれ配置される。これらのパッドの周辺には、対応
する入力保護回路が配置される。また、パッドA9Z（又
は▲▼）に近接して、ＸアドレスバッファXAB及び
ＹアドレスバッファYABの対応する単位回路が配置され
る。さらに、パッド▲▼及びDout（又はI/O3）
の間には、基板バックバイアス電圧発生回路ＶBBＧの他
の一部が配置され、パッドDout（又はI/O3）及びI/O4の
間には、対応するデータ出力バッファDOB3又はDOB4が配
置される。メモリマットMAT5及びMAT7の上部には、対応
するコモンI/O線選択回路IOS8〜IOS15ならびにセンスア
ンプ駆動回路等が配置され、これらの回路と上記パッド
との間には、メインアンプMA4〜MA7ならびに▲▼
系コントロール回路等が配置される。
この実施例において、ダイナミック型RAMの各周辺回
路のレイアウト領域は、第16図の拡大配置図に代表して
示されるように、帯状に設けられる素子領域と、これら
の素子領域の間に設けられる配線領域とに用途分類され
る。このうち、素子領域には、各周辺回路を構成するMO
SFET（絶縁ゲート型電界効果トランジスタ）等の回路素
子が形成され、配線領域には、これらの回路素子間を結
合するための信号線が形成される。これにより、ランダ
ム論理回路からなる周辺回路のレイアウト設計が効率化
される。
ところで、第16図の配線領域には、特に制限されない
が、例えばアルミニウム又はアルミニウム合金からなる
２層の金属配線層が用いられる。このうち、上層に設け
られる第２のアルミニウム配線層Al2は、第85図に示さ
れるように、下層に設けられる第１のアルミニウム配線
層Al1に比較して大きな膜厚をもって形成される。した
がって、このダイナミック型RAMでは、上記第２のアル
ミニウム配線層Al2を、各回路素子間を結合するための
主信号線として利用し、また上記第１のアルミニウム配
線層Al1を、素子領域に形成される回路素子と対応する
上記主信号線とを結合するための引出し信号線として利
用している。その結果、比較的長い距離にわたって配置
される主信号線の抵抗値を抑え、信号の伝達遅延時間を
短縮して、ダイナミック型RAMの高速化を推進すること
ができる。
一方、ダイナミック型RAMの各周辺回路は、第99図
（ａ）に例示されるように、例えばCMOS（相補型MOSFE
T）論理ゲート回路が組み合わされてなる信号伝達経路
を備える。この実施例において、上記CMOS論理ゲート回
路を構成するMOSFETQ1〜Q6のゲート電極は、第99図
（ｂ）に示されるように、実質的に対応するソース領域
S1〜S6及びドレイン領域D1〜D6間つまりチャンネル上に
所定の絶縁膜をはさんで設けられるゲート層G1〜G6によ
って構成され、これらのゲート層は、特に制限されない
が、比較的抵抗値の大きなポリシリコン層（polySi）に
よって形成される。このため、各MOSFETのゲート層G1〜
G6に対応する入力信号を伝達するアルミニウム配線層Al
1は、特に制限されないが、それぞれ分岐され、さらに
各ゲートの外側に設けられる二つのコンタクトC1及びC2
等を介して、対応するゲート層G1等に結合される。これ
により、各ゲート層に対する入力信号の伝達遅延時間が
実質的に縮小され、相応して各MOSFETひいては周辺回路
の動作が高速化されるものである。
第17図及び第18図には、第13図の半導体基板面の中辺
周辺回路の一実施例の配置図が示されている。
第17図において、半導体基板面の中央部左端には、特
に制限されないが、パッドA10（×４ビット構成の場
合、A9）及びA0が配置される。これらのパッドの周辺に
は、対応する入力保護回路が配置される。また、これら
のパッドに近接する位置には、ＹアドレスバッファYAB
及びアドレス遷移検出回路ATDならびにＸアドレスバッ
ファXABの対応する単位回路が、半導体基板面の横の中
心線をはさんでほぼ対称となるように、配置される。さ
らに、これらの単位回路の右方には、ＸプリデコーダPX
AD及びＸ系冗長回路XRC等の対応する単位回路が、同様
に半導体基板面の横の中心線をはさんでほぼ対称となる
ように配置される。
ところで、この実施例のダイナミック型RAMでは、後
述するように、各メモリアレイに対応して４組のコモン
I/O線が設けられ、これらのコモンI/O線が、半導体基板
面の横の中心線をはさんで対称的に配置される二つのメ
モリアレイを串刺しするように貫通して配置される。さ
らに、各コモンI/O線を構成する反転及び非反転信号線
は、後述するように、半導体基板面のほぼ中央部でそれ
ぞれ交差され、またイコライズされる。このため、第17
図に示されるように、メモリマットMAT0及びMAT1ならび
にMAT2及びMAT3に対応して設けられるコモンI/O線イコ
ライズ回路IOEQ0及びIOEQ1が、中辺周辺回路内の対応す
るコモンI/O線の延長線上にそれぞれ配置される。
一方、第18図において、半導体基板面の中央部右端に
は、特に制限されないが、パッドA9（×４ビット構成の
場合、▲▼）及びA8が設けられる。これらのパッド
の周辺には、対応する入力保護回路が配置される。ま
た、これらのパッドに近接する位置には、Ｙアドレスバ
ッファYAB及びアドレス遷移検出回路ATDならびにＸアド
レスバッファXABの対応する単位回路が、半導体基板面
の横の中心線をはさんでほぼ対称となるように、配置さ
れる。さらに、これらの単位回路の左方には、Ｘプリデ
コーダPXAD及びＸ系冗長回路XRC等の対応する単位回路
が、同様に半導体基板面の横の中心線をはさんでほぼ対
称となるように配置される。各コモンI/O線の延長線上
には、メモリマットMAT4及びMAT5ならびにMAT6及びMAT7
に対応して設けられるコモンI/O線イコライズ回路IOEQ2
及びIOEQ3がそれぞれ配置される。
このように、中辺周辺回路を構成するＸプリデコーダ
PXAD及びＸ系冗長回路XRC等の単位回路を半導体基板面
の横の中心線をはさんで対称的に配置することで、レイ
アウト及びレイアウト設計の効率化を図ることができ
る。
第19図及び第20図には、第13図の半導体基板面の下辺
部すなわち下辺周辺回路の一実施例の配置図が示されて
いる。また、第21図には、上記第20図の下辺周辺回路の
部分的な拡大配置図が示されている。
第19図において、半導体基板面の左下端には、特に制
限されないが、パッドA2が配置され、その上方にはパッ
ドA1が、またその右方にはパッドA3,FCK,RCK,VCF,VPLG,
VPL,ZIP,FPI,VCC1及びVCC2が配置される。これらのパッ
ドの周辺には、対応する入力保護回路が配置される。ま
た、パッドA1ないしA3に近接する位置には、Ｘアドレス
バッファXABならびにＹアドレスバッファYAB及びアドレ
ス遷移検出回路ATDの対応する単位回路が配置される。
さらに、これらのパッドとメモリマットMAT0及びMAT2と
の間には、ＹプリデコーダPYAD及びＹ系冗長回路YRC等
の一部が配置される。
一方、第20図において、半導体基板面の右下端には、
特に制限されないが、パッドA6が配置され、その上方に
はパッドA7が、またその左方にはパッドA8Z,A7Z,A6Z,A5
及びA4が配置される。これらのパッドの周辺には、対応
する入力保護回路が配置される。また、これらのパッド
に近接する位置には、ＸアドレスバッファXABならびに
ＹアドレスバッファYAB及びアドレス遷移検出回路ATDの
対応する単位回路が配置される。さらに、上記パッドと
メモリマットMAT4及びMAT6との間には、Ｘプリデコーダ
PXAD及びＹプリデコーダPYAD等の他の一部が配置され
る。
この実施例において、ＸアドレスバッファXABならび
にＹアドレスバッファYAB及びアドレス遷移検出回路ATD
の各単位回路は、前述のように、対応するボンディング
パッドに近接する位置に配置される。また、このうち、
ＹアドレスバッファYABの単位回路は、第21図に示され
るように、基本的にＸアドレスバッファXABの対応する
単位回路よりも対応するパッドに近接する位置に配置さ
れる。周知のように、アドレスマルチプレクス方式を採
るダイナミック型RAM等では、後から供給されるＹアド
レス信号の伝達遅延時間によってそのアクセスタイムが
律則される。この実施例では、ＹアドレスバッファYAB
の各単位回路がより対応するパッドに近接して配置され
ることで、Ｙアドレス信号の伝達遅延時間が縮小され、
ダイナミック型RAMの高速化が図られる。また、アドレ
ス遷移検出回路ATDの各単位回路が対応するパッドに近
接する位置に配置されることで、アドレス遷移検出回路
ATDの総合的な伝達遅延時間が縮小され、あわせてスタ
ティックカラムモードにおけるダイナミック型RAMの動
作の高速化が図られる。
３・１・8.電源供給方式 第23図には、この発明が適用されたダイナミック型RA
Mの一実施例の電源幹線図が示されている。この実施例
のダイナミック型RAMでは、前述のように、動作電源と
して、＋5Vを中心電圧とする回路の電源電圧ＶCCと接地
電位ＶSSが供給され、これらの電源電圧が、アルミニウ
ム又はアルミニウム合金からなる２層の金属配線層を介
して、各回路に供給される。第23図では、上記回路の電
源電圧ＶCCを供給するための電源供給幹線が一点鎖線で
示され、上記回路の接地電位ＶSSを供給するための電源
供給幹線が実線で示される。また、各電源供給幹線にお
いて、第１のアルミニウム層Al1と第２のアルミニウム
層Al2を並列結合して用いるいわゆる二重供給線が、そ
れぞれ太線で示される。
第23図において、ダイナミック型RAMは、前述のよう
に、半導体基板面の縦の中心線及び横の中心線（直線）
によって分割配置される８個のメモリマットMAT0〜MAT7
と、その一部が上記二つの中心線にそって配置され、そ
の他の一部が上記メモリマットの外側に半導体基板面の
短辺と平行するように配置される周辺回路とを備える。
このため、この実施例では、まず半導体基板面の横の中
心線にそって、平行する６本の電源電圧供給線SV CC21
〜SV SS26ならびに４本の接地電位供給線SV SS21〜SV S
S24（第２の電源供給線）が設けられ、メモリアレイの
外側に半導体基板面の各短辺にそって、それぞれ３本の
電圧供給線SV CC31〜SV CC33ならびに接地電位供給線SV
SS31〜SV SS33（第３の電源供給線）と、それぞれ２本
の電源電圧供給線SV CC41〜SV CC42ならびに接地電位供
給線SV SS41〜SV SS42（第４の電源供給線）とが設けら
れる。これらの電源電圧供給線及び接地電位供給線は、
半導体基板面の縦の中心線にそって配置されるそれぞれ
２本の電源電圧供給線SV CC11及びSV CC12ならびに接地
電位供給線SV SS11及びSV SS12（第１の電源供給線）を
介して共通結合される。
この実施例において、上記電源電圧供給線SV CC11及
びSV CC12は、上記電源電圧供給線SV CC41〜SV CC42と
の交点に最も近接して配置されるパッドＶCC２に結合さ
れ、上記接地電位供給線SV SS11及びSV SS12は、上記接
地電位供給線SV SS31〜SV SS33との交点に最も近接して
配置されるパッドＶSS２に結合される。そして、これら
の電源電圧供給線SV CC11及びSV CC12ならびに接地電位
供給線SV SS11及びSV SS12は、第23図に太線で示される
ように、その大半の部分が、２層のアルミニウム配線層
Al1及びAl2を並列結合して用いるいわゆる二重供給線と
される。その結果、これらの電源供給幹線の総合的なイ
ンピーダンスが削減され、これによって電源ノイズが抑
制されるため、ダイナミック型RAMの動作が安定化され
また高速化される。
ところで、この実施例のダイナミック型RAMには、前
述のように、回路の電源電圧を供給するための２個のパ
ッドＶCC１及びＶCC２と、回路の接地電位を供給するた
めの３個のパッドＶSS１ないしＶSS３とが設けられる。
このうち、パッドＶCC２は、上記電源電圧供給線SV CC1
1及びSV CC12に結合され、パッドＶSS２は、上記接地電
位供給線SV SS11及びSV SS12に結合される。この実施例
において、残りのパッドＶCC１は、第23図に示されるよ
うに、データ出力バッファDOB0〜DOB3に回路の電源電圧
を供給するための電源電圧供給線SV CC71及びSV CC72に
結合され、パッドＶSS１及びＶSS３は、上記データ出力
バッファDOB0〜DOB3に回路の接地電位を供給するための
接地電位供給線SV SS71及びSV SS72にそれぞれ結合され
る。つまり、データ出力バッファDOB0〜DOB3に対して比
較的大きな動作電流を断続的に供給するための電源供給
幹線は、パッドならびにボンディングワイヤの部分か
ら、他の一般的な周辺回路に対する電源供給幹線とは分
離して設けられる。その結果、データ出力バッファDOB0
〜DOB3が同時動作されることによって生じる電源ノイズ
を抑制し、ダイナミック型RAMの動作をさらに安定化で
きる。
第24図には、この発明が適用されたダイナミック型RA
Mのもう一つの実施例の電源幹線図が示されている。
第24図において、ダイナミック型RAMの半導体基板面
には、上記第23図に加えて、複数のメモリマットの外側
に半導体基板面の各長辺にそって配置される電源電圧供
給線SV CC5及び接地電位供給線SV SS5（第５の電源供給
線）と電源電圧供給線SV CC6及び接地電位供給線SV SS6
（第６の電源供給線）とが設けられる。これらの電源電
圧供給線及び接地電位供給線は、その一端において対応
する上記パッドＶCC２又はＶSS２にそれぞれ結合され、
さらに、上記電源電圧供給線SV CC21〜SV CC26ないしSV
CC41及びSV CC42あるいは接地電位供給線SV SS21〜SV
SS24ないしSV SS41及びSV SS42の他端に結合される。そ
の結果、ダイナミック型RAMの電源供給幹線はさらに低
インピーダンス化され、その動作がさらに安定化され
る。
３・１・9.アドレス構成及び選択方式 第83図には、この発明が適用されたダイナミック型RA
Mのアドレス構成を説明するための概念図が示されてい
る。また、第84図には、上記ダイナミック型RAMのアレ
イ構成と冗長構成ならびにその選択方式を説明するため
の概念図が示されている。
この実施例のダイナミック型RAMは、前述のように、
対をなす２個のメモリアレイMARY00及びMARY01ないしMA
RY70及びMARY71ならびにその直接周辺回路をそれぞれ含
む８個のメモリマットMAT0〜MAT7を備える。各メモリマ
ットを構成する２個のメモリアレイは、特に制限されな
いが、第84図のメモリアレイMARY00及びMARY01に代表し
て示されるように、垂直方向に平行して配置される256
本のワード線W0〜W255ならびに４本の冗長ワード線WR0
〜WR3と、水平方向に平行して配置される1024組の相補
データ線Ｄ０〜Ｄ1023ならびに16組の冗長相補データ線
ＤR00〜ＤR03ないしＤR30〜ＤR33と、これらのワード線
及び相補データ線の交点に格子状に配置される多数のダ
イナミック型メモリセルとをそれぞれ含む。後述するよ
うに、各メモリアレイを構成するワード線及び相補デー
タ線は、４本又は４組ずつグループ分割され、これらの
ワード線群又は相補データ線群を単位として、Ｘアドレ
スデコーダXAD又はＹアドレスデコーダYADの単位回路が
用意される。
この実施例において、上記メモリマットMAT0〜MAT7
は、前述のように、メモリマットMAT0及びMAT1,MAT2及
びMAT3,MAT4及びMAT5あるいはMAT6及びMAT7の組み合わ
せで、それぞれ対をなし、対応するＸアドレスデコーダ
をはさんでそれぞれ対称的に配置される。これらのメモ
リマットには、それぞれ８組のコモンI/O線が対応して
設けられる。このうち、４組のコモンI/O線は、対応す
る左側のメモリアレイMARY00及びMARY10ないしMARY60及
びMARY70をそれぞれ串刺しするように貫通して配置さ
れ、残り４組のコモンI/O線は、対応する右側のメモリ
アレイMARY01及びMARY11ないしMARY61及びMARY71をそれ
ぞれ串刺しするように貫通して配置される。つまり、こ
の実施例のダイナミック型RAMには、合計32組のコモンI
/O線が設けられ、これらのコモンI/O線がそれぞれ２組
ずつ、対応するコモンI/O線選択回路IOS0〜IOS15に結合
される。これらのコモンI/O線選択回路の入出力端子
は、さらに２組ずつ共通結合された後、対応するメイン
アンプMA0〜MA7に結合される。その結果、最終的に８組
のコモンI/O線が、メインアンプMA0〜MA7に選択的に接
続される。
上記メモリマットMAT0〜MAT7は、特に制限されない
が、第83図に斜線で例示されるように、メモリマットMA
T0及びMAT4,MAT1及びMAT5,MAT2及びMAT6あるいはMAT3及
びMAT7の組み合わせで、それぞれ２個ずつ同時に選択状
態とされ、これによって対応する４個のメモリアレイが
同時に選択状態とされる。そして、これらのメモリアレ
イからそれぞれ２組ずつ、合計８組の相補データ線が同
時に選択され、それぞれ対応する２組、合計８組のコモ
ンI/O線を介して、メインアンプMA0〜MA7に接続され
る。その結果、各メモリアレイの実質的なアドレス空間
は、ロウアドレスが256アドレス、カラムアドレスが512
アドレスとなる。このうち、各メモリアレイのロウアド
レス空間は、対応するＸアドレスデコーダXAD00及びXAD
01ないしXAD70及びXAD71により択一的に指定され、カラ
ムアドレス空間は、対応するＹアドレスデコーダYAD0な
いしYAD7により択一的に指定される。
第84図において、アドレス入力端子A0〜A10（×４ビ
ット構成の場合、A0〜A9）を介して時分割的に供給され
るＸアドレス信号X0〜X10（又はX0〜X9）ならびにＹア
ドレス信号Y0〜Y10（又はY0〜Y9）は、ラッチ用のタイ
ミング信号XL又はYLに従って、対応するＸアドレスバッ
ファXAB及びＹアドレスバッファYABにそれぞれ取り込ま
れ、保持される。その結果、Ｘアドレス信号X0〜X10に
対応して相補内部アドレス信号ＢX0〜ＢX10が形成さ
れ、Ｙアドレス信号Y0〜Y10に対応して内部アドレス信
号CY0〜CY10が形成される。また、Ｙアドレス信号Y9に
対応して、相補内部アドレス信号ＡY9Cが形成され、さ
らに上記内部アドレス信号CY1〜CY8をタイミング信号RG
に従ってゲート制御することで、内部アドレス信号BY1
〜BY8が形成される。
相補内部アドレス信号ＢX0及びＢX9は、特に制限され
ないが、マット選択回路MS及びＸデコーダ制御回路XDGB
に供給される。Ｘデコーダ制御回路XDGBには、さらに上
記相補内部アドレス信号ＡY9Cが供給される。マット選
択回路MSは、上記相補内部アドレス信号ＢX0及びＢX9を
もとに、マット選択信号MS0〜MS3を択一的に形成する。
これらのマット選択信号は、メモリマットMAT0〜MAT7を
２個ずつ同時に選択状態とするために供される。一方、
Ｘデコーダ制御回路XDGBは、上記相補内部アドレス信号
ＢX0及びＢX9をもとに、反転選択信号▲▼〜▲
▼を、▲▼及び▲▼，▲
▼及び▲▼，▲▼及び▲
▼あるいは▲▼及び▲▼の組み合わせ
で、それぞれ選択的に形成する。また、上記相補内部ア
ドレス信号ＡY9Cをもとに、相補選択信号Ｙ０及びＹ１
を選択的に形成する。このうち、反転選択信号▲
▼〜▲▼は、対応するＸアドレスデコーダXA
D00及びXAD01ないしXAD70及びXAD71にそれぞれ供給さ
れ、これらのＸアドレスデコーダを選択的に動作状態と
するために供される。また、相補選択信号Ｙ０及びＹ１
は、ＹアドレスデコーダYAD0〜YAD7に供給され、選択さ
れた相補データ線群内の４組の相補データ線からさらに
２組の相補データ線を選択的に指定するために供され
る。その結果、Ｘアドレス信号X0及びX9は、第83図に示
されるように、メモリマットMAT0〜MAT7のうちの２個を
選択的に指定するために供され、Ｙアドレス信号Y9は、
各メモリアレイに対応して設けられる４組のコモンI/O
線のうちの２組を選択的に指定するために供されるもの
となる。
次に、２ビットの相補内部アドレス信号ＢX1及びＢX2
は、ワード線駆動信号発生回路XIJに供給される。この
ワード線駆動信号発生回路XIJには、ワード線選択タイ
ミング信号発生回路XUから、ワード線選択タイミング信
号Ｘが供給され、Ｘ系冗長回路XRCから、内部信号XNKが
供給される。上記ワード線選択タイミング信号Ｘは、反
転タイミング信号▲▼に同期して形成され、その
ハイレベルは、回路の電源電圧ＶCCより高いブーストレ
ベルとされる。
ここで、Ｘ系冗長回路XRCは、上記冗長ワード線WR0〜
WR3に対応して設けられる４個の単位回路XRC0〜XRC3を
備える。これらの単位回路は、対応する冗長ワード線に
割り当てられた不良アドレスを保持するための８個のヒ
ューズ手段と、これらのヒューズ手段によって保持され
る不良アドレスとメモリアクセスに際して外部から与え
られる８ビットのＸアドレスすなわち相補内部アドレス
信号ＢX1〜ＢX8とを比較照合するためのアドレス比較回
路とをそれぞれ含む。この実施例において、Ｘ系冗長回
路XRCの各単位回路に設けられるアドレス比較回路は、
上記不良アドレスと与えられたアドレスとが全ビット一
致していることを判定する一致検出回路と、一致してい
ないことを判定する不一致検出回路の両方をそれぞれ備
える。これらの検出回路は、後述するように、タイミン
グ信号XPに従ってプリチャージされた所定の出力ノード
の電荷をアドレス比較照合結果に従って選択的に引き抜
く、いわゆる選択引抜き型回路とされる。その結果、上
記不良アドレスと与えられたアドレスとが全ビット一致
したこと示す内部信号XNKと不一致であったことを示す
内部信号XRKが、排他的にハイレベルに変化される。こ
れにより、これらの内部信号を所定のタイミングでスト
ローブすることなく次段回路の論理条件としてそのまま
利用できるため、クリティカルパスとなるＸ系冗長回路
XRCの動作を高速化できるものとなる。
ワード線駆動信号発生回路XIJは、Ｘ系冗長回路XRCと
同様に、タイミング信号XPに従って動作する選択引抜き
型回路を基本構成とする。そして、上記内部信号XNKが
ロウレベルであること、言い換えるとすべての冗長ワー
ド線に割り当てられた不良アドレスと与えられたＸアド
レスとが一致しないことを条件に、上記ワード線選択タ
イミング信号Ｘを選択的に伝達し、ワード線選択駆動信
号X00,X01,X10あるいはX11とする。これらのワード線選
択駆動信号は、ＸアドレスデコーダXAD00及びXAD01ない
しXAD70及びXAD71に供給され、選択されたワード線群内
の４本のワード線をさらに択一的に指定するために供さ
れる。
ところで、Ｘ系冗長回路XRCのいずれかの単位回路に
おいて、対応する不良アドレスと与えられたＸアドレス
とが全ビット一致すると、特に制限されないが、対応す
る単位回路の出力信号すなわち内部信号XRA0〜XRA3が択
一的にロウレベルのままとされ、上記内部信号XNKがハ
イレベルとなる、このため、上記ワード線駆動信号発生
回路XIJの動作が停止されるとともに、内部信号XRKがロ
ウレベルであることから、冗長ワード線駆動信号発生回
路XRIJが動作状態となる。この動作状態において、冗長
ワード線駆動信号発生回路XRIJは、上記ワード線選択タ
イミング信号Ｘを選択的に伝達し、その出力信号すなわ
ち冗長ワード線選択駆動信号XRIJとする。この冗長ワー
ド線選択駆動信号XRIJは、上記内部信号XRA0〜XRA3とと
もに、ＸアドレスデコーダXAD00及びXAD01ないしXAD70
及びXAD71に供給され、各メモリアレイの冗長ワード線W
R0〜WR3を択一的に選択状態とするために供される。
さらに、残り６ビットの相補内部アドレス信号ＢX3〜
ＢX8は、ＸプリデコーダPXADに供給される。Ｘプリデコ
ーダPXADは、上記相補内部アドレス信号ＢX3〜ＢX8を２
ビットずつ順次組み合わせてデコードすることで、プリ
デコード信号AX30〜AX33,AX50〜AX53ならびにAX70〜AX7
3をそれぞれ択一的にハイレベルとする。これらのプリ
デコード信号は、ＸアドレスデコーダXAD00及びXAD01な
いしXAD70及びXAD71に供給され、各メモリアレイのワー
ド線群を択一的に指定するために供される。
ＸアドレスデコーダXAD00及びXAD01ないしXAD70及びX
AD71は、対応する上記反転選択信号▲▼〜▲
▼がロウレベルとされることで、選択的に動作状
態とされる。この動作状態において、各Ｘアドレスデコ
ーダは、上記ワード線選択駆動信号X00,X01,X10及びX11
あるいは冗長ワード線選択駆動信号XRIJとプリデコード
信号AX30〜AX33,AX50〜AX53ならびにAX70〜AX73とを組
み合わせることにより、対応する１本のワード線又は冗
長ワード線を択一的にハイレベルの選択状態とする。
一方、ＹアドレスバッファYABから出力される内部ア
ドレス信号のうち、８ビットの内部アドレス信号CY1〜C
Y8は、Ｙ系冗長回路YRCに供給される。Ｙ系冗長回路YRC
は、上記Ｘ系冗長回路XRCと同様に、冗長相補データ線
ＤR00〜ＤR03ないしＤR30〜DR33に対応して設けられる
４個の単位回路YRC0〜YRC3を含む。これらの単位回路
は、対応する冗長相補データ線に割り当てられた不良ア
ドレスを保持するための８個のヒューズ手段と、これら
の不良アドレスとメモリアクセスに際して与えられたＹ
アドレスが一致したことを判定するアドレス比較回路と
をそれぞれ含む。Ｙ系冗長回路YRCの各単位回路は、タ
イミング信号RGに従って選択的に動作状態とされる。こ
の動作状態において、Ｙ系冗長回路YRCの各単位回路
は、対応する不良アドレスと与えられたアドレスすなわ
ち内部アドレス信号CY1〜CY8とをビットごとに比較照合
し、これらのアドレスが全ビット一致することを条件
に、その出力信号すなわち反転内部信号▲▼〜
▲▼を選択的にロウレベルとする。これらの反
転内部信号▲▼〜▲▼は、Ｙプリデコ
ーダPYAD供給される。
ＹプリデコーダPYADには、さらにＹアドレスバッファ
YABから８ビットの内部アドレス信号BY1〜BY8が供給さ
れ、マット選択回路MSからマット選択信号MS0〜MS3が供
給される。ＹプリデコーダPYADは、タイミング信号RGに
従って、選択的に動作状態とされる。この動作状態にお
いて、ＹプリデコーダPYADは、上記内部アドレス信号BY
1〜BY8を２ビットずつ順次組み合わせてデコードし、上
記反転内部信号▲▼〜▲▼がハイレベ
ルであることを条件に、プリデコード信号AY10〜AY13,A
Y30〜AY33,AY50〜AY53ならびにAY70〜AY73をそれぞれ択
一的にハイレベルとする。すなわち、プリデコード信号
AY10〜AY13は、反転内部信号▲▼がハイレベル
とされるとき、内部アドレス信号BY1及びBY2に従って択
一的にハイレベルとされ、プリデコードAY30〜AY33は、
反転内部信号▲▼がハイレベルとされるとき、
内部アドレス信号BY3及びBY4に従って択一的にハイレベ
ルとされる。同様に、プリデコード信号AY50〜AY53は、
反転内部信号▲▼がハイレベルとされるとき、
内部アドレス信号BY5及びBY6に従って択一的にハイレベ
ルとされ、プリデコードAY70〜AY73は、反転内部信号▲
▼がハイレベルとされるとき、内部アドレス信
号BY7及びBY8に従って択一的にハイレベルとされる。こ
れらのプリデコード信号は、ＹアドレスデコーダYAD0〜
YAD7に供給され、各メモリアレイ内の相補データ線群を
択一的に指定するために供される。
ところで、Ｙ系冗長回路YRCのいずれかの単位回路に
おいて、対応する不良アドレスと与えられたＹアドレス
とが全ビット一致すると、対応する出力信号すなわち反
転内部信号▲▼〜▲▼がロウレベルと
される。このため、ＹプリデコーダPYADでは、対応する
プリデコード信号が形成されず、代わって反転内部信号
▲▼〜▲▼が択一的にロウレベルとされ
る。これらの反転内部信号は、ＹアドレスデコーダYAD0
〜YAD7に供給され、冗長相補データ線群を択一的に指定
するために供される。
ＹアドレスデコーダYAD0〜YAD7は、反転タイミング信
号PCに従って、選択的に動作状態とされる。この動作状
態において、ＹアドレスデコーダYAD0〜YAD7は、上記相
補選択信号Ｙ０及びＹ１とプリデコード信号AY10〜AY1
3,AY30〜AY33,AY50〜AY53ならびにAY70〜AY73あるいは
反転内部信号▲▼〜▲▼とを組み合わせる
ことで、対応するメモリアレイの相補データ線又は冗長
相補データ線を２組ずつ選択し、対応する２組のコモン
I/O線に接続する。
つまり、この実施例のダイナミック型RAMでは、第83
図に示されるように、まず２ビットのＸアドレス信号X0
及びX9に従って、メモリマットMAT0〜MAT7が２個ずつ同
時に選択状態とされる。そして、同時に選択状態とされ
る２個のメモリマットを構成する合計４個のメモリアレ
イにおいて、８ビットのＸアドレス信号X1〜X8により指
定されるそれぞれ１本、合計４本のワード線が選択状態
とされる。また、各メモリアレイにおいて、８ビットの
Ｙアドレス信号Y1〜Y8により指定されるそれぞれ２組、
合計８組の相補データ線が選択状態とされ、対応する８
組のコモンI/O線に接続される。
ダイナミック型RAMに設けられる合計32組のコモンI/O
線のうち、指定される８組の相補データ線が選択的に接
続される８組のコモンI/O線は、コモンI/O線選択回路IO
S0〜IOS15を経て、対応するメインアンプMA0〜MA7に接
続される。メインアンプMA0〜MA7は、ダイナミック型RA
Mが×１ビット構成とされるとき、最下位ビットのＹア
ドレス信号Y0ならびに最上位ビットのＸアドレス信号X1
0及びＹアドレス信号Y10に従って、択一的に動作状態と
され、データ入力端子Din又はデータ出力端子Doutに択
一的に結合される。また、ダイナミック型RAMが×４ビ
ット構成とされるとき、最下位ビットのＹアドレス信号
Y0に従って４個ずつ選択的に動作状態とされ、対応する
データ入出力端子I/O1〜I/O4に選択的に結合される。ダ
イナミック型RAMが×１ビット構成とされかつニブルモ
ードとされるとき、メインアンプMA0〜MA7は、４個ずつ
選択的に動作状態とされ、さらにニブルカウンタの出力
信号に従って、データ入力端子Din又はデータ出力端子D
outに選択的に結合される。
以上のことから、この実施例のダイナミック型RAM
は、×１ビット構成とされるとき、ロウアドレス及びカ
ラムアドレスともに2048のアドレス空間を有し、いわゆ
る４メガビットの記憶容量を持つものとされる。ダイナ
ミック型RAMが×４ビット構成とされるとき、最上位ビ
ットのＸアドレス信号X10及びＹアドレス信号Y10は無効
となり、ダイナミック型RAMは、ロウアドレス及びカラ
ムアドレスともに1024のアドレス空間を有するものとさ
れる。
３・2.各部の具体的構成とレイアウト及び動作ならびに
その特徴 第42図ないし第79図には、この発明が適用されたダイ
ナミック型RAMの各部の一実施例の回路図が示されてい
る。また、第80図及び第81図には、この実施例のダイナ
ミック型RAMのリードサイクル及びライトサイクルの一
実施例のタイミング図がそれぞれ示され、第82図には、
リフレッシュカウンタRFCの一実施例のタイミング図が
示されている。さらに、第86図には、この実施例のダイ
ナミック型RAMのプリチャージ制御信号線の一実施例の
配置概念図が示され、第87図及び第88図には、モータ用
ワード線及びセンスアンプの一実施例の配置図がそれぞ
れ示されている。そして、第89図ないし第91図には、こ
の実施例のダイナミック型RAMの入力保護回路のいくつ
かの実施例の回路図が示され、第92図ないし第98図に
は、上記入力保護回路のいくつかの実施例の配置図が示
されている。これらの図をもとに、この実施例のダイナ
ミック型RAMの各部の具体的構成とレイアウト及び動作
の概要ならびにその特徴について説明する。
なお、以下の回路図において、チャンネル（バックゲ
ート）部に矢印が付加されるMOSFETはＰチャンネル型で
あって、矢印の付加されないＮチャンネルMOSFETと区別
して示される。また、各回路図の右端には、対応する周
辺回路のブロック名称が記載され、その下部には、各周
辺回路のレイアウト位置（すなわち、上辺周辺回路に含
まれるものがＵ、また中辺及び下辺周辺回路に含まれる
ものがそれぞれＣ及びＤで表示される）と設置個数が
（ ）を付して記載される。さらに、負論理の信号につ
いては、通常、その信号名の上に横線が付されるが、信
号名の最後にＢが付される場合もある。
３・２・1.メモリマット この実施例のダイナミック型RAMは、前述のように、
それぞれ対をなす８個のメモリマットMAT0及びMAT1ない
しMAT6及びMAT7を備える。これらのメモリマットは、第
78図のメモリマットMAT0及びMAT1に代表して示されるよ
うに、対応して設けられるＹアドレスデコーダYAD0及び
YAD1ないしYAD6及びYAD7と、これらのＹアドレスデコー
ダをはさんで対称的に配置される一対のメモリアレイMA
RY00及びMARY01ないしMARY70及びMARY71,センスアンプS
AP00・SAN00及びSAP01・SAN01ないしSAP70・SAN70及びS
AP71・SAN71,カラムスイッチCSW00及びCSW01ないしCSW7
0及びCSW71ならびにＸアドレスデコーダXAD00及びXAD01
ないしXAD70及びXAD71とをそれぞれ含む。
３・２・2.メモリアレイ メモリマットMAT0〜MAT7を構成するメモリアレイMARY
00及びMARY01ないしMARY70及びMARY71は、特に制限され
ないが、第78図に例示的に示されるように、垂直方向に
平行して配置される256本のワード線W0〜W255ならびに
４本の冗長ワード線WR0〜WR3と、水平方向に平行して配
置される1024組の相補データ線Ｄ０〜Ｄ1023ならびに図
示されない16組の冗長相補データ線ＤR0〜ＤR15を含
む。これらのワード線及び相補データ線の交点には、26
0×1040個のダイナミック型メモリセルが格子状に配置
される。
各メモリアレイを構成するダイナミック型メモリセル
は、特に制限されないが、第78図に例示されるように、
情報蓄積用キャパシタ及びアドレス選択用MOSFETをそれ
ぞれ含む。このうち、同一の列に配置される260個のメ
モリセルの入出力端子すなわちアドレス選択用MOSFETの
ドレインは、対応する相補データ線又は冗長相補データ
線の非反転信号線又は反転信号線に所定の規則性をもっ
て交互に結合される。また、同一の行に配置される1040
個のメモリセルの制御端子すなわちアドレス選択用MOSF
ETのゲートは、対応するワード線又は冗長ワード線にそ
れぞれ共通結合される。
各メモリアレイを構成するワード線及び冗長ワード線
は、それぞれ４本ずつグループ分割され、これらのワー
ド線群に対応して、Ｘアドレスデコーダの単位回路が用
意される。同様に、各メモリアレイを構成する相補デー
タ線及び冗長相補データ線は、それぞれ４組ずつグルー
プ分割され、さらに４組の相補データ線群すなわち合計
16組の相補データ線に対応して、Ｙアドレスデコーダの
単位回路が用意される。
各メモリアレイを構成するワード線及び冗長ワード線
は、特に制限されないが、第78図に例示的に示されるよ
うに、その一方において、対応するクリア用MOSFETを介
して回路の接地電位に結合され、その他方において、対
応するＸアドレスデコーダXAD00及びXAD01ないしXAD70
及びXAD71の対応する上記単位回路に結合される。一
方、各メモリアレイを構成する相補データ線及び冗長相
補データ線は、特に制限されないが、その一方におい
て、対応するセンスアンプSAP00及びSAP01ないしSAP70
及びSAP71の対応する単位回路に結合される。また、そ
の他方において、対応するセンスアンプSAN00及びSAN01
ないしSAN70及びSAN71の対応する単位回路に結合され、
さらに対応するカラムスイッチCSW00及びCSW01ないしCS
W70及びCSW71の対応するスイッチMOSFETに結合される。
３・２・3.Xアドレスデコーダ ＸアドレスデコーダXAD00及びXAD01ないしXAD70及びX
AD71の単位回路は、第78図に例示的に示されるように、
メモリアレイの対応するワード線群の４本のワード線に
対応して設けられる４個のワード線駆動MOSFETをそれぞ
れ含む。これらのワード線駆動MOSFETのソースは対応す
るワード線に結合され、そのドレインには、ワード線駆
動信号発生回路XIJから、対応するワード線選択駆動信
号X00,X01,X10及びX11（各メモリアレイに供給される信
号は、メモリアレイのレイアウト位置によってＵ又はＤ
が付され、あるいはメモリマットの番号が付されるが、
説明が煩雑となるため、省略して呼称する。以下同様）
が供給される。さらに、これらのワード線駆動MOSFETの
ゲートは、対応するカットMOSFETを介して、内部ノード
n1に共通結合される。内部ノードn1は、インバータ回路
の出力端子に結合される。このインバータ回路の入力端
子と反転選択信号線▲▼〜▲▼との間
には、そのゲートにプリデコード信号AX30〜AX33,AX50
〜AX53ならびにAX70〜AX73を所定の組み合わせで受ける
３個の直列MOSFETが設けられ、いわゆるデコーダトリー
を構成する。これにより、上記内部ノードn1は、対応す
る反転選択信号▲▼〜▲▼がロウレベ
ルとされ、かつ上記プリデコード信号が対応する組み合
わせで一斉にハイレベルとされるとき、選択的にハイレ
ベルとされる。その結果、択一的にブーストレベルとさ
れるワード線選択駆動信号X00,X01,X10あるいはX11が、
対応するワード線群内の対応するワード線に伝達され、
このワード線が択一的に選択状態とされる。
ところで、冗長ワード線WR0〜WR3のいずれかに割り当
てられた不良アドレスが指定される場合、前述のよう
に、上記ワード線選択駆動信号がいずれもロウレベルに
固定されるとともに、対応する内部信号XRA0〜XRA3が択
一的にロウレベルのままとされる。また、冗長ワード線
選択駆動信号XRIJがブーストレベルとされ、対応する内
部信号XIJL0〜XIJL7が択一的にロウレベルとされる。こ
のため、プリチャージ用のタイミング信号XDPがハイレ
ベルとされた時点で、内部ノードn2が択一的にハイレベ
ルのままとされ、これによって、対応する冗長ワード線
に上記冗長ワード線選択駆動信号XRIJのブーストレベル
が択一的に伝達され、この冗長ワード線が択一的に選択
状態とされる。
３・２・4.センスアンプ この実施例のダイナミック型RAMのセンスアンプは、
特に制限されないが、第78図に示されるように、対応す
るメモリアレイの外側に配置されるセンスアンプSAP00
及びSAP01ないしSAP70及びSAP71と、内側に配置される
センスアンプSAN00及びSAN01ないしSAN70及びSAN71とを
含む。
このうち、センスアンプSAP00及びSAP01ないしSAP70
及びSAP71は、メモリアレイの相補データ線及び冗長相
補データ線に対応して設けられる1040個の単位回路をそ
れぞれ備える。各単位回路は、第78図に例示的に示され
るように、そのゲート及びドレインが互いに交差結合さ
れる一対のＰチャンネルMOSFETをそれぞれ含む。これら
のＰチャンネルMOSFETの交差結合されたゲート及びドレ
インは、メモリアレイの対応する相補データ線に結合さ
れ、そのソースは、コモンソース線CSPN又はCSNPに共通
結合される。
一方、センスアンプSAN00及びSAN01ないしSAN70及びS
AN71は、メモリアレイの相補データ線及び冗長相補デー
タ線に対応して設けられる1040個の単位回路をそれぞれ
備える。各単位回路は、第78図に例示的に示されるよう
に、そのゲート及びドレインが互いに交差結合される一
対のＮチャンネルMOSFETをそれぞれ含む。これらのＮチ
ャンネルMOSFETの共通結合されたゲート及びドレイン
は、メモリアレイの対応する相補データ線に結合され、
そのソースは、上記コモンソース線CSNP又はCSPNに共通
結合される。各単位回路は、さらに、メモリアレイの各
相補データ線の非反転信号線及び反転信号線間に直列形
態に設けられる２個のＮチャンネルMOSFETと、これらと
並列形態に設けられるもう１個のＮチャンネルMOSFETと
からなるプリチャージ回路をそれぞれ含む。これらのMO
SFETのゲートは、すべて共通結合され、さらに対応する
プリチャージ制御信号線PC0NBないしPC7NBに共通結合さ
れる。また、直列形態とされる２個のMOSFETの共通結合
されたノードには、所定の定電圧HVCが共通に供給され
る。ここで、定電圧HVCの中心電圧は、特に制限されな
いが、回路の電源電圧ＶCCの二分の一すなわち＋2.5Vと
される。
これらのことから、センスアンプSAP00及びSAP01ない
しSAP70及びSAP71の各単位回路を構成する一対のＰチャ
ンネルMOSFETは、センスアンプSAN00及びSAN01ないしSA
N70及びSAN71の対応する単位回路を構成する一対のＮチ
ャンネルMOSFETとともに、１個の単位増幅回路を構成す
る。これらの単位増幅回路は、対応するコモンソース線
CSPN及びCSNPに回路の電源電圧及び接地電位が所定の組
み合わせで供給されることによって、選択的に動作状態
とされる。この動作状態において、各単位増幅回路は、
メモリアレイの選択状態とされるワード線に結合された
メモリセルから対応する相補データ線を介して出力され
る微小読み出し信号を増幅し、ハイレベル又はロウレベ
ルの２値読み出し信号とする。
ところで、上記センスアンプSAP00及びSAP01ないしSA
P70及びSAP71を構成するＰチャンネルMOSFETのソース領
域PS1,PS2及びドレイン領域PD1,PD2ならびにゲート領域
PG1,PG2と、上記センスアンプSAN00及びSAN01ないしSAN
70及びSAN71を構成するＮチャンネルMOSFETのソース領
域NS1,NS2及びドレイン領域ND1,ND2ならびにゲート領域
NG1,NG2は、第88図（ｂ）に示されるように、それぞれ
対応する相補データ線の延長方向に直角をなす直線をは
さんで線対称に、かつそれぞれ上記直線に平行して形成
される。このため、製造工程において、例えばマスクず
れが生じた場合、これによって各相補データ線の非反転
及び反転信号線に生じる寄生容量の変化は互いに相殺さ
れる。その結果、相補データ線の容量バランスが保た
れ、信号量マージンが確保されるため、ダイナミック型
RAMの読み出し動作が安定化される。
一方、センスアンプSAN00及びSAN01ないしSAN70及びS
AN71の各単位回路のプリチャージ回路を構成する３個の
ＮチャンネルMOSFETは、ダイナミック型RAMが非選択状
態とされ、対応するプリチャージ制御信号PC0NBないしP
C7NBがハイレベルとされることで、選択的にオン状態と
される。その結果、メモリアレイの各相補データ線を構
成する非反転信号線及び反転信号線がそれぞれ短絡さ
れ、そのレベルはともに上記定電圧HVCとされる。
ところで、この実施例のダイナミック型RAMにおい
て、対をなすメモリマットの２個のメモリアレイに対応
して設けられる上記コモンソース線CSPN及びCSNPは、半
導体基板面の中央部で互いに交差して形成される。すな
わち、第78図に示されるように、例えば、メモリアレイ
MARY00においてセンスアンプSAP00を構成するＰチャン
ネルMOSFET対のソースが共通結合されるコモンソース線
CSPNには、メモリアレイMARY01においてセンスアンプSA
N00を構成するＮチャンネルMOSFET対のソースが共通結
合され、またメモリアレイMARY00においてセンスアンプ
SAN00を構成するＮチャンネルMOSFET対のソースが共通
結合されるコモンソース線CSNPには、メモリアレイMARY
01においてセンスアンプSAP00を構成するＰチャンネルM
OSFET対のソースが共通結合される。第46図に示される
ように、その他のメモリマットについても、同様なコモ
ンソース線の共通結合が行われる。
対をなす各メモリアレイのコモンソース線CSPNは、第
46図に示されるように、その上端で対応する奇数番号の
コモンソース線駆動回路CSN1,CSN3,CSN5及びCSN7に結合
され、その下端で対応する偶数番号のコモンソース線駆
動回路CSP0,CSP2,CSP4及びCSP6に結合される。同様に、
対をなす各メモリアレイのコモンソース線CSNPは、その
上端で対応する偶数番号のコモンソース線駆動回路CSN
0,CSN2,CSN4及びCSN6に結合され、その下端で対応する
偶数番号のコモンソース線駆動回路CSP1,CSP3,CSP5及び
CSP7に結合される。対をなす上記コモンソース線CSPN及
びCSNPは、さらにその下端で、対応するコモンソース線
イコライズ回路CSSに結合される。
コモンソース線駆動回路CSN0ないしCSN7は、第46図に
例示されるような回路構成とされ、タイミング信号R3な
らびにマット選択信号MS0〜MS3に従って、対応するコモ
ンソース線CSNP又はCSPNに回路の接地電位を選択的に供
給する。同様に、コモンソース線駆動回路CSP0ないしCS
P7は、タイミング信号R3及びP2ならびにマット選択信号
MS0〜MS3に従って、対応するコモンソース線CSPN又はCS
NPに回路の電源電圧を選択的に供給する。一方、コモン
ソース線イコライズ回路CSSは、マット選択信号MS0〜MS
3がいずれもロウレベルとされるとき選択的に動作状態
とされ、対応するコモンソース線CSPN又はCSNPを短絡し
て定電圧HVCのようなハーフプリチャージレベルとす
る。対応するマット選択信号がハイレベルとされると
き、コモンソース線イコライズ回路CSSの動作は択一的
に停止される。
これらのことから、対をなす各メモリアレイのコモン
ソース線CSPNは、上部に配置されるセンスアンプに対し
て回路の接地電位を供給し、下部に配置されるセンスア
ンプに対して回路の電源電圧を供給するものとして兼用
され、コモンソース線CSNPは、上部に配置されるセンス
アンプに対して回路の電源電圧を供給し、下部に配置さ
れるセンスアンプに対して回路の接地電位を供給するも
のとして兼用される。このため、コモンソース線CSPN
は、第46図に例示的に示されるように、対応するコモン
ソース線CSNPとの交差部においてその形状が細くされ
る。その結果、センスアンプの動作の安定化を図りつ
つ、コモンソース線及びコモンソース線駆動回路の共有
化を図り、メモリアレイ及び周辺部のレイアウト所要面
積を削減できる。
一方、各センスアンプ単位回路のプリチャージ回路を
制御するプリチャージ制御信号線は、第78図に例示され
るように、その外端から、例えばプリチャージ制御信号
PC0FB又はPC1FBによって駆動され、その内端から、例え
ばプリチャージ制御信号PC0NB又はPC1NBによって駆動さ
れる。これにより、プリチャージ制御信号線の線幅を縮
小しつつ、プリチャージ回路の動作の高速化を図ってい
る。ところが、上記プリチャージ制御信号PC0FB及びPC1
FB等は、第46図のマット選択回路MS及びプリチャージ制
御回路PCUBに示されるように、内部アドレス信号BX0及
びBX9から合計６段の論理ゲート回路を経て形成され
る。また、上記プリチャージ制御信号PC0NB及びPC1NB等
は、第47図のＸデコーダ制御回路XDGBに示されるよう
に、上記内部アドレス信号BX0及びBX9から合計４段の論
理ゲート回路を経て形成される。したがって、プリチャ
ージ制御信号PC0FB及びPC1FBと対応するプリチャージ制
御信号PC0NB及びPC1NBとの間にタイミング差が生じ、こ
れによってプリチャージ信号線に貫通電流が流される。
このため、この実施例では、第78図に×印で示されるよ
うに、上記プリチャージ制御信号線を、両プリチャージ
制御信号の伝達遅延時間に反比例する位置で切断するこ
とで、伝達時間の偏りを防止している。
３・２・5.カラムスイッチ及びコモンI/O線 この実施例のダイナミック型RAMは、前述のように、
上下対をなす各メモリアレイに対応して４組のコモンI/
O線ＩO0L0〜ＩO0L3,ＩO2L0〜ＩO2L3,ＩO4L0〜ＩO4L3及
びＩO6L0〜ＩO6L3ならびにＩO0H0〜ＩO0H3,ＩO2H0〜ＩO
2H3,ＩO4H0〜ＩO4H3及びＩO6H0〜ＩO6H3が設けられる。
これらのコモンI/O線は、前述のように、上下対をなす
２個のメモリアレイの中央部でその非反転及び反転信号
線がそれぞれ交差され、また、第62図に示されるよう
に、対応するコモンI/O線イコライズ回路IOEQ0〜IOEQ3
によるイコライズ処理を受ける。
コモンI/O線イコライズ回路IOEQ0〜IOEQ3は、第62図
に示されるように、対をなす各メモリマットに対応する
８組のコモンI/O線の非反転及び反転信号線間に設けら
れる８対の相補伝送ゲートMOSFETをそれぞれ含む。これ
らの伝送ゲートMOSFETは、通常オン状態とされ、コモン
I/O線プリチャージ制御回路IOPの出力信号すなわち反転
内部信号IOP0Bがハイレベルとされ、かつ対応する反転
内部アドレス信号BX9B又は非反転内部アドレス信号BX9
がハイレベルとされることを条件に、選択的にオフ状態
とされる。
上記コモンI/O線プリチャージ制御回路IOPの出力信号
IOP0Bは、第62図に示されるように、アドレス遷移検出
回路ATDの各部の出力信号AT0〜AT4あるいは内部信号WPC
のいずれかがハイレベルとされることで、選択的にロウ
レベルとされる。このうち、アドレス遷移検出回路ATD
の出力信号AT0〜AT4は、後述するように、ダイナミック
型RAMが非選択状態とされるときハイレベルに固定され
る。また、ダイナミック型RAMが選択状態とされると、
一旦ロウレベルとされた後、対応するＹアドレス信号が
変化されることによって一時的にハイレベルとされる。
一方、内部信号WPCは、第62図のＹ系活性化回路YACTに
より形成され、ダイナミック型RAMがファーストページ
モード又はスタティックカラムモードとされる時、ライ
トパルスWYPを形成するための反転内部タイミング信号W
3Bの立ち上がりエッジ、すなわち書き込み終了直後にお
いて一時的にハイレベルとされて、書き込み後の読み出
し動作を開始する起動信号となる。これにより、アドレ
ス遷移がない場合でも、コモンI/O線プリチャージ制御
回路IOP及びＹ系活性化回路YACTが起動され、コモンI/O
線イコライズ動作から始まる一連の読み出し動作が行わ
れる。ダイナミック型RAMがニブルモードとされると
き、内部信号WPCはロウレベルのままとされる。
コモンI/O線プリチャージ制御回路IOPの出力信号IOP0
Bは、ダイナミック型RAMが非選択状態とされるとき定常
的にロウレベルとされ、ダイナミック型RAMが選択状態
とされるとき、一旦ハイレベルとされた後、アドレス遷
移検出回路ATDの出力信号AT0〜AT4あるいは内部信号WPC
に従って一時的にロウレベルとされる。したがって、各
コモンI/O線の非反転及び反転信号線は、通常短絡状態
とされ、ダイナミック型RAMが選択状態とされるとき、
内部アドレス信号BX9すなわちＸアドレス信号X9の論理
レベルに応じて選択的に短絡を解かれる。そして、アド
レス遷移検出回路ATDによりＹアドレス信号の変化が検
出されたとき、あるいはファーストページモード又はス
タティックカラムモードによる書き込み動作が終了した
直後において、再度一時的に短絡状態とされる。
このように、コモンI/O線イコライズ回路IOEQ0〜IOEQ
3が中央部に配置されることで、上下対をなす２個のメ
モリアレイにわたって比較的長い距離を配置されるコモ
ンI/O線のイコライズ処理が高速化される。
上記コモンI/O線は、さらに、第78図に例示されるよ
うに、カラムスイッチCSW00及びCSW01ないしCSW70及びC
SW71の対応するスイッチMOSFETを介して、対応するメモ
リアレイの相補データ線に４組おきに共通結合される。
これらのスイッチMOSFETのゲートは、特に制限されない
が、２組ずつ共通結合され、対応するＹアドレスデコー
ダYAD0又はYAD1等から、対応するデータ線選択信号YS00
及びYS01等がそれぞれ供給される。その結果、各メモリ
マットを構成する２個のメモリアレイから、隣接して配
置される２組、合計４組の相補データ線が同時に選択さ
れ、コモンI/O線ＩO0L0及びＩO0L2等あるいはＩO0L1及
びＩO0L3等ならびにコモンI/O線ＩO0H0及びＩO0H2等あ
るいはＩO0H1及びＩO0H3等に接続される。
３・２・6.Yアドレスデコーダ ＹアドレスデコーダYAD0〜YAD7は、対応するメモリア
レイの16組の相補データ線に対応して設けられる64個の
単位回路と、４組の冗長相補データ線に対応して設けら
れる４個の単位回路とをそれぞれ備える。このうち、16
組の相補データ線に対応して設けられる単位回路は、第
79図に例示されるように、内部ノードn3と回路の電源電
圧又はタイミング信号線PC（マット選択番号ｍ又はｎを
省略する。以下同様）との間に並列又は直列形態に設け
られる複数のＰチャンネル及びｎチャンネルMOSFETをそ
れぞれ含む。これらのMOSFETは、そのゲートにプリデコ
ード信号AY10〜AY13,AY30〜AY33,AY50〜AY53ならびにAY
70〜AY73が対応する組み合わせで供給されることで、一
連のデコーダトリーを構成する。これにより、各単位回
路の内部ノードn3は、タイミング信号PCがロウレベルと
されかつ対応する上記プリデコード信号がすべてハイレ
ベルとされることを条件に、選択的にロウレベルとされ
る。
各単位回路の上記内部ノードn3のレベルは、さらに対
応する相補選択信号Ｙ０及びＹ１との負論理積回路を経
て、上記データ線選択信号YS00及びYS01等とされる。こ
こで、相補選択信号Ｙ０及びＹ１は、第47図のＸデコー
ダ制御回路XDGBに示されるように、Ｙ系活性化信号YACT
がハイレベルとされ、かつ相補内部アドレス信号ＡY9C
すなわちＹアドレス信号Y9が論理“0"又は論理“1"とさ
れるとき、選択的に論理“1"とされる。その結果、例え
ばデータ線選択信号YS0は、プリデコード信号AY10,AY3
0,AY50及びAY70がすべてハイレベルとされ、かつ相補選
択信号Ｙ０が論理“1"つまりＹアドレス信号Y9が論理
“0"とされるとき、選択的にハイレベルとされる。ま
た、データ線選択信号YS1は、プリデコード信号AY10,AY
30,AY50及びAY70がすべてハイレベルとされ、かつ相補
選択信号Ｙ１が論理“1"つまりＹアドレス信号Y9が論理
“1"とされるとき、選択的にハイレベルとされるものと
なる。言うまでもなく、これらのデータ線選択信号は、
マット選択信号等に対応して、メモリマットごとに選択
的に形成される。
一方、４組の冗長相補データ線に対応して設けられる
各Ｙアドレスデコーダの単位回路は、特に制限されない
が、第79図に例示されるように、上記相補選択信号Ｙ０
及びＹ１と対応する反転内部信号▲▼〜▲
▼とを受ける２個の負論理積回路により構成される。こ
れらの単位回路において、上記反転内部信号▲▼
〜▲▼が供給されるノードは、上記内部ノードn3
に相当する。また、各単位回路の出力信号は、冗長デー
タ線選択信号YSR0ないしYSR7として、各冗長ワード線群
の対応する２組の冗長相補データ線に供給される。これ
により、例えば冗長データ線選択信号YSR0は、対応する
反転内部信号▲▼がロウレベルとされ、かつ相補
選択信号Ｙ０が論理“1"つまりＹアドレス信号Y9が論理
“0"とされるとき、選択的にハイレベルとされる。ま
た、冗長データ線選択信号YSR1は、対応する反転内部信
号▲▼がロウレベルされ、かつ相補選択信号Ｙ１
が論理“1"つまりＹアドレス信号Y9が論理“1"とされる
とき、選択的にハイレベルとされるものとなる。言うま
でもなく、これらの冗長データ線選択信号は、メモリマ
ットごとに選択的に形成される。
３・２・7.Xアドレスバッファ ＸアドレスバッファXABは、第50図及び第51図に示さ
れるように、アドレス入力端子A0〜A8及びA9（×４ビッ
ト構成の場合、出力イネーブル信号入力端子▲▼）
ならびにA10（×４ビット構成の場合、アドレス入力端
子A9）に対応して設けられる11個の単位回路XAB0〜XAB1
0と、アドレス入力端子A6Z〜A8Z及びA9Z（×４ビット構
成の場合、出力イネーブル信号入力端子▲▼）に
対応して設けられる４個の単位回路XAB6Z〜XAB9Zとを備
える。これらの単位回路は、前述のように、対応するボ
ンディングパッドに近接して配置され、さらに近接して
配置される１個又は複数個の単位回路に対応して、アド
レスバッファ制御回路XABC0〜XABC6が設けられる。
ＸアドレスバッファXABは、さらに、各単位回路の入
力端子Aiと回路の接地電位との間に設けられる複数の入
力制御MOSFETと、ダイナミック型RAMのビット構成に従
って所定のアルミニウム配線が選択的に形成される複数
の接続切り換え点を備える。上記入力制御MOSFETのゲー
トには、内部信号ZIP又は反転内部信号▲▼が選
択的に供給される。ここで、内部信号ZIP及び反転内部
信号▲▼は、特に制限されないが、第76図に示さ
れるように、ダイナミック型RAMがDIP又はSOJパッケー
ジ形態とされパッドZIPが開放されるとき、ロウレベル
とされ、ダイナミック型RAMがZIPパッケージ形態とされ
上記パッドZIPが回路の電源電圧にボンディングされる
とき、ハイレベルとされる。これにより、単位回路XAB6
〜XAB9の入力端子Aiは、ダイナミック型RAMがZIPパッケ
ージ形態とされるとき強制的に回路の接地電位に短絡さ
れ、また単位回路XAB6Z〜XAB9Zの入力端子AIは、ダイナ
ミック型RAMがDIP又はSOJパッケージ形態とされるとき
強制的に回路の接地電位に短絡される。単位回路XAB0〜
XAB5ならびにXAB9及びXAB10に対応する入力制御MOSFET
は、そのゲートに回路の電源電圧の反転信号すなわち固
定的なロウレベル信号が供給されることで、定常的にオ
フ状態とされる。
アドレスバッファ制御回路XABC0〜XABC6は、第49図に
例示されるように、その二つの入力端子に入力信号Ｚ及
びR1を受ける２入力ナンドゲート回路と、その一方の入
力端子に上記ナンドゲート回路の出力信号を受け、その
他方の入力端子に入力信号CBRを受ける２入力ノアゲー
ト回路を含む。このノアゲート回路の出力信号は、２個
のインバータ回路を経て、３入力ノアゲート回路の第３
の入力端子に供給され、さらに２個のインバータ回路を
経て、出力信号BXIEとされる。上記３入力ノアゲート回
路の第１及び第２の入力端子には、入力信号R3及びCBR
が供給され、その出力信号は、１個又は２個のインバー
タ回路を経て、非回転タイミング信号XL及び反転タイミ
ング信号XLBとされる。
この実施例において、アドレスバッファ制御回路XABC
2及びXABC3の入力端子Ｚには、上記反転内部信号▲
▼が供給され、アドレスバッファ制御回路XABC1及びX
ABC4の入力端子Ｚには、上記内部信号ZIPが供給され
る。また、アドレスバッファ制御回路XABC0ならびにXAB
C5及びXABC6の入力端子Ｚは、回路の電源電圧に結合さ
れる。各アドレスバッファ制御回路の入力端子R1及びR3
には、タイミング発生回路TGの▲▼系コントロー
ル回路RTGから、タイミング信号R1及びR3がそれぞれ供
給され、入力端子CBRには、内部信号CBRが供給される。
ここで、内部信号CBRは、後述するように、ダイナミッ
ク型RAMがCBRリフレッシュサイクルとされるとき、所定
のタイミングで選択的にハイレベルとされる。
これらのことから、各アドレスバッファ制御回路から
出力される内部信号BXIEは、対応する入力信号Ｚ及びR1
がともにハイレベルとされ、入力信号CBRがロウレベル
とされるとき、すなわち、ダイナミック型RAMが対応す
るパッケージとされかつCBRリフレッシュサイクル以外
のサイクルで選択状態とされるとき、タイミング信号R1
に従って選択的にハイレベルとされる。同様に、各アド
レスバッファ制御回路から出力される相補タイミング信
号ＸＬは、上記内部信号BXIEと同一の条件で論理“1"と
なり、タイミング信号R3がハイレベルとされる時点で、
論理“0"に戻される。
ＸアドレスバッファXABの各単位回路は、第49図に例
示されるように、対応するアドレス信号AIとタイミング
信号R1を受ける２入力ナンドゲート回路と、上記相補タ
イミング信号ＸＬに従って相補的に伝達状態とされる一
対のクロックドインバータ回路とを含む。このうち、一
方のクロックドインバータ回路の入力端子には上記ナン
ドゲート回路の反転出力信号が供給され、他方のクロッ
クドインバータ回路は、後段のインバータ回路とともに
ラッチ形態とされる。これにより、各アドレス信号は、
タイミング信号R1がハイレベルとされかつ相補タイミン
グ信号ＸＬが論理“0"とされることを条件に、上記ラッ
チに伝達される。相補タイミング信号ＸＬが１論理“1"
とされるとき、上記ラッチは保持状態となり、入力アド
レス信号の影響を受けない。
ＸアドレスバッファXABの各単位回路は、さらに、そ
れぞれのゲートに上記ラッチの反転及び非反転出力信号
を受け、それぞれのドレイン電位が対応する単位回路の
出力信号BXI及び反転出力信号BXIBとされるオープンド
レイン型の一対の出力MOSFETを含む。これらの出力MOSF
ETの共通結合されたソースは、そのゲートに上記内部信
号BXIEを受けるMOSFETを介して、回路の接地電位に結合
される。
単位回路XAB1〜XAB5の出力端子BXI及び反転出力端子B
XIBは、特に制限されないが、対応する終端回路BXL1の
相補入力端子に結合される。また、単位回路XAB6〜XAB8
の出力端子BXI及び反転出力端子BXIBは、対応する単位
回路XAB6Z〜XAB8Zの相補出力端子に結合された後、対応
する終端回路BXL1の相補入力端子に結合される。同様
に、単位回路XAB0の出力端子BXI及び反転出力端子BXIB
は、対応する終端回路BXL0の相補入力端子に結合され
る。また、単位回路XAB9の出力端子BXI及び反転出力端
子BXIBは、対応する単位回路XAB9Zの相補出力端子に結
合された後、対応する終端回路BXL0の相補入力端子に結
合される。以上10個の終端回路BXL1及びBXL0の相補入力
端子には、さらに後述するリフレッシュカウンタRFCの
対応するビットの相補出力端子が共通結合される。これ
らの終端回路とそのプリチャージ回路ならびにリフレッ
シュカウンタRFCの各単位回路は、耐ノイズ性を高める
ため、半導体基板面の中辺部に配置される。これによ
り、ＸアドレスバッファXABの単位回路XAB10を除く単位
回路の出力は、リフレッシュカウンタRFCの対応するビ
ットの出力と結線論理和形態とされる。言うまでもな
く、ＸアドレスバッファXABの単位回路XAB6ないしXAB9
の出力は、さらに対応する単位回路XAB6ZないしXAB9Zの
出力と結線論理和形態とされる。これらの結線論理状態
において、ＸアドレスバッファXABの各単位回路の出力
は、対応する内部信号BXIEがハイレベルとされること
で、選択的に有効とされる。
このように、ＸアドレスバッファXABの各パッケージ
形態に対応して設けられる複数の単位回路あるいはＸア
ドレスバッファXABの各単位回路とリフレッシュカウン
タRFCの対応する単位回路とを結線論理形態とすること
で、アドレスバッファの論理構成に自由度を持たせつ
つ、その論理段数を削減できる。このため、各パッケー
ジ形態に対応して単位回路を設けかつこれらの単位回路
を対応するパッドに近接して配置することで、単位回路
の入力容量を削減し、またアドレス信号の伝達遅延時間
を意識することなくこれらの出力信号を論理結合でき
る。その結果、ＸアドレスバッファXABの回路素子数を
削減しレイアウト所要面積を縮小しつつ、ダイナミック
型RAMの高速化を図ることができる。
一方、単位回路XAB10の出力端子BXI及び反転出力端子
BXIBは、終端回路AB10の相補入力端子に結合される。こ
の終端回路AB10の出力信号は、内部アドレス信号AX10と
して、後述するニブルカウンタ回路NCに供給される。ダ
イナミック型RAMが×４ビット構成とされるとき、単位
回路XAB10の出力は、上記単位回路XAB9の出力に相当す
る。
終端回路BXL1及びBXL0は、第49図に例示されるよう
に、上記出力端子BXI及び反転出力端子▲▼に対
応して設けられる一対のラッチと、これらの出力端子と
回路の電源電圧との間に設けられる一対のリセットMOSF
ETとを含む。このうち、終端回路BXL1のリセットMOSFET
のゲートには、タイミング信号R2が供給され、終端回路
BXL0のリセットMOSFETのゲートには、反転タイミング信
号R1B及びR3Bを受けるナンドゲート回路の出力信号すな
わちタイミング信号R1及びR3の論理和信号が供給され
る。これにより、終端回路BXL1を介して伝達される相補
内部アドレス信号ＢX1〜ＢX8は、タイミング信号R2がハ
イレベルとされることで有効とされ、タイミング信号R2
がロウレベルとされることでリセットされる。同様に、
終端回路BXL0を介して伝達される相補内部アドレス信号
ＢX0及びＢX9は、反転タイミング信号R1Bがロウレベル
とされることで有効とされ、反転タイミング信号R3Bが
ハイレベルとされることでリセットされる。つまり、各
単位回路の出力信号すなわち相補内部アドレス信号ＢX0
〜ＢX9は、ダイナミック型RAMが非選択状態とされ各単
位回路が上記リセット状態とされるとき、その非反転及
び反転信号がともにハイレベルとされる。また、ダイナ
ミック型RAMが選択状態とされ上記リセット状態を解か
れるとき、メモリアクセスに際して供給されるＸアドレ
ス信号X0〜X10に従って、その非反転又は反転信号が選
択的にロウレベルとされるものとなる。
前述のように、相補内部アドレス信号ＢX0及びＢX9
は、マット選択信号MS0〜MS3を形成するために供され、
ダイナミック型RAMの動作シーケンス上、最後にリセッ
トされることが必要条件とされる。このように、各アド
レス信号のリセットタイミングをその用途に応じて意図
的に変化させることで、内部アドレス信号によるシーケ
ンス制御が可能となる。その結果、周辺回路の構成が簡
素化され、相応してダイナミック型RAMの動作が高速化
される。
３・２・8.マット選択回路 マット選択回路MSLは、第46図に示されるように、上
辺及び下辺の各４個のメモリマットに対応して設けら
れ、かつ相補内部アドレス信号ＢX0及びＢX9を所定の組
み合わせで受ける合計８個の単位回路MSと、前述のコモ
ンソース線駆動回路CSN及びCSPならびにコモンソース線
イコライズ回路CSSを含む。上記単位回路MSの出力信号
は、選択動作の基本となるマット選択信号MS〜MS3とし
て、ダイナミック型RAMの各回路に供給される。
３・２・9.ワード線制御回路 ワード線制御回路WLCは、特に制限されないが、上辺
及び下辺の４個のメモリマットに対応して設けられる２
個のワード線選択タイミング信号発生回路XU及びXDと、
同時に選択状態とされるメモリマット対に対応して設け
られるそれぞれ４個のＸデコーダモニタ回路DECMと、各
メモリマットに対応して設けられるそれぞれ８個のワー
ド線クリア回路WCUBとＸデコーダ制御回路XDGB及び冗長
ワード線駆動信号発生回路XRIJならびに32個のワード線
駆動信号発生回路XIJとを備える。
このうち、ワード線クリア回路WCUBは、第45図に示さ
れるように、ワード線クリア信号発生回路WCU又はWCDに
おいて相補内部アドレス信号ＢX0ないしＢX2に従って択
一的に形成される内部信号WC0U〜WC3UならびにWC0D〜WC
3Dをもとに、反転ワード線クリア信号WC00B〜WC03Bない
しWC70B〜WC73Bを形成する。これらの反転ワード線クリ
ア信号は、ダイナミック型RAMが非選択状態とされると
き、すべてハイレベルとされ、ダイナミック型RAMが選
択状態とされるとき、択一的にロウレベルとされる。そ
の結果、対応するメモリマットMAT0〜MAT7において、各
ワード線群を構成する４本のワード線のうちの１本に対
応するワード線クリアMOSFETがオフ状態とされ、回路の
接地電位への短絡を解かれる。
次に、Ｘデコーダ制御回路XDGBは、第47図に示される
ように、Ｘ系デコーダプリチャージ信号XDPならびにマ
ット選択用の相補内部アドレス信号ＢX0及びＢX9をもと
に、ＸアドレスデコーダXAD00及びXAD01ないしXAD70及
びXAD71を活性化させるための反転内部信号XDGBと、後
述するワード線駆動信号発生回路XIJ及び冗長ワード線
駆動信号発生回路XRIJを活性化させるための内部信号XI
JLを選択的に形成する。前述のように、Ｘデコーダ制御
回路XDGBは、上記反転内部信号XAGBをもとに上述のプリ
チャージ制御信号PCINBを選択的に形成し、また相補内
部アドレス信号ＡY9Cをもとに、相補選択信号Ｙ０及び
Ｙ１を選択的に形成する機能をあわせ持つ。
さらに、Ｘデコーダモニタ回路DECMは、第44図に例示
されるように、上述のＸアドレスデコーダXADの各単位
回路のデコーダトリー及びワード線駆動MOSFETに対応す
る複数のMOSFETを含み、これらの単位回路とほぼ等価な
伝達特性を持つ。各Ｘデコーダモニタ回路は、対応する
上記Ｘデコーダ制御回路XDGBから出力される内部信号XD
GBと、プリチャージ信号のうちで最も負荷の重いプリチ
ャージ信号AX30〜AX33とによりトリガされる。そして、
対応するＸアドレスデコーダXADの選択動作が終了する
タイミングで、ロウレベルの内部信号DMJを形成する。
上辺又は下辺のメモリマットに対応する一対の内部信号
DMJは、負論理和回路を経てそれぞれ組み合わされた
後、タイミング信号Ｒと論理積がとられ、反転内部信号
XONUB又はXONDBとなる。これらの反転内部信号は、対応
するワード線選択タイミング信号発生回路XU及びXDに、
そのトリガ信号として供給されるとともに、さらに負論
理和回路を経た後、内部信号XMとして、▲▼系コ
ントロール回路RTGのワード線モニタ回路に供給され
る。
ワード線選択タイミング信号発生回路XU及びXDは、第
44図に示されるように、ブースト容量CB1をそれぞれ含
む。これらのブースト容量CB1は、ダイナミック型RAMが
非選択状態とされるとき、その右側の電極がハイレベル
となり左側の電極がロウレベルとなるようにプリチャー
ジされる。そして、ダイナミック型RAMが選択状態とさ
れるとき、対応するマット選択信号MS0〜MS3がハイレベ
ルとされかつ対応する上記反転内部信号XONUB又はXONDB
がロウレベルとされることで、その左側の電極がハイレ
ベルとされる。その結果、右側の電極が回路の電源電圧
より高いブーストレベルに押し上げられ、これによって
ワード線選択タイミング信号XU又はXDが上記ブーストレ
ベルとされる。ワード線選択タイミング信号XU及びXD
は、ワード線駆動信号発生回路XIJ及び冗長ワード線駆
動信号発生回路XRIJに供給される。
ワード線駆動信号発生回路XIJは、第47図に示される
ように、上記ワード線選択タイミング信号XU又はXDと対
応する上記内部信号XIJLならびにワード線選択用の相補
内部アドレス信号ＢX1及びＢX2をもとに、ブーストレベ
ルのワード線選択駆動信号XIJつまりX00,X01,X10及びX1
1を択一的に形成し、対応するＸアドレスデコーダに供
給する。ワード線駆動信号発生回路XIJには、前述のよ
うに、Ｘ系冗長回路XRCから、メモリアクセスに際して
供給されるアドレスといずれかの冗長ワード線に割り当
てられた不良アドレスとが一致したとき選択的にハイレ
ベルとされる内部信号XNKが供給される。この内部信号X
NKがハイレベルとされるとき、ワード線駆動信号発生回
路XIJの動作は実質的に停止され、上記ワード線選択駆
動信号は形成されない。
同様に、冗長ワード線駆動信号発生回路XRIJは、上記
ワード線選択タイミング信号XU又はXDと対応する上記内
部信号XIJLならびに内部信号XRKをもとに、ブーストレ
ベルの冗長ワード線選択駆動信号XRIJを形成し、対応す
るＸアドレスデコーダに供給する。ここで、内部信号XR
Kは、第47図の伝達回路XRAに示されるように、反転内部
信号XRA0BないしXRA3Bの論理和信号として形成される。
これらの反転内部信号は、後述するように、メモリアク
セスに際して供給されるアドレスといずれかの冗長ワー
ド線に割り当てられた不良アドレスとが不一致であると
き、選択的にハイレベルとされ、これに従って上記内部
信号XRKが選択的にハイレベルとされる。内部信号XRKが
ハイレベルとされるとき、冗長ワード線駆動信号発生回
路XRIJの動作は実質的に停止され、上記冗長ワード線選
択駆動信号XRIJは形成されない。つまり、ワード線選択
タイミング信号発生回路XU又はXDによって形成されるブ
ーストレベルのワード線選択タイミング信号XU及びXD
は、内含信号XRKがハイレベルとされるとき、ワード線
駆動信号発生回路XIJを介して、ワード線選択駆動信号X
00,X01,X10あるいはX11として伝達される。また、内部
信号XNKがハイレベルとされるとき、冗長ワード線駆動
信号発生回路XRIJを介して、冗長ワード線選択駆動信号
XRIJとして伝達される。
第48図は、上記ワード線制御回路WLCに供給される相
補内部アドレス信号及び各内部信号とワード線選択タイ
ミング信号ならびにワード線選択駆動信号及び冗長ワー
ド線選択駆動信号等の関係を集約したものであり、参照
されたい。
３・２・10.Xプリデコーダ ＸプリデコーダPXADは、特に制限されないが、上記の
メモリマットに対応して設けられる３個の単位回路AXNL
すなわちAN3U,AX5U及びAX7Uと、下部のメモリマットに
対応して設けられる３個の単位回路AXNLすなわちAX3D,A
X5D及びAX7Dとを備える。
このうち、単位回路AX3U,AX5U及びAX7Uは、反転内部
アドレス信号BX0Bがロウレベルとされることで選択的に
動作状態とされ、対応する２ビットの相補内部アドレス
信号ＢX3及びＢX4,ＢX5及びＢX6あるいはＢX7及びＢX8
をそれぞれ組み合わせてデコードすることにより、プリ
デコード信号AX30U〜AX33U,AX50U〜AX53UあるいはAX70U
〜AX73Uをそれぞれ選択的に形成する。これらのプリデ
コード信号は、上辺に設けられる８個のＸアドレスデコ
ーダXAD10及びXAD11,XAD30及びXAD31,XAD50及びXAD51な
らびにXAD70及びXAD71に共通に供給される。
同様に、単位回路AX3D,AX5D及びAX7Dは、非反転内部
アドレス信号BX0がロウレベルとされることで選択的に
動作状態とされ、対応する２ビットの相補内部アドレス
信号ＢX3及びＢX4,ＢX5及びＢX6あるいはＢX7及びＢX8
ををそれぞれ組み合わせてデコードすることにより、プ
リデコード信号AX30D〜AX33D,AX50D〜AX53DあるいはAX7
0D〜AX73Dをそれぞれ選択的に形成する。これらをプリ
デコード信号は、下辺に設けられる８個のＸアドレスデ
コーダXAD00及びXAD01,XAD20及びXAD21,XAD40及びXAD41
ならびにXAD60及びXAD61に共通に供給される。
ＸプリデコーダPXADの各単位回路AXNLは、第52図に例
示されるように、非反転内部アドレス信号BX0又は反転
内部アドレス信号▲▼を共通に受け、また対応す
る２ビットの相補内部アドレス信号の非反転及び反転信
号を所定の組み合わせで受ける４個の３入力論理積回路
をそれぞれ含む。前述のように、相補内部アドレス信号
ＢX0〜ＢX10は、ダイナミック型RAMが非選択状態とされ
るとき、その非反転及び反転信号がともにハイレベルと
され、ダイナミック型RAMが選択状態とされるとき、メ
モリアクセスに際して供給されるアドレス信号に対応し
て、その非反転又は反転信号のいずれかが選択的にロウ
レベルとされる。したがって、ＸプリデコーダPXADの各
単位回路AXNLの出力信号すなわち上記プリデコード信号
は、ダイナミック型RAMが非選択状態とされるとき、す
べてロウレベルに固定され、ダイナミック型RAMが選択
状態とされるとき、択一的にハイレベルとされる。
この実施例において、ＸプリデコーダPXADの各単位回
路は、前述のように、上部及び下部のメモリマットにそ
れぞれ対応して設けられ、相補内部アドレス信号ＢX0に
従って選択的に動作状態とされる。また、この単位回路
の出力信号は、各単位回路が動作状態とされることで、
択一的にハイレベルとされ、これによって後段のＸデコ
ーダが選択的に動作状態とされる。その結果、上部及び
下部のメモリマット及びその周辺回路は、相補内部アド
レス信号ＢX0に従って択一的に動作状態とされ、ダイナ
ミック型RAMの低消費電力化が図られる。
３・２・11.X系冗長回路 この実施例のダイナミック型RAMは、前述のように、
４本の冗長ワード線を備え、これらの冗長ワード線に対
応して設けられる４個のＸ系冗長回路XRC0〜XRC3を備え
る。これらのＸ系冗長回路は、１個の冗長イネーブル回
路XREならびに相補内部アドレス信号ＢX1〜ＢX8に対応
して設けられる８個のアドレス比較回路XCMPをそれぞれ
含む。
このうち、冗長イネーブル回路XREは、第53図に例示
されるように、対応する冗長ワード線が障害の検出され
た不良ワード線に切り換えられるとき、言い換えると対
応するＸ系冗長回路が有効とされるとき、選択的に切断
されるヒューズ手段FUSEをそれぞれ含む。これらのヒュ
ーズ手段FUSEが切断されるとき、各冗長イネーブル回路
XREの出力信号XREIすなわち内部信号XRE0〜XRE3がハイ
レベルとなり、対応する８個のアドレス比較回路XCMPが
実質的に動作状態とされる。
冗長イネーブル回路XREは、さらに、プリチャージ信
号XPに従って、アドレス比較回路XCMPの不一致検出ノー
ドノードXRAIすなわち内部ノードXRA0〜XRA3をプリチャ
ージする機能と、後述するヒューズチェック機能及び冗
長チェック機能をあわせ持つ。
一方、アドレス比較回路XCMPは、第53図に示されるよ
うに、対応するＸ系冗長回路に割り当てられた不良アド
レスの対応するビットが論理“1"であるとき、選択的に
切断されるヒューズ手段FUSEをそれぞれ含む。また、割
り当てられた不良アドレスの対応するビットとメモリア
クセスに際して供給されるアドレスの対応するビットす
なわち相補内部アドレス信号ＢX1〜ＢX8とが一致し又は
不一致であることを判定する一致検出回路及び不一致検
出回路をそれぞれ含む。各アドレス比較回路は、上記対
応する内部信号XRE0〜XRE3がハイレベルとされるとき、
選択的に動作状態とされる。このとき、対応するアドレ
スが一致すると、内部ノードn4がハイレベルとなり、出
力端子XRBO及びXRBU間が、対応するＮチャンネルMOSFET
を介して短絡される。また、対応するアドレスが不一致
の場合、内部ノードn5がハイレベルとされ、出力端子XR
AB及び回路の接地電位間が、対応するＮチャンネルMOSF
ETを介して短絡される。
アドレス比較回路XCMPは、さらに、後述するヒューズ
チェック機能及び冗長チェック機能をあわせ持つ。
系Ｘ系冗長回路XRCを構成するアドレス比較回路XCMP
の上記出力端子XRBO及びXRBUは、第54図に例示されるよ
うに、それぞれ４個分ずつチェーン結合される。そし
て、その一端において対応する終端回路XENBに結合さ
れ、その他端において共通の終端回路XNKの対応する入
力端子に結合される。その結果、いずれかのＸ系冗長回
路において、対応する８個のアドレス比較回路の出力端
子XRBO及びXRBUがすべて短絡されることを条件に、すな
わち割り当てられた不良アドレスとメモリアクセスに際
して供給されるアドレスが全ビット一致することを条件
に、終端回路XNKの出力信号すなわち内部信号XNKが選択
的にハイレベルとされる。
同様に、各Ｘ系冗長回路XRCを構成する８個のアドレ
ス比較回路XCMPの上記出力端子XRABは、対応する上記不
一致検出ノードXRA0〜XRA3にそれぞれ共通結合される。
これらの不一致検出ノードのレベルは、第47図の伝達回
路XRAにおいて反転され、対応する上述の内部信号XRA0
〜XRA3として各Ｘアドレスデコーダに供給されるととも
に、上記伝達回路XR回路において増論理和がとられ、上
述の内部信号XRKとなる。その結果、すべてのＸ系冗長
回路において、対応する８個のアドレス比較回路XCMPの
うちいずれかの出力端子XRABが回路の接地電位に結合さ
れることを条件に、すなわち割り当てられた不良アドレ
スとメモリアクセスに際して供給されるアドレスとがい
ずれかのビットで不一致であることを条件に、上記内部
信号XRKが選択的にハイレベルとされる。
ところで、ダイナミック型RAMがヒューズチェックモ
ードされるとき、第76図に示されるように、パッドFCK
には回路の電源電圧ＶCCが供給され、これによって内部
信号FCKがハイレベルとされる。また、パッドVCFには、
所定のヒューズチェック用電源電圧VCFが供給され、各
Ｘ系冗長回路の冗長イネーブル回路及びアドレス比較回
路に供給される。このとき、アドレス入力信号X5〜X8と
して、Ｘ系冗長回路XRC0〜XRC3を択一的に指定するため
の選択信号が供給され、第74図に示されるラッチFCEに
取り込まれる。これらのラッチの出力信号は、ヒューズ
チェックイネーブル信号すなわち内部信号FCE0X〜FCE3X
として、対応する冗長イネーブル回路XREに供給され
る。上記ラッチFCEに選択信号が取り込まれた後、アド
レス入力信号X0〜X8として、各Ｘ冗長回路のヒューズす
なわち冗長イネーブル回路あるいはアドレス比較回路を
択一的に指令するためのヒューズ選択信号が供給され
る。
各Ｘ系冗長回路の冗長イネーブル回路XREでは、対応
する上記内部信号FCE0X〜FCE3Xがハイレベルとされかつ
対応する非反転内部アドレス信号BX0がハイレベルとさ
れることで、ヒューズ手段FUSEを介する電流経路が形成
される。また、各Ｘ系冗長回路のアドレス比較回路XCMP
では、対応する上記内部信号FCE0X〜FCE3Xがハイレベル
とされかつ対応する非反転内部アドレス信号BX1〜BX8が
ハイレベルとされることで、ヒューズ手段FUSEを介する
電流経路が形成される。これにより、ヒューズチェック
用電源電圧VCFから各Ｘ系冗長回路に供給される電流値
を測定することで、冗長イネーブル回路あるいはアドレ
ス比較回路に設けられるヒューズ手段FUSEの断線あるい
は半断線等を択一的に検出することができる。
一方、ダイナミック型RAMが冗長チェックモードとさ
れるとき、第76図のパッドRCKには回路の電源電圧ＶCC
が供給され、これによって内部信号RCKがハイレベルと
される。このとき、Ｘアドレス信号X1〜X8すなわち相補
内部アドレス信号ＢX1〜ＢX8として、各冗長ワード線に
与えられた試験用アドレスが供給される。
各Ｘ系冗長回路では、まず、冗長イネーブル回路XRE
の電圧供給点VCFと対応するヒューズ手段FUSEとの間に
設けられるＰチャンネルMOSFETがオフ状態なる。このた
め、各冗長イネーブル回路の出力信号すなわち冗長イネ
ーブル信号XRE0〜XRE3が、ヒューズ手段FUSEの切断状態
に関係なくハイレベルとされ、すべてのアドレス比較回
路が一斉に動作状態とされる。このとき、各アドレス比
較回路では、上記電圧供給点VCFと対応するヒューズ手
段FUSEの間に設けられるＰチャンネルMOSFETがオフ状態
となる。このため、各Ｘ系冗長回路に割り当てられるべ
き不良アドレスが、上記ＰチャンネルMOSFETに平行しか
つ選択的に設けられる短絡経路に従って、実質的に固定
される。その結果、これらの不良アドレスと上記試験用
アドレスとが全ビット一致することを条件に、対応する
XRA0〜XRA3ならびに上記内部信号XNKが選択的にハイレ
ベルとされ、またいずれかのビットが不一致であること
を条件に、上記内部信号XRKが選択的にハイレベルとさ
れる。これにより、冗長救済に先立って、冗長ワード線
WR0〜WR3を択一的に選択状態とし、これらの冗長ワード
線に結合されるメモリセルの正常性を予め試験・確認す
ることができる。
３・２・12.リフレッシュカウンタ リフレッシュカウンタRFCは、第52図に示されるよう
に、１個のカウントパルス発生回路REFと実質的に直列
結合される10個の単位回路RCにより構成される。このう
ち、カウントパルス発生回路REFは、反転タイミング信
号R1BとCBRリフレッシュサイクルにおいて選択的にハイ
レベルとされる内部信号CBRをもとに、カウントパルスR
EFを形成する。また、単位回路RCは、直列形態とされる
マスターラッチ及びスレーブラッチをそれぞれ含み、第
82図に示されるように、上記カウントパルスREFと前段
の単位回路RCから供給されるキャリー入力信号CAI（た
だし、第１ビット目の単位回路RCのキャリー入力端子
は、回路の電源電圧ＶCCに結合される。）に従って、所
定の計数動作を行う。
リフレッシュカウンタRFCの各ビットの相補出力端子
は、上記カウントパルスREFに同期しかつオープンドレ
イン型の出力MOSFETを介して、回路の接地電位に選択的
に結合される。これらの相補出力端子は、前述のよう
に、対応する終端回路BXL1又はBXL0の相補入力端子に共
通結合され、ＸアドレスバッファXABの対応する単位回
路の相補出力端子とそれぞれ結線論理形態とされる。こ
れにより、Ｘ系選択回路のレイアウト所要面積を縮小し
つつ、Ｘアドレス信号の伝達遅延時間が短縮される。
３・２・13.Yアドレスバッファ ＹアドレスバッファYABは、第51図及び57図に示され
るように、アドレス入力端子A0〜A8及びA9（又は出力イ
ネーブル信号入力端子OE）ならびにA10（又はA9）に対
応して設けられる11個の単位回路YAB0〜YAB10と、アド
レス入力端子A6Z〜A8Z及びA9Z（又は出力イネーブル信
号入力端子OEZ）に対応して設けられ、ダイナミック型R
AMがZIPパッケージ形態とされるとき選択的に有効とさ
れる４個の単位回路YAB6Z〜YAB9Zとを備える。これらの
単位回路は、第56図のような回路構成とされ、タイミン
グ信号YLに従って、対応するアドレス信号を取り込み、
保持する。
単位回路YAB0〜YAB5の出力信号は、内部アドレス信号
CY0〜CY5として、Ｙ系冗長回路YRC0〜YRC3及びアドレス
遷移検出回路ATD等に供給される。このうち、単位回路Y
AB1〜YAB5の出力信号は、さらにタイミング信号RGと論
理積がとられた後、内部アドレス信号BY1〜BY5として、
ＹプリデコーダPYAD等に供給される。一方、単位回路YA
B6〜YAB8ならびにYAB6Z〜YAB8Zの出力信号は、内部アド
レス信号CY6〜CY7及びCY8CならびにCY6Z〜CY8Zとして、
上記Ｙ系冗長回路YRC0〜YRC3及びアドレス遷移検出回路
ATD等に供給される。また、上記タイミング信号RGと論
理積がとられた後、内部アドレス信号BY6〜BY8として、
ＹプリデコーダPYAD等に供給される。さらに、単位回路
YAB9及びYAB9Zの出力信号は、内部アドレス信号CY9CR及
びCY9Uとして、アドレス遷移検出回路ATDの対応する単
位回路に供給されるとともに、対応するクロックドイン
バータ回路を介して結線論理結合され、内部アドレス信
号CY9Bとされる。この内部アドレス信号CY9Bと単位回路
YAB10の出力信号すなわち内部アドレス信号CY10（又はC
Y9CL）ならびに上記内部アドレス信号CY0は、第58図の
接続切り換え点を経て、相補内部アドレス信号ＡY0U及
びＡY9U又はＡY9Cとされ、コモンI/O線選択回路IOS等に
供給される。
ところで、この実施例では、例えば第57図に例示され
るように、半導体基板面の上辺周辺回路及び中辺周辺回
路間にわたって配置される内部アドレス信号信号線CY9B
を、ダイナミック型RAMが×４ビット構成とされると
き、マスタースライスにより、出力イネーブル信号▲
▼をもとに形成される内部信号OECBを伝達するための
信号線OECBとして利用している。これにより、比較的せ
まい配線領域を比較的長い距離にわたって配置される信
号線の数を削減し、レイアウトの効率化を図っている。
３・２・14.Yプリデコーダ ＹプリデコーダPYADは、第56図に示されるように、上
下対をなす２個のメモリマットに対応して設けられるそ
れぞれ４個、合計16個の単位回路AYNLすなわちAY01,AY0
3,AY05及びAY07ないしAY61,AY63,AY65及びAY67を備え
る。このうち、４個の単位回路AY01ないしAY61には、対
応する２ビットの内部アドレス信号BY1及びBY2ならびに
反転内部信号▲▼が供給され、単位回路AY03な
いしAY63には、内部アドレス信号BY3及びBY4ならびに反
転内部信号▲▼が供給される。同様に、４個の
単位回路AY05ないしAY65には、内部アドレス信号BY5及
びBY6ならびに反転内部信号▲▼が供給され、
単位回路AY07ないしAY67には、内部アドレス信号BY7及
びBY8ならびに反転内部信号▲▼が供給され
る。
ここで、反転内部信号▲▼〜▲▼
は、後述するＹ系冗長回路YRC0〜YRC3によって形成さ
れ、対応する冗長相補データ線に割り当てられた不良ア
ドレスとメモリアクセスに際して供給されるアドレスと
が不一致であるとき、選択的にロウレベルとされる。
ＹプリデコーダPYADの各単位回路は、第56図に例示さ
れるような回路構成とされ、マット選択信号MSI及びMSJ
すなわちMS0〜MS3に従って、選択的に動作状態とされ
る。この動作状態において、各単位回路は、対応する上
記２ビットの内部アドレス信号を組み合わせてデコード
し、対応する反転内部アドレス信号▲▼〜▲
▼がハイレベルであることを条件に、プリデコー
ド信号AY010〜AY013,AY030〜AY033,AY050〜AY053及びAY
070〜AY073ないしAY610〜AY613,AY630〜AY633,AY650〜A
Y653及びAY670〜AY673をそれぞれ択一的にハイレベルと
する。また、対応する反転内部信号▲▼〜▲
▼がロウレベルとされるとき、対応する上記プリ
デコード信号を形成せず、代わって対応する反転内部信
号YRMKBすなわちYR00B〜YR03BないしYR60B〜YR63Bを択
一的にロウレベルとする。これらのプリデコード信号又
は反転内部信号は、対応するＹアドレスデコーダYAD0及
びYAD1ないしYAD6及びYAD7に供給される。
３・２・15.Y系冗長回路 この実施例のダイナミック型RAMは、前述のように、
４組の冗長相補データ線群を備え、これらの冗長ワード
線群に対応して設けられる４個のＹ系冗長回路YRC0〜YR
C3を備える。各Ｙ系冗長回路は、第60図に示されるよう
に、１個の冗長イネーブル回路YREと、内部アドレス信
号CY1〜CY8に対応して設けられる８個のアドレス比較回
路YCMPをそれぞれ含む。
このうち、冗長イネーブル回路YREは、第59図に例示
されるように、対応する冗長相補データ線群が障害の検
出された不良相補データ線群に切り換えられるとき、言
い換えると対応するＹ系冗長回路が有効とされるとき、
選択的に切断されるヒューズ手段FUSEをそれぞれ含む。
これらのヒューズ手段FUSEが切断されるとき、各冗長イ
ネーブル回路YREの出力信号YREJすなわち内部信号YRE0
〜YRE3がハイレベルとなり、対応する８個のアドレス比
較回路YCMPが実質的に動作状態とされる。
一方、アドレス比較回路YCMPは、第59図に示されるよ
うに、対応するＹ系冗長回路に割り当てられた不良アド
レスの対応するビットが論理“1"であるとき、選択的に
切断されるヒューズ手段FUSEをそれぞれ含む。また、割
り当てられた不良アドレスの対応するビットと、メモリ
アクセスに際して供給されるアドレスの対応するビット
すなわち内部アドレス信号CY1〜CY8（アドレス比較回路
YCMP6ないしYCMP8の場合、ダイナミック型RAMがZIPパッ
ケージ形態とされるとき選択的に有効とされる内部アド
レス信号CY6Z〜CY8Zとの論理和信号）とを比較照合する
ための比較回路を含む。各、アドレス比較回路YCMPは、
上記対応する内部信号YRE0〜YRE3がハイレベルとされる
とき、選択的に動作状態とされる。この動作状態におい
て、各アドレス比較回路は、対応するアドレスが不一致
であることを条件に、その出力信号YRIJを選択的にロウ
レベルとする。
各Ｙ系冗長回路YRCを構成する８個のアドレス比較回
路YCMPの出力信号YRIJは、第60図に例示されるように、
それぞれ負論理和結合され、上記反転内部信号▲
▼〜▲▼となる。その結果、上記反転内部信
号▲▼〜▲▼は、対応するＹ系冗長回
路に割り当てられた不良アドレスとメモリアクセスに際
して供給されるアドレスとが不一致であるとき、選択的
にロウレベルとされる。
Ｙ系冗長回路YRC0〜YRC3は、さらに、上記Ｘ系冗長回
路XRC0〜XRC3と同様に、ヒューズチェック機能及び冗長
チェック機能をあわせ持つ。ただし、ダイナミック型RA
Mがヒューズチェックモードとされるとき、Ｙ系冗長回
路YRC0〜YRC3を択一的に指定するための選択信号は、第
74図に示されるように、Ｙアドレス信号Y2〜Y5として、
ラッチFCEに供給される。また、各Ｙ系冗長回路のヒュ
ーズすなわち冗長イネーブル回路あるいはアドレス比較
回路を択一的に指定するためのヒューズ選択信号は、第
59図に示されるように、Ｘアドレス信号X4又はＹアドレ
ス信号Y1〜Y8として、冗長イネーブル回路YRE又は８個
のアドレス比較回路YCMPに供給される。
３・２・16.アドレス遷移検出回路 アドレス遷移検出回路ATDは、Ｙアドレス信号Y0〜Y9
に対応して設けられる10個の単位回路ATDとこれらの単
位回路に共通に設けられるコモンI/O線プリチャージ制
御回路IOP及びＹ系活性化回路YACTを含む。
このうち、コモンI/O線プリチャージ制御回路IOP及び
Ｙ系活性化回路YACTは、第17図に示されるように、半導
体基板面のほぼ中心部に配置される。一方、単位回路AT
Dは、対応するアドレス入力用パッドにそれぞれ近接し
て分散配置され、第61図に示されるように、さらに近接
して配置される単位回路ATDの出力端子が結線論理形態
とされることで、単位回路群ATD0〜ATD4を構成する。す
なわち、単位回路群ATD0は、第19図に示されるように、
半導体基板面の左下辺部に配置されるパッドA1〜A3に対
応する３個の単位回路ATDを含み、単位回路群ATD1は、
第20図に示されるように、右下辺部に配置されるパッド
A4〜A7ならびにA6Z〜A8Zに対応する７個の単位回路ATD
を含む。同様に、単位回路群ATD2は、第17図に示される
ように、半導体基板面の左中辺部に配置されるパッドA0
及びA10（又はA9）に対応する２個の単位回路ATDを含
み、単位回路群ATD3は、第18図に示されるように、右中
辺部に配置されるパッドA8及びA9（又は▲▼）に対
応する２個の単位回路ATDを含む。さらに、単位回路群A
TD4は、第15図に示されるように、半導体基板面の右上
辺部に配置されるパッドA9Z（又は▲▼）に対応
する１個の単位回路ATDを含む。
これらの単位回路は、第61図に例示されるように、そ
の出力端子ACBと回路の接地電位との間に並列形態に設
けられ、対応する内部アドレス信号CYI及びその反転遅
延信号あるいは反転内部アドレス信号▲▼及びそ
の反転遅延信号をそれぞれ受ける２組の直列Ｎチャンネ
ルMOSFETを含む。これらのMOSFETは、対応する内部アド
レス信号CYIがロウレベルからハイレベルにあるいはハ
イレベルからロウレベルに変化されるとき、一時的に同
時にオン状態となり、対応する上記出力端子ACB及び回
路の接地電位間を一時的に短絡する。これにより、単位
回路群ATD0〜ATD4の出力信号AT0〜AT4は、ダイナミック
型RAMが非選択状態とされタイミング信号RG又はR3がロ
ウレベルとされるとき、固定的にハイレベルとされる。
また、ダイナミック型RAMが選択状態とされ上記タイミ
ング信号RG又はR3がハイレベルとされるとき、一旦すべ
てロウレベルとされた後、対応する１個又は複数の単位
回路ATDのうちいずれかの出力端子ACBが回路の接地電位
に結合されること、言い換えると対応するいずれかの内
部アドレス信号がロウレベルからハイレベルにあるいは
ハイレベルからロウレベルに遷移されることを条件に、
それぞれ一時的にハイレベルとされる。
単位回路群ATD0〜ATD4の出力信号AT0〜AT4は、半導体
基板面のほぼ中心部に配置されるコモンI/O線プリチャ
ージ制御回路IOPに集約される。その結果、前述のよう
に、上記出力信号AT0〜AT4のいずれかがハイレベルとさ
れることで、コモンI/O線をプリチャージするための反
転内部信号IOPOBが選択的にロウレベルとされる。
３・２・17.コモンI/O線選択回路 同時に選択状態とされる２個のメモリマットの合計４
個のメモリアレイから、それぞれ２組、合計８組の相補
データ線が選択的に接続される合計32組のコモンI/O線
ＩO0L0〜ＩO0L3及びＩO0H0〜ＩO0H3ないしＩO6L0〜ＩO6
L3及びＩO6H0〜ＩO6H3は、第68図に示されるように、そ
れぞれ２組ずつ対応するコモンI/O線選択回路IOS0〜IOS
15に結合され、これらのコモンI/O線選択回路を介し
て、さらに対応する８個のメインアンプMA0〜MA7に選択
的に接続される。
各コモンI/O線選択回路は、第67図に例示されるよう
に、マット選択信号MSI及びMSJすなわちMS0〜MS3と相補
内部アドレス信号ＡY9Uに従って、対応する２組のコモ
ンI/O線のいずれかを択一的に選択し、対応するメイン
アンプMA0〜MA7に接続する。すなわち、対応するマット
選択信号MS0〜MS3がハイレベルとされかつ反転内部アド
レス信号AY9UBがハイレベルとされるとき、同図の左側
のコモンI/O線を選択し、対応するメインアンプに結合
される相補信号線ＨＩすなわちＨ０〜Ｈ７に接続する。
また、対応するマット選択信号MS0〜MS3がハイレベルと
されかつ非反転内部アドレス信号AY9Uがハイレベルとさ
れるとき、同図の右側のコモンI/O線を選択し、対応す
る上記相補信号線Ｈ０〜Ｈ７に接続する。
一方、各コモンI/O線選択回路は、対応するメインア
ンプMA0〜MA7からハイレベルの内部信号ZWPIすなわちZW
P0〜ZWP7が供給されることで、対応するデータ入力バッ
ファDIB0〜DIB3から供給される相補内部入力データＤHI
すなわちＤH0〜ＤH3に従った書き込み信号を形成し、対
応する２組のコモンI/O線のいずれかに選択的に伝達す
る。このとき、これらの書き込み信号のハイレベルは、
回路の電源電圧ＶCCからＮチャンネルMOSFETのしきい値
電圧分だけ低くされ、そのロウレベルは、ほぼ回路の接
地電位とされる。
各コモンI/O線選択回路は、さらに、対応する上記マ
ット選択信号MS0〜MS3がロウレベルとされるとき、ある
いはプリチャージ用の相補内部信号ＣPUが論理“1"とさ
れるとき、対応する２組のコモンI/O線をイコライズす
る機能をあわせ持つ。
３・２・18.メインアンプ この実施例のダイナミック型RAMは、前述のように、
８個のメインアンプMA0〜MA7を備え、これらのメインア
ンプに各種の駆動信号を伝達するメインアンプ駆動回路
MADを備える。
メインアンプMA0〜MA7は、第69図に例示されるよう
に、上記相補信号線H0〜H7に対応して設けられかつそれ
ぞれ直列結合される２対のスタティック型アンプを基本
構成とする。これらのメインアンプは、上記メインアン
プ駆動回路MADからロウレベルの反転駆動信号MADBが供
給されるとき、後述するニブルカウンタNBCから供給さ
れる選択信号AXYIすなわちAXY0〜AXY3ならびに最下位ビ
ットの相補内部アドレス信号ＡY0に従って選択的に動作
状態とされる。ここで、反転駆動信号MADBは、第69図に
示されるように、タイミング信号RGがハイレベルとされ
るとき、プリチャージ用の反転内部信号CP0Bのロウレベ
ル変化をトリガとして、一時的にロウレベルとされる。
また、選択信号AXY0〜AXY3は、ダイナミック型RAMが×
４ビット構成とされるとき、すべてハイレベルに固定さ
れ、×１ビット構成とされるとき、ニブルカウンタNBC
の出力信号に従って択一的にハイレベルとされる。
このとき４、ダイナミック型RAMがニブルモードであ
ると、後述するように、ニブルカウンタNBCの出力信号
は、まず最上位のビットのＸアドレス信号X10及びＹア
ドレス信号Y10に従って択一的にハイレベルとされた
後、このハイレベルがニブル動作に対応して順次シフト
される。ところが、ファーストページモード又はスタテ
ィックカラムモードであると、ニブルカウンタNBCはシ
フト動作を行わず、実質的にデコーダとして機能する。
つまり、ダイナミック型RAMが×４ビット構成とされる
とき、メインアンプMA0〜MA7は、最下位ビットの相補内
部アドレス信号ＡY0に従って、４個ずつ選択的にかつ同
時に動作状態とされる。このとき、各メインアンプは、
上記書き込み用の内部信号ZWP0〜ZWP7を、対応する組み
合わせで４つずつ同時に、かつ対応する内部マスクデー
タMKBIすなわちMKB0〜MKB3に従って選択的に形成する。
一方、ダイナミック型RAMが×１ビット構成ビットと
されかつニブルモードとされるとき、メインアンプMA0
〜MA7は、同様に４個ずつ選択的にかつ同時に動作状態
とされる。そして、これらのメインアンプの出力信号
が、後述するように、対応する上記選択信号AXY0〜AXY3
に従って、択一的に出力される。このニブルモードにお
いて、書き込み用の内部信号ZWP0〜ZWP7は、上記選択信
号AXY0〜AXY3に従って択一的に形成される。ところが、
ダイナミック型RAMが×１ビット構成とされかつファー
ストページモード又はスタティックカラムモードとされ
る場合、メインアンプMA0〜MA7は、上記相補内部アドレ
ス信号ＡY0ならびに選択信号AXY0〜AXY3に従って、択一
的に動作状態とされるとともに、対応する書き込み用の
内部信号ZWP0〜ZWP7を択一的に形成する。
メインアンプMA0〜MA7は、さらに、相補内部信号ＥＱ
すなわちプリチャージ用の相補内部信号ＣPUに従って、
その相補入力ノード及び相補出力ノードならびに上記２
対のスタティック型アンプの相補結合ノードをイコライ
ズする機能をあわせ持つ。
メインアンプMA0〜MA7の相補出力端子ＭOIすなわちＭ
O0〜ＭO7は、第70図に示されるように、対応する結合回
路CBS0〜CBS7を介して、データ出力バッファDOB0〜DOB3
の相補入力端子CBIすなわちＣB0〜ＣB3に選択的に結合
される。このとき、各メインアンプの出力信号は、デー
タストローブ用の反転内部信号DSBに同期して、かつ上
記選択信号AXY0〜AXY3ならびに最下位ビットの相補内部
アドレス信号ＡY0に従って、選択的に伝達される。な
お、上記データ出力バッファＣB0〜ＣB3の相補入力端子
には、後述するように、テストモードコントロール回路
TSTの試験論理回路SX4T及びSX1Tの対応する相補出力端
子が結線論理結合される。
３・２・19.ニブルカウンタ ニブルカウンタNBCは、第63図に示されるように、直
列結合されることでリング状のシフトレジスタを構成す
る４ビットの単位回路を含む。これらの単位回路は、直
列結合されるマスターラッチ及びスレーブラッチをそれ
ぞれ含み、内部信号SSに従って初期セット動作を行い、
また内部信号SRに従ってシフト動作を行う。すなわち、
上記内部信号SSがロウレベルとされるとき、各単位回路
のスレーブラッチは、最上位ビットのＸアドレス信号X1
0すなわち内部アドレス信号AX10と最上位ビットのＹア
ドレス信号Y10すなわち内部アドレス信号CY10に従っ
て、択一的にその出力信号がハイレベルとなるように初
期セットされる。このハイレベルは、ダイナミック型RA
Mがファーストページモード又はスタティックカラムモ
ードとされるとき、そのまま各単位回路の出力信号とし
て伝達される。ところが、ニブルモードとされる場合、
上述の内部信号YLがハイレベルとされ内部信号SSがハイ
レベルとされることで、初期セットが固定され、さらに
内部信号SRに従って、ニブルカウンタNBC内をリング状
にシフトされる。
このように、ニブルカウンタNBCをシフトレジスタ形
態とすることで、その選択動作を高速化し、ニブルモー
ドにおけるダイナミック型RAMのデータレートを高速化
できる。
ニブルカウンタNBCの各単位回路の出力信号は、上記
選択信号AXY0〜AXY3として、メインアンプMA0〜MA7なら
びに結合回路CBS0〜CBS7に供給される。これらの出力信
号は、前述のように、ダイナミック型RAMが×４ビット
構成ビットとされるとき、回路の電源電圧ＶCCすなわち
ハイレベルに固定される。
３・２・20.データ入力バッファ この実施例のダイナミック型RAMは、そのビット構成
に従って選択的に用いられる４個のデータ入力バッファ
DIB0〜DIB3を備える。すなわち、ダイナミック型RAMが
×４ビット構成とされるとき、すべてのデータ入力バッ
ファDIB0〜DIB3が用いられる。このとき、各データ入力
バッファの入力端子は、対応するデータ入出力端子I/O1
〜I/O4にそれぞれ結合される。一方、ダイナミック型RA
Mが×１ビット構成とされるとき、１個のデータ入力バ
ッファDIB1のみが用いられ、他の３個のデータ入力バッ
ファは用いられない。このとき、データ入力バッファDI
B1の入力端子は、データ入力端子Dinに結合される。
データ入力バッファDIB0〜DIB3は、第71図に例示され
るように、対応する入力データを保持する１個のデータ
ラッチと、対応するマスクデータを保持する１個のマス
クデータラッチとをそれぞれ含む。このうち、データラ
ッチは、データラッチ用の内部信号DLに従って、対応す
る入力データを取り込み、これを保持する。これらのデ
ータラッチの出力信号は、上記相補内部入力データＤH1
あるいはＤH0〜ＤH3として、対応するコモンI/O線選択
回路IOS0〜IOS15に供給される。一方、各データ入力バ
ッファのマスクデータラッチは、ダイナミック型RAMが
マスクドライトモードのライトサイクルで選択状態とさ
れるとき、マスクデータラッチ用の内部信号WBに従っ
て、対応するマスクデータを取り込み、これを保持す
る。これらのマスクデータラッチの出力信号は、上記内
部マスクデータMKB0〜MKB3として、対応するメインアン
プMA0〜MA7に供給される。
３・２・21.データ出力バッファ この実施例のダイナミック型RAMは、そのビット構成
に従って選択的に用いられる４個のデータ出力バッファ
DOB0〜DOB3を備える。すなわち、ダイナミック型RAMが
×４ビット構成とされるとき、すべてのデータ出力バッ
ファDOB0〜DOB3が用いられる。このとき、各データ出力
バッファの出力端子は、対応するデータ入出力端子I/O1
〜I/O4にそれぞれ結合される。一方、ダイナミック型RA
Mが×１ビット構成とされるとき、１個のデータ出力バ
ッファDOB2のみが用いられ、他の３個のデータ出力バッ
ファは用いられない。このとき、データ出力バッファDO
B2の出力端子は、データ入力端子Doutに結合される。
データ出力バッファDOB0〜DOB3は、第71図に示される
ように、出力データラッチ用の反転内部信号OLBに従っ
て選択的に伝達状態とされる２個のクロックドインバー
タ回路が互いに交差接続されてなる出力ラッチをそれぞ
れ含む。この出力ラッチの相補入出力ノードは、さらに
データ出力用の内部信号DOEに従ってゲート制御される
一対の２入力ナンドゲート回路の他方の入力端子にそれ
ぞれ結合される。これらのナンドゲート回路の出力信号
は、対応する一対のインバータ回路によって反転された
後、対応する一対の出力MOSFETあるいはデータ出力バッ
ファDOB2の一対の出力MOSFETのゲートに選択的に伝達さ
れる。
この実施例において、データ出力バッファDOB0〜DOB3
は、さらに、上記出力ラッチの非反転及び反転入出力ノ
ード間に設けられるイコライズ回路を備える。これらの
イコライズ回路は、上記反転内部信号OLBと上述のデー
タストローブ用の反転内部信号▲▼がともにハイレ
ベルとされるとき、出力ラッチの非反転及び反転入出力
ノードを回路の接地電位に短絡する。その結果、出力ラ
ッチの反転動作が高速化され、特にニブルモードやスタ
ティックカラムモードあるいはファーストページモード
におけるダイナミック型RAMのデータレートが高速化さ
れる。
３・２・22.入力保護回路 この実施例のダイナミック型RAMは、特に制限されな
いが、入力用ボンディングパッドに対応して設けられる
複数の入力保護回路を備える。
第92図ないし第97図には、この、ダイナミック型RAM
で用いられる入力保護回路の第１ないし第６の実施例の
配置図が示されている。また、第89図ならびに第90図に
は、上記第92図ないし第96図ならびに第97図の入力保護
回路の等価回路図がそれぞれ示されている。さらに、第
98図には、これまでのダイナミック型RAM等で用いられ
てきた従来の入力保護回路の配置図の一例が示され、第
91図には、その等価回路図が示されている。これらの図
をもとに、入力保護回路の各実施例の構成と作用の概要
ならびにその特徴について説明する。
第92図において、入力保護回路は、各入力用パッドPA
Dに対応して設けられるN+拡散層（以下、単に拡散層と
称す）すなわち入力拡散層L1（第１の拡散層）を含む。
入力拡散層L1は、対応する金属配線層つまりアルミニウ
ム配線層AL1ならびにコンタクト（CONT）を介して、対
応するパッドPADに結合される。入力拡散層L1は、第89
図の保護抵抗R1を構成する拡散層Lrならびにアルミニウ
ム配線層AL1を介して、同図のクランプMOSFETQC1のドレ
イン領域Ｄに結合され、さらに、対応する内部回路の入
力端子に結合される。上記保護抵抗R1と半導体基板SUB
との間には、第89図の寄生ダイオードD1が等価的に形成
され、クランプMOSFETQC1と半導体基板SUBとの間には、
寄生ダイオードD2が形成される。
この実施例において、上記拡散層Lr及びクランプMOSF
ETのドレイン領域Ｄを結合するためのアルミニウム配線
層AL1は、クランプMOSFETQC1のドレイン領域Ｄのほぼ全
域の上層にわたって形成され、多数のコンタクトを介し
てドレイン領域Ｄと結合される。同時に、クランプMOSF
ETQC1のソース領域Ｓも、ほぼ全域の上層にわたって形
成されるアルミニウム配線層AL1と多数のコンタクトを
介して、回路の接地電位ＶSSに結合される。これによ
り、各領域の結合ノードの接続抵抗が削減され、安定し
たクランプMOSFETを形成することができる。
入力保護回路は、さらに、上記入力拡散層L1に近接し
て設けられ対応するアルミニウム配線層AL1及びコンタ
クトを介して回路の電源電圧ＶCCに結合される拡散層L2
及びL2′（第２の拡散層）と、同様に上記入力拡散層L1
に近接して設けられ対応するアルミニウム配線層AL1な
らびに多数のコンタクトを介して回路の接地電位ＶSSに
結合される拡散層L3（第３の拡散層）とを含む。入力拡
散層L1の周辺及び下層ならびに拡散層L2,L2′及びL3の
前縁部には、上記入力拡散層L1を囲むように、ウェル領
域（NWELL）が形成される。上記拡散層L2及びL2′は、
入力拡散層L1とともに、第89図のラテラルバイポーラト
ランジスタBT1を構成する。同様に、上記拡散層L3は、
入力拡散層L1とともに、第89図のラテラルバイポーラト
ランジスタBT2を構成する。これらのトランジスタは、
対応するパッドPADを介してスパイクノイズが入力され
るとき、上記寄生ダイオードD1等がブレークダウンし半
導体基板SUBの電位が上昇することによって、オン状態
となり、上記スパイクノイズを急速に回路の電源電圧供
給点又は接地電位供給点に吸収する作用を持つ。
その結果、この実施例の入力保護回路は、従来の入力
保護回路に比較して、回路の電源電圧ＶCC及び接地電位
ＶSSに対するサージ吸収効果が増大される。また、入力
拡散層L1を囲むようにウェル領域が形成されることで、
ブレークダウン時における入力拡散層L1の破壊を防止で
きるとともに、半導体基板SUBに対するサージ吸収を抑
え基板電位の変動を抑制することができる。
第93図において、入力保護回路は、入力拡散層L1とと
もに上記ラテラルバイポーラトランジスタBT1及びBT2を
構成する拡散層L2及びL3に加えて、所定のウェル領域を
はさんで上記入力拡散層L1（第１及び第４の拡散層とし
て共有される）と対向して形成される拡散層L5（第５の
拡散層）を含む。入力拡散層L1及び拡散層L5間に設けら
れるウェル領域は、ウェル抵抗として作用し、第89図の
保護抵抗R1の一部すなわち第１の保護抵抗を構成する。
拡散層L5は、対応するアルミニウム配線層AL1を介し
て、ポリシリコン抵抗R2（第２の保護抵抗）に結合さ
れ、さらにクランプMOSFETQC1のドレイン領域Ｄに結合
される。上記ポリシリコン抵抗R2は、上記ウェル抵抗す
なわち第１の保護抵抗）とともに、第89図の保護抵抗R1
を構成する。
この実施例では、入力拡散層L1と拡散層L2及びL3との
間に、言い換えるならばパッドPADと回路の電源電圧ＶC
C及び接地電位ＶSSとの間に、ラテラルバイポーラトラ
ンジスタBT1及びBT2が構成され、上記第１の実施例と同
様な効果が得られる。また、ウェル抵抗によって保護抵
抗R1を構成することで、そのレイアウト所要面積を縮小
することができるとともに、入力拡散層L1及び拡散層L5
間に設けられるウェル領域が拡散層L5の後縁部において
形成されないため、半導体基板SUBと拡散層L5との間の
接合濃度勾配が急峻となり、寄生ダイオードD1のブレー
クダウン電圧が低減される。
第94図において、入力拡散層L1は、比較的長細く形成
され、入力拡散層L1と対応するパッドPADを結合するた
めのアルミニウム配線層AL1ならびにコンタクトは、入
力拡散層L1の周辺部を除く内側に形成される。これらの
コンタクトの下層には、コンタクトの下端を包むべく、
ウェル領域が形成される。これにより、コンタクト下部
の拡散層の耐圧が高められる。
入力拡散層L1は、さらに対応するアルミニウム配線層
AL1を介して、拡散層L5（第５の拡散層）とともにウェ
ル抵抗NWrを構成する拡散層L4（第４の拡散層）に結合
される。拡散層L5は、クランプMOSFETQC1のドレイン領
域Ｄに結合され、さらに対応する内部回路の入力端子に
結合される。この実施例において、保護抵抗R1は、上記
ウェル抵抗NWrのみにより構成される。その結果、保護
抵抗R1に必要なレイアウト面積が、さらに縮小される。
一方、上記入力拡散層L1とともにラテラルバイポーラ
トランジスタBT1を構成する拡散層L2は、入力拡散層L1
の上半分を囲むように形成され、入力拡散層L1とともに
ラテラルバイポーラトランジスタBT2を構成する拡散層L
3は、その下半分を囲むように形成される。そして、こ
れらの拡散層L2及びL3と回路の電源電圧ＶCC及び接地電
位ＶSSを結合するためのアルミニウム配線層AL1ならび
にコンタクトは、各拡散層の前縁部を除く内側にそれぞ
れ形成される。これらのことから、上記寄生ダイオード
D1のブレークダウン電圧が低減されるとともに、ラテラ
ルバイポートランジスタBT1及びBT2のオン抵抗が低減さ
れる。
第95図の実施例では、上記第94図の入力拡散層L1なら
びに拡散層L2及びL3の前縁部にウェル領域が追加され
る。また、第96図の実施例では、さらに、上記第94図の
拡散層L2及びL3の下層にもウェル領域が追加される。そ
の結果、ブレークダウン時の過電流による拡散層L1ない
しL3の破損を防止できる。
第97図において、上記第94図の入力拡散層L1と対応す
るパッドPADとを結合するためのアルミニウム配線層AL1
は、拡散層L2及びL3の前縁部の一部の上層にわたって形
成される。このため、入力拡散層L1と拡散層L2及びL3と
の間、言い換えるならば対応するパッドPADと回路の電
源電圧ＶCC及び接地電位ＶSS との間には、このアルミニウム配線層AL1をゲート領域
とする２個のアルミ寄生MOSFETすなわち第90図のクラン
プMOSFETQC4及びQC5がそれぞれ等価的に形成される。
一方、上記拡散層L2及びL3と回路の電源電圧ＶCC又は
接地電位ＶSSとを結合するためのアルミニウム配線層AL
1は、それぞれ入力拡散層L1の対向する前縁部の一部の
上層にわたって形成される。このため、拡散層L2及びL3
と入力拡散層L1との間、言い換えるならば回路の電源電
圧ＶCC及び接地電位ＶSSと対応するパッドPADとの間に
は、これらのアルミニウム配線層AL1をゲート領域とす
る２個のアルミ寄生MOSFETすなわち第90図のクランプMO
SFETQC2及びQC3がそれぞれ等価的に形成される。
これらのことから、対応するパッドPADに入力される
スパイクノイズが、比較的大きなしきい値電圧を有する
クランプMOSFETを介して吸収され、入力保護回路の対電
源電圧ＶCC又は対接地電位ＶSS特性が確保される。
３・２・23.タイミング発生回路 この実施例のダイナミック型RAMは、上記各回路の動
作を制御するための各種タイミング信号を形成するタイ
ミング発生回路TGを備える。タイミング発生回路TGは、
特に制限されないが、ロウアドレスストローブ信号▲
▼に対応して設けられる▲▼系コントロール
回路RTGと、カラムアドレスストローブ信号▲▼
に対応して設けられる▲▼系コントロール回路CT
Gならびにライトイネーブル信号▲▼に対応して設
けられる▲▼系コントロール回路WTGを含む。タイ
ミング発生回路TGは、さらに、ダイナミック型RAMの出
力動作を制御するデータ出力コントロール回路OTGと、
その動作モードを管理するモードコントロール回路MOD
とを含む。以下、第42図及び第43図，第55図，第64図及
び第65図，第66図ならびに第75図及び第75図により、タ
イミング発生回路TGの各部の構成と動作の概要ならびに
その特徴について説明する。これらの説明の過程におい
て、第80図及び第81図のタイミング図を参照されたい。
（１）▲▼系コントロール回路 タイミング発生回路TGの▲▼系コントロール回
路RTGは、第42図に示されるように、外部から制御信号
として供給されるロウアドレスストローブ信号▲
▼をもとに、タイミング信号R1,R2,R3,RG及びP2ならび
にXDP及びXP等を形成する。
このうち、タイミング信号R1は、ロウアドレスストロ
ーブ信号▲▼に従って形成され、このタイミング
信号R1に従って、タイミング信号R2及びXDP等が形成さ
れる。
ダイナミック型RAMでは、上記タイミング信号R1に従
ってＸアドレス信号X0〜X10がＸアドレスバッファXABに
取り込まれ、またタイミング信号XDPに従ってＸアドレ
スデコーダXADのプリチャージ動作が停止される。これ
により、ＸアドレスデコーダXADのデコード動作が実質
的に開始され、ワード線の選択動作が行われる。ワード
線の駆動信号は、前述のように、ワード線モニタ回路に
よってモニタされ、その出力信号すなわち内部信号XMが
▲▼系コントロール回路RTGにフィードバックさ
れる。
上記内部信号XMは、直列形態とされる遅延回路XDLY3
ないしXDLY5を介して遅延されるとともに、２組のワー
ド線モニタ回路を介して伝達された後、所定の論理条件
で組み合わされ、反転タイミング信号R3Bとされる。こ
の実施例において、上記内部信号XMが伝達されるワード
線モニタ回路は、モニタ用ワード線の後段に設けられる
インバータ回路の論理スレッシホルドレベルが高く又は
低くされることで、異なる伝達特性を持つ。また、これ
らのワード線モニタ回路を含む内部信号XMのいくつかの
伝達経路は、同図に○印で示される切断点において選択
的にレーザトリミングされ、適当な遅延時間に設定され
る。さらに、各切切断点の後段ノードは、N+ウェル領域
を介して、半導体基板SUBに結合される。これにより、
対応する切断点がレーザにより切断されたノードは、対
応するウェル領域を介してディスチャージされ、ロウレ
ベルとされる。
ところで、このダイナミック型RAMのメモリアレイを
構成するワード線は、いわゆる分割ワード線方式とさ
れ、その延長方向に分断されてなりかつポリシリコン又
はポリサイドあるいはシリサイドにより形成される複数
の分割ワード線と、アルミニウム配線層等の金属配線層
により形成されかつ対応する複数の分割ワード線をその
中央部において共通結合するメインワード線とからな
る。したがって、各ワード線における駆動信号の伝達速
度は、比較的大きな分布抵抗値を有する分割ワード線に
より左右されるため、これらの分割ワード線上を伝達さ
れる駆動信号をモニタすることで、等価的にワード線の
駆動状態を確認することができる。このため、この実施
例のワード線モニタ回路では、上記分割ワード線の二分
の一の長さに相当するモニタ用ワード線を設け、これら
のモニタ用ワード線内を上記内部信号XMが伝達される時
間を見計らって、ワード線の駆動動作が終了したものと
判定する。この実施例において、上記２本のモニタ用ワ
ード線は、第87図に示されるように、メモリアレイを構
成する実際のワード線と同一のピッチで、かつダミーワ
ード線をはさんで配置され、その外側にも同様なダミー
ワード線がそれぞれ配置される。それにより、モニタ用
ワード線は、メモリアレイを構成する実際のワード線に
近い伝達特性を持つものとなり、結果的にワード線モニ
タ回路のモニタ精度が向上される。
（２）▲▼系コントロール回路 タイミング発生回路TGの▲▼系コントロール回
路CTGは、第55図に示されるように、外部から制御信号
として供給されるカラムアドレスストローブ信号▲
▼をもとに、タイミング信号C1及びC2等を形成する。
また、上記タイミング信号C1ならびに▲▼系コン
トロール回路RTGによって形成されるタイミング信号R1
及びR3をもとに、内部信号RN及びRFならびにCBRを形成
する。
このうち、タイミング信号C1は、カラムアドレススト
ローブ信号▲▼に従って形成され、タイミング信
号C2は、このタイミング信号C1に従って形成される。
一方、内部信号RNは、タイミング信号R1がハイレベル
とされる時点でタイミング信号C1がロウレベルであるこ
とを条件に、言い換えるとロウアドレスストローブ信号
▲▼がロウアドレスストローブ信号▲▼に
先立ってロウレベルとされないことを条件に、選択的に
ハイレベルとされる。また、内部信号RF及びCBRは、タ
イミング信号R1がハイレベルとされる時点でタイミング
信号C1がハイレベルであることを条件に、言い換えると
カラムアドレスストローブ信号▲▼がロウアドレ
スストローブ信号▲▼に先立ってロウレベルとさ
れることを条件に、選択的にハイレベルとされる。これ
らの内部信号は、タイミング発生回路TGのモードコント
ロール回路MOD等に供給され、ダイナミック型RAMの動作
サイクルを設定するために用いられる。
（３）▲▼系コントロール回路 タイミング発生回路TGの▲▼系コントロール回路
WTGは、第64図及び第65図に示されるように、外部から
供給されるライトイネーブル信号▲▼をもとに、タ
イミング信号W1ないしW3及びWYPを形成する。また、内
部信号RWを形成するとともに、タイミング信号CE,YL,DL
及びODCBを形成する。
このうち、タイミング信号W1及びW2は、ライトイネー
ブル信号▲▼に従って順次形成され、さらに上記タ
イミング信号W2と上記▲▼系コントロール回路CT
Gから供給されるタイミング信号C2をもとに、タイミン
グ信号WYPが形成される。このタイミング信号WYPは、ダ
イナミック型RAMの書き込み動作を制御するためのライ
トパルスとして用いられる。
次に、内部信号RWは、上記タイミング信号W1と上記▲
▼系コントロール回路RTGから供給されるタイミ
ング信号R1及びR3をもとに形成される。内部信号RWは、
タイミング信号R1がハイレベルとされる時点でタイミン
グ信号W1がハイレベルであることを条件に、言い換える
とライトイネーブル信号▲▼がロウアドレスストロ
ーブ信号▲▼に先立ってロウレベルとされること
を条件に、選択的にハイレベルとされる。内部信号RW
は、モードコントロール回路MOD等に供給され、ダイナ
ミック型RAMの動作サイクルを設定するために用いられ
る。
タイミング信号CEは、▲▼系コントロール回路
RTGから供給されるタイミング信号RGに従ってハイレベ
ルとされ、タイミング信号R1に従ってロウレベルとされ
る。このタイミング信号CEは、▲▼系のイネーブ
ル信号として用いられる。一方、タイミング信号YLは、
上記タイミング信号C2あるいはW3に従って形成される。
タイミング信号YLは、ＹアドレスバッファYABに供給さ
れ、Ｙアドレス信号Y0〜Y10の取り込み動作に用いられ
る。
タイミング信号DLは、上記タイミング信号C2及びW2あ
るいはW3に従って形成され、データ入力バッファDIB0〜
DIB3に対する書き込みデータの取り込み動作に用いられ
る。また、タイミング信号ODCBは、上記タイミング信号
DLならびにタイミング信号CEに従って形成され、出力制
御動作に用いられる。
（４）データ出力コントロール回路 タイミング発生回路TGのデータ出力コントロール回路
OTGは、第65図及び第66図に示されるように、上述のメ
インアンプMA0〜MA7から供給される内部信号DS0及びCPU
Bあるいは上記▲▼系コントロール回路CTGから供
給されるタイミング信号C1（×４ビット構成の場合、出
力イネーブル信号▲▼）をもとに、反転タイミング
信号DSB及びOLBならびにタイミング信号DOEを形成す
る。
このうち、反転タイミング信号DSBは、内部信号DS0の
立ち上がりエッジにおいて形成されるワンショットパル
スとされ、データ出力バッファDOB0〜DOB3に対する内部
出力データのストローブ信号として用いられる。また、
反転タイミング信号OLBは。上記反転タイミング信号DSB
及び内部信号CPUBに従って形成され、データ出力バッフ
ァDOB0〜DOB3の出力ラッチの動作を制御するために用い
られる。反転タイミング信号DSB及びOLBがともにハイレ
ベルとされるとき、データ出力バッファDOB0〜DOB3で
は、出力ラッチの非反転及び反転入出力ノードのイコラ
イズが行われる。
一方、タイミング信号DOEは、ライトイネーブル信号
▲▼がハイレベルとされるとき、言い換えるとダイ
ナミック型RAMがリードサイクルとされるとき、タイミ
ング信号C1に従ってハイレベルとされる。このタイミン
グ信号DOEは、データ出力バッファDOB0〜DOB3の出力動
作を制御するために用いられる。
（５）モードコントロール回路 タイミング発生回路TGのモードコントロール回路MOD
は、第75図及び第76図に示されるように、ボンディング
パッドFP0及びFP1が回路の接地電位ＶSS又は電源電圧Ｖ
CCに選択的にボンディングされることで、ダイナミック
型RAMの動作モードを設定する。また、上述の内部信号R
N及びRW等をもとに、内部信号WBを形成するとともに、
テスト用パッドFCK,RCK及びICTならびにVCFを介して所
定の試験信号又は試験電圧が供給されることで、対応す
るテストモードを設定する。モードコントロール回路MO
Dは、さらにパッドZIPが回路の電源電圧ＶCCに選択的に
ボンディングされることで、ダイナミック型RAMのパッ
ケージ形態に切り換える機能をあわせ持つ。
第75図において、モードコントロール回路MODは、パ
ッドFP0及びFP1がともに開放状態とされるとき、反転内
部信号FP0EB及びFP1EBをもとにハイレベルとする。この
ため、ダイナミック型RAMは、上述の第６表に示される
ように、ファーストページモードとされる。次に、パッ
ドFP0のみが回路の接地電位にボンディングされると、
反転内部信号FP0EBがロウレベルとされる。このため、
×１ビット構成であると、内部信号NEがハイレベルとな
り、ダイナミック型RAMはニブルモードとされるし、×
４ビット構成であると、内部信号MWEがハイレベルとな
り、ダイナミック型RAMはマスクドライトモードとされ
る。一方、パッドFP1のみが回路の電源電圧ＶCCにボン
ディングされると、反転内部信号FP0EBがロウレベルと
される。このため、上記内部信号NEがロウレベルである
ことを条件に、反転内部信号SCBがロウレベルとなり、
ダイナミック型RAMはスタティックカラムモードとされ
る。
内部信号WBは、第75図に示されるように、上記内部信
号MWE及びRWならびに反転内部信号TEBがハイレベルとさ
れ、かつ内部信号RNがハイレベルとされることを条件
に、言い換えるとダイナミック型RAMがマスクドライト
モードとされかつテストモードとされないとき、ロウア
ドレスストローブ信号▲▼がライトイネーブル信
号▲▼に遅れてかつカラムアドレスストローブ信号
▲▼に先立ってロウレベルとされることを条件
に、選択的にハイレベルとされる。この内部信号WBは、
データ入力バッファDIB0〜DIBに供給され、マスクドラ
イトモードにおけるマスクデータの取り込み動作に供さ
れる。
モードコントロール回路MODは、パッドFCKに回路の電
源電圧ＶCCが供給されることで、内部信号FCKをハイレ
ベルとし、ヒューズチェックテストを可能とする。この
とき、パッドVCFには、前述のように、所定のヒューズ
チェック電源電圧が供される。一方、モードコントロー
ル回路MODは、パッドRCKに回路の電源電圧ＶCCが供給さ
れることで、内部信号RCKをハイレベルとし、冗長チェ
ックテストを可能とする。さらに、パッドICTに回路の
電源電圧ＶCCが供給されることで、内部信号ICTをロウ
レベルとし、基準電位発生回路VL及び基板バックバイア
ス電圧発生回路ＶBBＧの動作を選択的に停止する。これ
により、ダイナミック型RAMのスタンバイ電流を停止
し、回路不良によるリーク電流等を確認することができ
る。
さらに、モードコントロール回路MODは、パッドZIPが
回路の電源電圧ＶCCにボンディングされることで、内部
信号ZIPをハイレベルとする。ダイナミック型RAMのＸア
ドレスバッファXAB及びＹアドレスバッファYABならびに
タイミング発生回路TGのCAS系コントロール回路CTGで
は、上記内部信号ZIPがハイレベルとされることで、ZIP
パッケージ形態に対応して設けられる入力バッファ動作
状態とし、対応するパッドを選択的に有効とする。これ
により、ダイナミック型RAMのパッケージ形態が切り換
えられ、効率的な品種展開が図られる。
モードコントロール回路MODは、特に制限されない
が、電圧発生回路HVC及び基準電位電圧発生回路VLなら
びにシグネィチュア出力回路SIGを含む。このうち、電
圧発生回路HVCは、回路の電源電圧ＶCCの二分の一とさ
れる定電圧HVCを形成する。定電圧HVCは、センスアンプ
のプリチャージ回路等に供給されるとともに、プレート
電圧VPLとして、メモリアレイを構成するメモリセルに
供給される。前述のように、プレート電圧VPLは、ダイ
ナミック型RAMがベンダテストモードとされかつVPLスト
レスモードとされるとき、回路の電源電圧ＶCC又は接地
電位ＶSSに選択的に切り換えられる。
３・２・24.テストモードコントロール回路 ダイナミック型RAMは、前述のように、各種のテスト
モードを有し、これらのテストモードを選択的に実行す
るためのテストモードコントロール回路TSTを備える。
テストモードコントロール回路TSTは、第72図に示さ
れるように、データ出力端子Dout（×４ビット構成の場
合、データ入出力端子I/O3）に回路の電源電圧ＶCCを超
える所定の高電圧SVCが供給されたことを識別する高電
圧検出回路SVCと、この高電圧検出回路SVCの出力信号す
なわち内部信号SVCと、上述の内部信号RF,RWならびにタ
イミング信号R1,RG及びC1をもとに、各テストモードの
セットサイクル及びリセットサイクルを判定するセット
サイクル判定回路FSR及びリセットサイクル判定回路FR
とを備える。
このうち、高電圧検出回路SVCは、上記データ出力端
子Dout（又はデータ入出力端子I/O3）に、例えば＋10V
のような高電圧が供給されるとき、その出力信号すなわ
ち内部信号SVCを選択的にハイレベルとする。
次に、セットサイクル判定回路FSRは、タイミング信
号R1がロウレベルとされかつ内部信号RF及びRWがともに
ハイレベルとされることを条件に、言い換えるとダイナ
ミック型RAMがWCBRサイクルとされることを条件に、そ
の出力信号すなわち内部信号FSRを上記内部信号SVCに従
って選択的にハイレベルとし、あるいは反転内部信号TE
Bを選択的にロウレベルとする。すなわち、セットサイ
クル判定回路FSRは、WCBRを識別しかつ内部信号SVCがハ
イレベルとされるとき、ダイナミック型RAMのベンダテ
ストモードを判定し、内部信号FSRをハイレベルとす
る。一方、WCBRを識別しかつ内部信号SVCがロウレベル
とされるとき、ダイナミック型RAMの公開テストモード
を判定し、内部信号TEBをロウレベルとする。これらの
内部信号FSR及びTEBは、リセットサイクル判定回路FRの
出力信号すなわち反転内部信号FRBがロウレベルとされ
ることで、リセットされる。
一方、リセットサイクル判定回路FRは、タイミング信
号RGがハイレベルとされるとき内部信号RFがハイレベル
とされかつ内部信号RWがロウレベルであることを条件
に、言い換えるとダイナミック型RAMがCBRリフレッシュ
サイクルとされかつタイミング信号RGがハイレベルとさ
れることを条件に、あるいは、タイミング信号R1の立ち
上がりエッジにおいてタイミング信号C1がロウレベルと
されかつタイミング信号R1が立ち下がりエッジであるこ
とを条件に、言い換えるとダイナミック型RAMがRASオン
リーリフレッシュサイクルとされかつタイミング信号R1
がロウレベルとされることを条件に、それぞれ選択的に
その出力信号すなわち反転内部信号FRBをロウレベルと
する。前述のように、反転内部信号FRBがロウレベルと
されることで、前述のように、ダイナミック型RAMのベ
ンダテストモード及び公開テストモードが解除される。
ところで、上記内部信号FSRがハイレベルとされると
き、テストモードコントロール回路TSTでは、第74図に
示されるように、ベンダテストモードの具体的に内容を
指定するテストモード設定信号が取り込まれる。すなわ
ち、ベンダテストモードでは、前述のように、アドレス
信号A0〜A10（又は出力イネーブル信号▲▼）すな
わち内部アドレス信号AY0〜AY10（又は▲▼0B）あ
るいはBY0〜BY10としてテストモード設定信号が供給さ
れ、これをもとに、上述の第８表に従って、ダイナミッ
ク型RAMのテスト内容が設定される。このため、まず、
反転内部アドレス信号AY0UBがロウレベルであると、８
ビット同時読み出しテストを指定する内部信号BTEがハ
イレベルとされ、反転内部アドレス信号AY9UBがロウレ
ベルであると、３値テストを指定する内部信号TRIがハ
イレベルとされる。これらの内部信号BTE及びTRIの組み
合わせにより、ダイナミック型RAMの２値又は３値出力
の８ビット同時読み出しテストが選択的に指定される。
一方、内部アドレス信号BY1がロウレベルであると、VPL
ストレスモード１を指定する内部信号VPLLがロウレベル
とされ、内部アドレス信号BY2がハイレベルであると、V
PLストレスモード２を指定する内部信号VPLHがロウレベ
ルとされる。さらに、内部アドレス信号AY10（又はOE0
B）がハイレベルであると、ＶBB停止モードを指定する
内部信号VBSがハイレベルとされる。
テストモードコントロール回路TSTは、さらに、上記
８ビット同時読み出しテストにおいて、メインアンプMA
0〜MA7を介して出力される読み出しデータを照合し、そ
の結果を対応するデータ出力バッファDOB0〜DOB3に伝達
する４個の試験データ照合回路SX4Tと１個の試験データ
照合回路SX1Tを備える。これらの試験データ照合回路の
出力は、上述の結合回路CBS0〜CBS7の出力端子ととも
に、対応するデータ出力バッファDOB0〜DOB3の相補入力
端子に結線論理結合される。
試験データ照合回路SX4Tは、第73図に示されるよう
に、ダイナミック型RAMが×４ビット構成とされるとき
選択的に動作状態とされ、対応する２個のメインアンプ
MA0及びMA1ないしMA6及びMA7の相補出力信号ＭO0及びＭ
O1ないしＭO6及びＭO7を受け、その相補出力信号ＣB0〜
ＣB3を選択的に形成する。すなわち、ダイナミック型RA
Mが×４ビット構成とされかつ公開テストモード又はベ
ンダテストの２値テストモードとされる場合、試験デー
タ照合回路SX4Tは、対応する２ビットの読み出しデータ
が一致しているとその相補出力信号を論理“1"とし、不
一致であるとその相補出力信号を論理“0"とする。とこ
ろが、ダイナミック型RAMが×４ビット構成とされかつ
ベンダテストの３値テストモードとされる場合、対応す
る２ビットの読み出しデータが一致しているとその相補
出力信号を読み出しデータにあわせて論理“1"又は論理
“0"とし、不一致であるとその相補出力信号をハイイン
ピーダンス状態とする。
一方、試験データ照合回路SX1Tは、第73図に示される
ように、ダイナミック型RAMが×１ビット構成とされる
とき選択的に動作状態とされ、８個のメインアンプMA0
〜MA7の相補出力信号ＭO0〜ＭO7を受け、その相補出力
信号ＣB2を選択的に形成する。すなわち、ダイナミック
型RAMが×１ビット構成とされかつ公開テストモード又
はベンダテストの２値テストモードとされる場合、試験
データ照合回路SX1Tは、８ビットの読み出しデータがす
べて一致しているとその相補出力信号ＣB2を論理“1"と
し、不一致であるとその相補出力信号ＣB2を論理“0"と
する。ところが、ダイナミック型RAMが×４ビット構成
とされかつベンダテストの３値テストモードとされる場
合、８ビットの読み出しデータがすべて一致していると
その相補出力信号ＣB2を読み出しデータにあわせて論理
“1"又は論理“0"とし、不一致であるとその相補出力信
号ＣB2をハイインピーダンス状態とする。
３・２・25.基板バックバイアス電圧発生回路 ダイナミック型RAMは、回路の電源電圧ＶCCをもと
に、所定の負の電圧とされる基板バックバイアス電圧Ｖ
BBを形成する基板バックバイアス電圧発生回路ＶBBＧを
内蔵する。
基板バックバイアス電圧発生回路ＶBBＧは、特に制限
されないが、第77図に示されるように、１個のレベル検
出回路LVMと、２個の発振回路OSC1及びOSC2ならびに３
個の電圧発生回路VG1（第１の電圧発生回路）及びVG2
（第２の電圧発生回路）ならびにVG3（第３の電圧発生
回路）を備える。
レベル検出回路LVMは、上述のテストモードコントロ
ール回路TSTからハイレベルの内部信号ICTが供給される
ことで、選択的に動作状態とされる。この動作状態にお
いて、レベル検出回路LVMは、基板バックバイアス電圧
ＶBBの絶対値が所定値以下となったことを識別し、その
出力信号すなわち内部信号VB1を選択的にハイレベルと
する。この内部信号VB1は、ダイナミック型RAMが選択状
態とされ上述のタイミング信号R1がハイレベルとされる
ことで、基板バックバイアス電圧ＶBBの値に関係なく、
強制的にハイレベルとされる。
発振回路OSC1は、リング状に結合されることで１個の
リングオシレータを構成する５個のCMOS論理ゲート回路
を含む。このリングオシレータは、上記内部信号VB1が
ハイレベルとされかつ上記内部信号VBSがロウレベルで
あることを条件に、選択的に動作状態とされ、所定の周
波数を有するパルス信号を形成する。上記パルス信号
は、直列形態とされる９段のインバータ回路を経た後、
さらに６段のインバータ回路を経て電圧発生回路VG1に
供給され、また５段のインバータ回路を経て電圧発生回
路VG2に供給される。これにより、電圧発生回路VG1及び
VG2に供給されるパルス信号は、180度の位相差を持つも
のとされる。
電圧発生回路VG1及びVG2は、所定のブースト容量をそ
れぞれ含み、対応する上記パルス信号に従った基板バッ
クバイアス電圧ＶBBを形成する。ここで、これらのパル
ス信号は、前述のように、180度の位相差を持つため、
基板バックバイアス電圧ＶBBの変動が抑制され、ダイナ
ミック型RAMの動作がより安定化される。
一方、発振回路OSC2は、上記発振回路OSC1と同様な回
路構成とされ、上記内部信号ICTがハイレベルであるこ
とを条件に定常的に動作状態とされる。この動作状態に
おいて、発振回路OSC2は、所定の周波数とされるパルス
信号を形成し、電圧発生回路VG3に供給する。
電圧発生回路VG3は、上記電圧発生回路VG1及びVG2と
同様な回路構成とされ、発振回路OSC2から供給されるパ
ルス信号をもとに、上記基板バックバイアス電圧ＶBBを
形成する。この実施例において、電圧発生回路VG3は、
上記電圧発生回路VG1及びVG2に比較して小さな電流供給
能力を持つように設計される。
以上の実施例に示されるように、この発明をダイナミ
ック型RAM型の半導体記憶装置に適用することで、次の
ような作用効果が得られる。すなわち、 （１）複数のパッケージ仕様を有するダイナミック型RA
M等において、各パッケージ形態に対応して最適位置に
配置される複数のボンディングパッドと、これらのボン
ディングパッドに対応して設けられる複数のバッファ
と、対応する所定のボンディング処理が選択的に実施さ
れることで上記複数のバッファつまり上記複数のボンデ
ィングパッドを選択的に有効とする制御用ボンディング
パッドとを備える共通半導体基板を用意する。これによ
り、一つの共通半導体基板をもとに複数のパッケージ仕
様を実現できるため、複数のパッケージ仕様を有するダ
イナミック型RAM等の品種展開を効率化できるという効
果が得られる。
（２）上記（１）項において、複数のバッファのそれぞ
れを対応するボンディングパッドに近接して配置し、対
応する複数のバッファの出力端子をそれぞれ結線論理形
態とすることで、入力又は出力信号の伝達遅延時間を縮
小し、相応してダイナミック型RAM等の動作を高速化で
きるという効果が得られる。
（３）Ｘアドレスバッファの各単位回路の出力端子とリ
フレッシュカウンタの対応する単位回路の出力端子をそ
れぞれ結線論理形態とすることで、Ｘアドレス信号の伝
達遅延時間を縮小し、ダイナミック型RAM等の動作を高
速化できるという効果が得られる。
（４）アドレス遷移検出回路を、半導体基板面に分散配
置される１個又は複数個のアドレス入力パッドに対応し
て設けられる複数の単位回路と、これらの単位回路の出
力信号を受ける共通回路とにより構成し、上記複数の単
位回路を、対応するアドレス入力パッドにそれぞれ近接
して配置し、上記共通回路を、半導体基板面のほぼ中央
部に配置することで、アドレス信号の伝達遅延時間を縮
小し、アドレス遷移検出回路の動作を高速化できるとい
う効果が得られる。
（５）ダイナミック型RAM等のメモリアレイを分割ワー
ド線方式とし、半導体基板面の短辺に平行する中心線に
より少なくとも２分割する。そして、ワード線駆動回路
を含む周辺回路の一部を上記中心線にそって配置し、メ
モリアレイを、上記周辺回路の一部をはさみかつそのワ
ード線が半導体基板面の各短辺にむかって対称的に延長
されるべく配置する。これにより、Ｘ系選択回路におけ
る選択信号等の伝達遅延時間を縮小し、ダイナミック型
RAMのアクセスタイムを高速化できるという効果が得ら
れる。
（６）上記（５）項において、Ｘ系選択回路を構成する
ワード線駆動回路及びＸプリデコーダならびにＸ系冗長
回路等の単位回路を、半導体基板面の短辺に平行する中
心線をはさんで対称的に配置することで、ダイナミック
型RAM等の周辺回路のレイアウト及びレイアウト設計を
効率化できるという効果が得られる。
（７）メモリアレイを、半導体基板面の短辺及び長辺に
平行する二つの中心線により少なくとも４分割して配置
する。また、周辺回路の一部を、半導体基板面の短辺に
平行する中心線にそって配置し、周辺回路の他の一部
を、メモリアレイの外側に半導体基板面の各短辺に平行
して配置する。そして、これらの周辺回路及びメモリア
レイに回路の電源電圧又は接地電位を供給するための電
源供給幹線を、半導体基板面の長辺に平行する中心線に
そって配置される第１の電源供給線と、上記周辺回路の
一部又は他の一部にそってそれぞれ配置されかつ上記第
１の電源供給線を介して共通結合される複数の電源供給
線とにより構成し、いわゆる王字状に配置する。これに
より、電源供給幹線の総合的なインピーダンスを削減
し、電源ノイズを抑制して、ダイナミック型RAM等の動
作を安定化できるという効果が得られる。
（８）上記（７）項において、電源供給幹線に回路の電
源電圧又は接地電位を伝達するためのボンディングパッ
ドを、上記第１の電源供給線の一端又は他端に近接して
配合する。また、この第１の電源供給線の一部又は全部
を、複数層の金属配線層により構成する。これにより、
電源供給幹線の総合的なインピーダンスをさらに削減
し、ダイナミック型RAM等の動作をさらに安定化できる
という効果が得られる。
（９）上記（７）及び（８）項において、周辺回路の一
部及び他の一部間を結合する信号線を、上記第１の電源
供給線にそって配置し、これらの信号線に関する入力及
び出力ノードを、上記第１の電源供給線に近接する位置
に配置する。これにより、上記信号線を介して伝達され
る信号の伝達遅延時間を縮小し、ダイナミック型RAM等
の動作を高速化できるという効果が得られる。
（10）アドレス信号の各ビットに対応して設けられるア
ドレスバッファの単位回路を、対応するボンディングパ
ッドに近接して配置することで、対応するアドレス信号
の伝達遅延時間を縮小し、ダイナミック型RAM等の動作
を高速化できるという効果が得られる。
（11）上記（10）項において、Ｘアドレス信号及びＹア
ドレス信号を時分割的に供給し、Ｙアドレスバッファの
各単位回路を、Ｘアドレスバッファの対応する単位回路
よりもさらに対応するボンディングパッドに近接して配
置することで、スタティックカラムモード等における連
続動作のサイクルタイムを律則するＹアドレス信号の伝
達遅延時間を縮小し、ダイナミック型RAM等の動作をさ
らに高速化できるという効果が得られる。
（12）周辺回路を構成する回路素子を、半導体基板面に
所定の間隔をおいて帯状に設けられる素子領域に形成
し、これらの回路素子間を結合する信号線を、上記素子
領域の間に設けられる配線領域に形成することで、ラン
ダム論理回路を基本構成とする周辺回路のレイアウトを
効率化できるという効果が得られる。
（13）上記（12）項において、配線領域に２層の金属配
線層を設け、このうち、上層の金属配線層を、素子領域
と平行して配置されかつ各回路素子間を結合するための
主信号線として用い、下層の金属配線層を、上記回路素
子と対応する上記主信号線とを結合するための引出し信
号線として用いる。これにより、比較的長い距離にわた
って配置される主信号線の抵抗値を抑え、信号の伝達遅
延時間を縮小して、ダイナミック型RAM等の動作を高速
化できるという効果が得られる。
（14）共通半導体基板のフォトマスクの一部を変更する
ことで複数の品種を提供しうるダイナミック型RAM等に
おいて、所定の信号線を、品種ごとに異なる用途の信号
線として用いる。これにより、上記共通半導体基板面の
比較的狭い配線領域を比較的長い距離にわたって配置さ
れる信号線の数を削減し、ダイナミック型RAM等のレイ
アウトを効率化できるという効果が得られる。。
（15）半導体基板面を比較的長い距離にわたって配置さ
れ、かつその一端及び他端が二つの駆動回路の出力端子
にそれぞれ結合されるプリチャージ制御信号線等を、対
応する制御信号が上記二つの駆動回路を経てその一端及
び他端に伝達されるまでの時間差に応じた所定の位置で
切断する。これにより、伝達時間の偏りによって生じる
貫通電流を防止できるという効果が得られる。
（16）カラムアドレスストローブ信号及びライトイネー
ブル信号がロウアドレスストローブ信号に先立ってロウ
レベルとされ、かつ上記ロウアドレスストローブ信号に
立ち下がりエッジにおいて他の所定の外部端子に回路の
電源電圧を超える所定の高電圧が供給されることを条件
に、ベンダテストモードのセットサイクルを判定する。
また、上記ロウアドレスストローブ信号の立ち下がりエ
ッジにおいて供給される所定のアドレス信号の組み合わ
せにより、上記ベンダテストの具体的内容を選択的に指
定する。これにより、パッケージ封入後において、かつ
通常のメモリアクセスでは有りえない起動制御信号の組
み合わせをもって、ダイナミック型RAM等の各種試験動
作を選択的に実施できるという効果が得られる。
（17）ベンダテストモードにおいて、例えば内部電圧を
形成する電圧発生回路等の動作を実質的に停止させ、こ
のとき、上部内部電圧の値を、所定の外部端子を介して
供給される試験信号に従って選択的にかつ段階的に設定
できるようにすることで、例えばプレートストレス状態
あるいはスタンバイ電流停止状態でのメモリセルテスト
やリーク電流テストを効率的に実施できるという効果が
得られる。
（18）指定されるデータ線が選択的に接続されるコモン
I/O線と、上記コモンI/O線が選択的に接続されるスタテ
ィック型のメインアンプと、上記コモンI/O線及びメイ
ンアンプを選択的に接続するコモンI/O線選択回路とを
具備するダイナミック型RAM等において、上記コモンI/O
線から上記メインアップの出力ノードに至る相保信号線
を、選択的に接続又は切断されるスイッチ手段の前段又
は後段あるいは所定の中間ノードでそれぞれイコライズ
する。これにより、上記各ノードにおけるレベル変化を
高速化し、ダイナミック型RAM等の書き込み又は読み出
し動作を高速化できるという効果が得られる。
（19）上記（18）項において、メモリアレイをいわゆる
縦型配置し、上記コモンI/O線を、対称的に配置される
二つのメモリアレイにわたって配置しかつ一方のメモリ
アレイの外側において対応するコモンI/O線選択回路と
結合する。このとき、上記結合ノードならびに対応する
二つのメモリアレイの中間ノードにおいて、コモンI/O
線をそれぞれイコライズする。これにより、コモンI/O
線のイコライズ処理を高速化し、ダイナミック型RAM等
の動作をさらに高速化できるという効果が得られる。
（20）上記（18）及び（19）項において、スタティック
カラムモード等による連続書き込み動作を制御するため
のライトパルスを、上記イコライズ処理を制御するタイ
ミング信号をもとに形成することで、上記ライトパルス
を効果的に形成できるため、ダイナミック型RAM等のス
タティックカラムモード等における連続書き込み動作を
高速化できるという効果が得られる。
（21）基板バックバイアス電圧発生回路に、所定のパル
ス信号をもとに基板バックバイアス電圧を形成する第１
の電圧発生回路と、上記パルス信号の反転信号をもとに
上記基板バックバイアス電圧を形成する第２の電圧発生
回路とを設ける。これにより、上記基板バックバイアス
電圧の上記パルス信号に同期したレベル変動を制御し、
ダイナミック型RAM等の動作を安定化できるという効果
が得られる。
（22）Ｘ系冗長回路に、対応する冗長ワード線に割り当
てられた不良アドレスと外部から指定されるアドレスと
が一致し又は一致しないことをそれぞれ判定するアドレ
ス一致検出回路及びアドレス不一致検出回路を設け、こ
れらの出力信号を、対応する条件が成立するときに選択
的に有効とすることで、クリティカルパスとなる冗長回
路の伝達遅延時間を縮小し、ダイナミック型のRAM等の
動作を高速化できるという効果が得られる。
（23）Ｘ系選択回路を構成するワード線選択タイミング
信号発生回路及び冗長ワード線選択タイミング信号発生
回路ならびに冗長Ｘアドレスデコーダを、そのプリチャ
ージされた出力ノードが対応する条件で選択的に引抜か
れる選択引抜き型回路により構成し、Ｘアドレスデコー
ダを、その出力ノードが所定の条件で選択的にチャージ
される選択充電型回路により構成することで、Ｘ系選択
回路の消費電流を削減しつつ、その動作を高速化できる
という効果が得られる。
（24）Ｘプリデコーダの出力信号を、ダイナミック型RA
Mが選択状態とされるとき選択的にかつ択一的に有効と
し、各Ｘアドレス信号のリセットタイミングを、その用
途に応じて変化される。これにより、内部アドレス信号
やＸプリデコーダの出力信号に従ってシーケンス制御を
行うことができるため、周辺回路の回路構成を簡素化
し、相応してダイナミック型RAMの動作を高速化できる
という効果が得られる。
（25）タイミング発生回路に、メモリアレイを構成する
ワード線と実質的にほぼ同一の構造とされかつ等価な電
気的特性を持つようにされるモニタ用ワード線と、上記
ワード線に選択的に供給されるワード線選択信号が上記
モニタ用ワード線の遠端に到達したことを識別するワー
ド線モニタ回路とを設けることで、ワード線の選択動作
が終了したことを的確に判定できるため、タイミング発
生回路ひいてはダイナミック型RAM等の動作を安定化で
きるという効果が得られる。
（26）上記（25）項において、モニタ用ワード線を２本
設け、このうち、一方のモニタ用ワード線の他端を、比
較的高い論理スレッシホルドレベルを有する論理ゲート
回路の入力端子に結合し、他方のモニタ用ワード線の他
端を、比較的低い論理スレッシホルドレベルを有する論
理ゲート回路の入力端子に結合する。そして、例えばレ
ーザトリミングによってこれらの論理ゲート回路の出力
信号を選択的に有効とする。これにより、ワード線モニ
タ回路の判定動作をより的確とし、ダイナミック型RAM
の動作をより安定化できるという効果が得られる。
（27）データ出力バッファを、前段回路から出力される
相補主力信号を受けこれを保持するラッチと、上記ラッ
チの相補出力信号を選択的に伝達する一対のナンドゲー
ト回路と、上記一対のナンドゲート回路の相補出力信号
を反転して伝達する一対のインバータ回路と、回路の電
源電圧及び接地電位間に直列形態に設けられそれぞれの
ゲートに上記一対のインバータ回路の相補出力信号を受
けかつその共通結合されたソース及びドレインがデータ
出力端子又はデータ入出力端子に結合される一対のＮチ
ャンネル型の出力MISFETとにより構成することで、デー
タ出力バッファの回路構成を最適化し、ダイナミック型
RAM等の出力動作を高速化できるという効果が得られ
る。
（28）上記（27）項において、上記ラッチの非反転及び
反転入出力ノードを、前段回路から新しい相補出力信号
が伝達される直前において一時的にイコライズし、その
間、出力を一時的にハイインピーダンス状態とする。こ
れにより、データ出力バッファの動作を高速化し、ダイ
ナミック型RAM等の単一読み出し動作ならびにスタティ
ックカラムモードによる連続読み出し動作をさらに高速
化できるという効果が得られる。
（29）センスアンプを構成するそれぞれ一対のＰチャン
ネルMOSFET及びＮチャンネルMOSFETのソース，ゲート及
びドレイン領域ならびにコンタクト等を、対応する相補
データ線の延長方向と直角をなす直線をはさんで線対称
となるべく、かつそれぞれが上記直線と平行すべくレイ
アウトする。これにより、例えばマスクずれ等によって
各相補データ線の非反転信号及び反転信号に生じる寄生
容量の変化を相殺できるため、ダイナミック型RAM等の
読み出し動作を安定化できるという効果が得られる。
（30）入力保護回路に、金属配線層を介して対応するボ
ンディングパッドに結合される入力拡散層と、上記入力
拡散層と対向して形成され金属配線層を介して回路の電
源電圧又は接地電位に結合される第２及び第３の拡散層
を設けることで、上記パッドと回路の電源電圧及び接地
電位間に、スパイクノイズを高速に吸収するラテラルバ
イポータトランジスタをそれぞれ形成できるため、ダイ
ナミック型RAMの入力保護特性を改善できるという効果
が得られる。
（31）上記（30）項において、上記入力拡散層ならびに
第２及び第３の拡散層の全部又は互いに対向する前縁部
の周囲及び下層に、所定のウェル領域を形成すること
で、ブレークダウン時における入力拡散層の破壊を防止
できるとともに、半導体基板に対するサージ吸収を抑
え、基板電位の変動を抑制できるという効果が得られ
る。
（32）内部回路の入力又は出力端子と対応するボンディ
ングパッドとの間に設けられる保護抵抗として、一対の
拡散層がウェル領域をはさんで対向して形成されること
によって構成されるウェル抵抗を用いることで、保護抵
抗のレイアウト所要面積を削減し、ダイナミック型RAM
等のチップ面積を縮小できるという効果が得られる。
（33）入力保護回路に設けられるクランプMOSFETのドレ
インを、そのほぼ全域の上層にわたって形成される金属
配線層ならびに複数のコンタクトを介して、内部回路の
入力又は出力端子あるいは保護抵抗に結合することで、
クランプMOSFETのドレイン領域における電流分布を均一
化し、そのクランプ特性を安定化できるという効果が得
られる。
（34）入力拡散層の一部を囲むように形成されかつ金属
配線層を介して回路の電源電圧に結合される第２の拡散
層と、上記入力拡散層の他の一部を囲むように形成され
かつ金属配線層を介して回路の接地電位に結合される第
３の拡散層を設けることで、入力パッドと回路の電源電
圧又は接地電位間に等価的に形成されるラテラルバイポ
ーラトランジスタのオン抵抗を削減し、入力保護回路の
保護特性を改善できるという効果が得られる。
（35）上記（34）項において、入力拡散層と金属配線層
すなわち対応するパッドを結合するための複数のコンタ
クトの下層に、所定のウェル領域を形成することで、上
記コンタクト下部の入力拡散層と半導体基板との間の耐
圧を高めることができるという効果が得られる。
（36）上記（34）項及び（35）項において、入力拡散層
と対応するパッドを結合するための金属配線層を、上記
第２及び第３の拡散層を一部の上層にわたって形成し、
上記第２又は第３の拡散層と回路の電源電圧又は接地電
位を結合するための金属配線層を、上記入力拡散層の一
部の上層にわたって形成する。これにより、各パッドと
回路の電源電圧及び接地電位との間に、比較的大きなし
きい値電圧を持つ双方向のクランプMOSFETを等価的に形
成できるため、入力保護回路の耐電源電圧及び耐接地電
位特性を改善できるという効果が得られる。
（37）ポリシリコン等により形成されかつ実質的にMOSF
ETのゲート電極として作用するゲート層と、上記ゲート
層に入力信号を伝達する金属配線層とを、少なくとも２
個のコンタクトを介して結合することで、ゲート層にお
ける入力信号の伝達遅延時間を縮小し、相応してMOSFET
を含む周辺回路ひいてはダイナミック型RAMの動作を高
速化できるという効果が得られる。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、この発明は、上記実施例に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることは言うまでもない。例えば、ダイナ
ミック型RAMは、DIP,SOJ及びZIP以外のパッケージ仕様
を持つものであってもよいし、パッケージ仕様を切り換
えるための制御用ボンディングパッドを複数個備えるこ
ともよい。また、パッケージ仕様を切り換えるための具
体的な方法は、種々の実施例が考えられる。Ｘアドレス
信号及びＹアドレス信号のビット数や各ビットの用途
は、この実施例による制約を受けないし、これらのアド
レス信号に対応するボンディングパッドの配置やその組
み合わせ等も同様である。メモリマットは、さらに多数
のメモリマットに分割されることもよいし、各メモリア
レイは、例えばシェアドセンスアンプ方式を採るもので
あってもよい。また、各メモリアレイには、任意数の冗
長ワード線及び冗長相補データ線を設けることができる
し、各冗長回路に設けられる不良アドレスROMも、特に
ヒューズ手段である必要はない。ベンダテストモードに
おける試験動作の具体的内容は、種々の実施例が考えら
れるし、専用のリセットサイクルを有するものであって
もよい。保護回路として示されるいくつかの実施例は、
他の組み合わせをもって応用できるし、各拡散層や金属
配線層の形状は、一例に過ぎない。半導体基板に用意さ
れる金属配線層は、アルミニウム又はその合金である必
要はないし、３層又はそれ以上の金属配線層が用意され
ることもよい。さらに、各回路図に示される具体的な回
路構成や、各配置図に示される具体的なレイアウトなら
びに起動制御信号やアドレス信号及びタイミング信号等
の組み合わせ及びそれらの論理レベル等は、種々の実施
形態を採りうる。
以上の説明では、主として本発明者によってなされた
発明をその背景となった利用分野であるダイナミック型
RAMに適用した場合について説明したが、それに限定さ
れるものではなく、例えば、ボンディングオプションに
よるパッケージ仕様の切り換えや保護回路ならびに出力
バッファ等に関する発明は、種々の半導体集積回路装置
に適用できるし、その他の発明も、スタティック型RAM
等の各種半導体記憶装置やこれらの半導体記憶装置を含
むディジタル集積回路等に適用できる。本発明は、少な
くとも複数のパッケージ仕様を有し、入出力ボンディン
グパッド又は出力バッファを有する半導体集積回路装
置、あるいは複数のメモリマット又は内部電圧発生回路
等を有する半導体記憶装置に広く適用できる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、複数のパッケージ仕様を有するダイナ
ミック型RAM等において、各パッケージ形態に対応して
最適位置に配置される複数のボンディングパッドと、こ
れらのボンディングパッドに対応して設けられる複数の
バッファと、対応する所定のボンディング処理が選択的
に実施されることで上記複数のバッファつまり上記複数
のボンディングパッドを選択的に有効とする制御用ボン
ディングパッドとを備える共通半導体基板を用意し、こ
れを複数のパッケージ仕様で共有する。また、ダイナミ
ック型RAM等のメモリアレイを、半導体基板面の短辺及
び長辺に平行する二つの中心線により少なくとも４分割
して配置し、半導体基板面の短辺に平行する中心線にそ
ってＸ系選択回路を含む周辺回路を、またメモリアレイ
の外側に半導体基板面の各短辺に平行して周辺回路の他
の一部を配置する。このとき、電源供給幹線を、半導体
基板面の長辺に平行する中心線にそって配置される第１
の電源供給線と、上記各周辺回路にそって配置され上記
第１の電源供給線によって共通結合される複数の電源供
給線とにより構成する。その結果、複数のパッケージ仕
様を有するダイナミック型RAM等の半導体記憶装置の品
種展開を効率化できるとともに、電源ノイズを抑制しレ
イアウト所要面積を縮小しつつ、信号伝達遅延時間を縮
小できるため、ダイナミック型RAM等の動作の高速化及
び安定化を図ることができる。これにより、ダイナミッ
ク型RAM等の性能及び信頼性を高め、その低コスト化を
推進することができる。
【図面の簡単な説明】
第１図ないし第３図は、この発明が適用されたダイナミ
ック型RAMの一実施例を示す全体ブロック図である。 第４図は、この発明が適用されたダイナミック型RAMの
一実施例を示すパッケージ外観図、第５図及び第６図
は、その一実施例を示す端子配置図、第７図ないし第11
図は、その一実施例を示すリードフレーム外観図、第12
図は、その一実施例を示すパッド配置図である。 第13図は、この発明が適用されたダイナミック型RAMの
一実施例を示す全体配置図、第14図ないし第22図は、そ
の一実施例を示す部分配置図又は拡大配置図である。 第23図及び第24図は、この発明が適用されたダイナミッ
ク型RAMの二つの実施例を示す電源幹線図である。 第25図ないし第41図は、この発明が適用されたダイナミ
ック型RAMの各動作サイクルの一実施例を示すタイミン
グ図、第42図ないし第79図は、各部の具体的な回路構成
の一実施例を示す回路図である。 第80図ないし第82図は、この発明が適用されたダイナミ
ック型RAMの一実施例を示す信号波形図、第83図及び第8
4図は、そのマット選択概念図及び選択方式概念図であ
る。 第85図は、この発明が適用されたダイナミック型RAMの
配線領域の一実施例を示す断面図、第86図ないし第88図
は、プリチャージ制御信号線及びモニタ用ワード線なら
びにセンスアンプの一実施例を示す配置図である。 第89図及び第90図は、この発明が適用されたダイナミッ
ク型RAMの入力保護回路のいくつかの実施例を示す等価
回路図、第91図は、従来のダイナミック型RAMの入力保
護回路の一例を示す等価回路図、第92図ないし第97図
は、この発明が適用されたダイナミック型RAMの入力保
護回路のいくつかの実施例を示す配置図、第98図は、従
来のダイナミック型RAMの入力保護回路の一例を示す配
置図である。 第99図は、この発明が適用されたダイナミック型RAMの
周辺回路に含まれるMOSFETの一実施例を示す配置図であ
る。 TG……タイミング発生回路、RTG……▲▼系コン
トロール回路、CTG……▲▼系コントロール回
路、WTG……▲▼系コントロール回路、OTG……デー
タ出力コントロール回路、MOD……モードコントロール
回路、MAT0〜MAT7……メモリマット、YAD0〜YAD7……Ｙ
アドレスデコーダ、MARY00・MARY01〜MARY70・MARY71…
…メモリアレイ、SAP00・SAP01〜SAP70・SAP71……Ｐ型
センスアンプ、SAN00・SAN01〜SAN70・SAN71……Ｎ型セ
ンスアンプ、CSW00・CSW01〜CSW70・CSW71……カラムス
イッチ、XAD00・XAD01〜XAD70・XAD71……Ｘアドレスデ
コーダ、PXAD……Ｘプリデコーダ、AXNL……Ｘプリデコ
ーダ単位回路、PYAD……Ｙプリデコーダ、AYNL……Ｙプ
リデコーダ単位回路、XAB……Ｘアドレスバッファ、XAB
C……アドレスバッファ制御回路、YAB……Ｙアドレスバ
ッファ、ATD0〜ATD4……アドレス遷移検出回路、WLC…
…ワード線制御回路、XU,XD……ワード線選択タイミン
グ信号発生回路、XDGB0〜XDGB7……Ｘデコーダ制御回
路、XIJ……ワード線駆動信号発生回路、XRIJ……冗長
ワード線駆動信号発生回路、MSL……マット選択回路、R
FC……リフレッシュカウンタ、XRC0〜XRC3……Ｘ系冗長
回路、XRE……冗長イネーブル回路、XCMP……アドレス
比較回路、YRC0〜YRC3……Ｙ系冗長回路、YRE……冗長
イネーブル回路、YCMP……アドレス比較回路、NBC……
ニブルカウンタ、IOEQ0〜IOEQ3……コモンソース線イコ
ライズ回路、IOS0〜IOS15……コモンI/O線選択回路、MA
D……メインアンプ駆動回路、MA0〜MA7……メインアン
プ、CSB0〜CSB7……メインアンプ結合回路、DIB0〜DIB3
……データ入力バッファ、DOB0〜DOB3……データ出力バ
ッファ、VL……基準電位発生回路、HVC……プレート電
圧発生回路、ＶBBＧ……基板バックバイアス電圧発生回
路、OSC0,OSC1……発振回路、VG1〜VG3……電圧発生回
路、TST……テストモードコントロール回路、SX1T,SX4T
0〜SX4T3……試験データ照合回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/04 Ｅ 23/50 Ｇ１１Ｃ 11/34 ３７１Ｋ 27/04 ３７１Ａ (72)発明者 小口 聡 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 中村 尚 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 内山 博之 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 武隈 俊次 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 迫村 茂俊 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 宮沢 一幸 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 石原 政道 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 堀 陵一 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 木崎 健 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 小山 芳久 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 井伊 晴雄 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 村中 雅也 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 青柳 秀朋 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 松浦 展巳 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (56)参考文献 特開 昭61−278160（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 27/108 H01L 27/04 H01L 23/50 G11C 11/34 H01L 21/66

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】第１パッケージ形態及び第２パッケージ形
    態に共通に使用可能な半導体基板を有する半導体記憶装
    置であって、 上記第１パッケージ形態において使用され上記第２パッ
    ケージ形態において使用されない第１パッドと、上記第
    ２パッケージ形態において使用され上記第１パッケージ
    形態において使用されない第２パッド及び上記第１パッ
    ケージ形態であるか上記第２パッケージ形態であるかを
    指示する電圧を受ける第３パッドとが上記半導体基板上
    に配置され、 上記第１パッドに結合され上記第１パッドに供給される
    信号を受けて出力信号を形成する第１バッファと、 上記第２パッドに結合され上記第２パッドに供給される
    信号を受けて出力信号を形成する第２バッファと、 上記第３パッドに結合され、上記第１又は第２パッドを
    上記第３パッドに供給される電圧に基づいて所定の電圧
    に固定する回路とを備え、 上記第１バッファの出力端子と上記第２バッファの出力
    端子から出力される信号が論理和回路を通して取り込ま
    れることを特徴とする半導体記憶装置。
  2. 【請求項２】請求項１の半導体記憶装置において、 上記第１及び第２パッドは、複数ビットからなる外部ア
    ドレスの同一桁番号のビットと対応するものであること
    を特徴とする半導体記憶装置。
  3. 【請求項３】請求項２の半導体記憶装置において、 通常アクセスサイクル期間に出力がハイインピーダンス
    状態に制御されるリフレッシュカウンタを更に備え、 上記第１バッファと第２バッファとは対応する第１パッ
    ド又は第２パッドが所定の電圧に固定されたとき又はリ
    フレッシュサイクル期間にハイインピーダンス状態に制
    御されるものであり、 上記リフレッシュカンウタ及び上記第１バッファと第２
    バッファのそれぞれは、オープンドレイン型MOSトラン
    ジスタで出力回路が構成され、それのソースと回路の接
    地電位との間に接続されるスイッチMOSFETのオフ状態に
    より上記出力ハイインピーダンス状態にされるものであ
    り、 上記オープンドレイン型MOSトランジスタのうち対応す
    るもののドレイン出力端子が共通に接続されてワイヤー
    ド論理和回路を構成するものであることを特徴とする半
    導体記憶装置。
  4. 【請求項４】請求項３の半導体記憶装置において、 上記オープンドレイン型MOSトランジスタは、相補の内
    部アドレス信号に対応した一対とされ、それぞれのドレ
    イン出力端子が共通接続されてなる共通ノード対には終
    端回路が設けられるものであり、 上記終端回路は、上記共通ノード対の一方のノードに結
    合されるゲートと、上記共通ノード対の他方のノードと
    電源電圧との間に結合されるソース−ドレイン経路を有
    する第1MOSトランジスタと、上記共通ノード対の上記他
    方のノードに結合されるゲートと、上記電源電圧と上記
    一対の共通ノード対の上記一方との間に結合されるソー
    ス−ドレイン経路を持つ第2MOSトランジスタと、上記電
    源電圧と上記共通ノード対との間に結合されるプルアッ
    プMOSトランジスタを含むことを特徴とする半導体記憶
    装置。
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