JP2006222252A - 半導体記憶装置及びその負荷試験方法 - Google Patents

半導体記憶装置及びその負荷試験方法 Download PDF

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Abstract

【課題】 コア部とインターフェース部がそれぞれ別チップにより構成された半導体記憶装置であって、バーンインテストなどの負荷試験を行ってもインターフェースチップが破損しない半導体記憶装置を提供する。
【解決手段】 少なくともメモリセルが形成されたコアチップ１１０と、少なくともメモリセルに対する周辺回路が形成されたインターフェースチップ１２０と、外部端子群とを備え、外部端子群は、インターフェースチップ１２０の内部回路に接続されることなくコアチップ１１０の内部回路に接続されたコア用電源端子１３１と、コアチップ１１０の内部回路に接続されることなくインターフェースチップ１２０の内部回路に接続されたインターフェース用電源端子１３２とを含んでいる。これにより、両チップに対してそれぞれ最適な動作電圧を与えることが可能となる。
【選択図】 図１

Description

本発明は、半導体記憶装置及びその負荷試験方法に関し、特に、メモリセルが形成されたコア部と、メモリセルに対する周辺回路が形成されたインターフェース部がそれぞれ別チップにより構成された半導体記憶装置及びその負荷試験方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、近年ますます増大し、高速化も要求されている。記憶容量の増大は、これまで主にメモリセルの小型化とチップサイズの大型化によって達成されてきたが、メモリセルの小型化には一定の物理的限界があり、また、チップサイズの大型化は歩留まりの低下を招くとともに高速化を妨げるという問題がある。
この問題を根本的に解決する方法として、メモリセルが形成されたコア部と、メモリセルに対する周辺回路が形成されたインターフェース部をそれぞれ別チップとする方法が提案されている（特許文献１参照）。この方法によれば、従来１チップであった半導体記憶装置が複数のチップに分割されることから、１チップ当たりのチップサイズを大幅に低減することが可能となる。このため、この方法によれば、高い歩留まりを確保しつつ、さらなる大容量化を実現できるものと期待されている。
しかも、コア部とインターフェース部を別チップとした場合、コアチップについてはメモリプロセスにて製造し、インターフェースチップについてはロジックプロセスにて製造することが可能である。一般的に、ロジックプロセスにて製造されたトランジスタは、メモリプロセスにて製造されたトランジスタに比べて高速動作が可能であるため、インターフェースチップをロジックプロセスにて製造すれば、従来に比べインターフェースチップ部の回路を高速に動作させる事が可能となり、結果的に、半導体記憶装置の高速化を達成することが可能となる。しかも、インターフェースチップの動作電圧を１Ｖ程度に下げることが可能となり、消費電力の低減を図ることも可能となる。
しかしながら、特にコアチップがＤＲＡＭである場合には、その動作電圧を極端に下げることは困難である。このため、コアチップとインターフェースチップの電源端子を共通化すると、各チップに最適な電圧を与えることができなくなってしまう。しかも、電源端子を共通化すると、負荷試験（バーンインテスト）においてインターフェースチップを破損するおそれも生じる。つまり、バーンインテストでは、通常使用時よりも高い電圧を電源端子に印加することによって、メモリセルに高い負荷を与える必要があるが、この高電圧がインターフェースチップにも印加されると、耐圧の低いインターフェースチップ内のトランジスタが破損するおそれが生じてしまう。
従来より、同一チップ内において、コア部とインターフェース部に異なる電圧を印加する手法はいくつか提案されているが（特許文献２〜７参照）、これは、コア部に動作電圧を供給する電源パッドとインターフェース部に動作電圧を供給する電源パッドを別々に設ければ足りる。しかしながら、コア部とインターフェース部を別チップとした場合には、各チップの電源パッドは自ずと分離されため、これを外部端子に接続する接続経路など、１チップ構成である通常の半導体記憶装置とは異なる工夫が必要となる。
一方、コアチップとインターフェースチップに異なる動作電圧を与えると、コアチップ内の信号の振幅と、インターフェースチップ内の信号の振幅が異なってしまうことから、これらの間における信号の授受において障害が発生することも考えられる。この問題についてもバーンインテスト時において特に深刻であり、高電圧の信号がコアチップからインターフェースチップに出力されると、インターフェースチップの入力回路部におけるトランジスタがラッチアップし、これによりインターフェースチップが破損する可能性があった。
特開２００４−３２７４７４号公報 特開２００４−１５２３９９号公報 特開２００３−２１８２１０号公報 特開２００３−２０８８００号公報 特開平６−２０３６００号公報 特開平６−５５３２４号公報 特開昭５８−１１４３９２号公報
本発明は、このような課題を解決するためになされたものであって、コア部とインターフェース部がそれぞれ別チップにより構成された半導体記憶装置を改良することを目的とする。
また、本発明は、コア部とインターフェース部がそれぞれ別チップにより構成された半導体記憶装置に対してバーンインテストなどの負荷試験を行うに際し、インターフェースチップの破損を防止することを目的とする。
本発明の一側面による半導体記憶装置は、少なくともメモリセルが形成されたコアチップと、少なくともメモリセルに対する周辺回路が形成されたインターフェースチップと、外部端子群とを備え、外部端子群は、インターフェースチップの内部回路に接続されることなくコアチップの内部回路に接続されたコア用電源端子と、コアチップの内部回路に接続されることなくインターフェースチップの内部回路に接続されたインターフェース用電源端子とを少なくとも含んでいることを特徴とする。
本発明によれば、コアチップに対してはコア用電源端子を介して電源電位を供給し、インターフェースチップに対してはインターフェース用電源端子を介して電源電位を供給することができるため、両チップにそれぞれ最適な動作電圧を与えることが可能となる。本発明において、コアチップとインターフェースチップは、互いに積層されていることが好ましく、コアチップを複数備えていることが特に好ましい。この場合、コアチップ及びインターフェースチップの少なくとも一方に貫通孔を形成し、貫通孔内に設けられた貫通電極を介してコアチップやインターフェースチップの内部回路に動作電圧を供給すればよい。
本発明による半導体記憶装置の負荷試験方法は、コア用電源端子及びインターフェース用電源端子にそれぞれ異なる電圧を印加することにより、コアチップとインターフェースチップを同時に試験することを特徴とする。
本発明によれば、バーンインテストなどの負荷試験中において、コア用電源端子及びインターフェース用電源端子にそれぞれ異なる電圧を印加していることから、インターフェースチップをロジックプロセスで作製した場合であっても、負荷試験中にインターフェースチップに含まれるトランジスタが破損すると行った問題が生じることがない。
また、本発明の他の側面による半導体記憶装置は、少なくともメモリセルが形成されたコアチップと、少なくとも前記メモリセルに対する入出力回路が形成されたインターフェースチップと、外部端子群とを備え、前記外部端子群は、前記コアチップの第１の内部回路に接続されたコア用電源端子と、前記コアチップの第２の内部回路及び前記インターフェースチップの所定の内部回路に接続された共用電源端子とを少なくとも含んでいることを特徴とする。
本発明によれば、コアチップの一部の内部回路に対し、インターフェースチップに供給される電圧が与えられることから、コアチップとインターフェースチップとの間における信号の授受において振幅の整合を取ることが可能となる。このため、特にバーンインテスト中において、インターフェースチップ内でラッチアップなどが発生することなくなる。本発明においても、コアチップとインターフェースチップは、互いに積層されていることが好ましく、コアチップを複数備えていることが特に好ましい。この場合も、コアチップ及びインターフェースチップの少なくとも一方に貫通孔を形成し、貫通孔内に設けられた貫通電極を介してコアチップやインターフェースチップの内部回路に動作電圧を供給すればよい。
このように、本発明によれば、コア部とインターフェース部がそれぞれ別チップにより構成された半導体記憶装置において、各チップにそれぞれ最適な動作電圧を与えることが可能となる。このため、バーンインテストなどの負荷試験を行う場合であっても、インターフェースチップを破損することなく、コアチップを正しく試験することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置１００の構造を概念的に示すブロック図である。
図１に示すように、本実施形態による半導体記憶装置１００は、コアチップ１１０と、インターフェースチップ１２０と、外部端子群１３１〜１３５（外部端子群１３１〜１３５を総称して単に「外部端子群１３０」と表記することがある）とを備えている。コアチップ１１０とインターフェースチップ１２０は別個の半導体チップであり、コアチップ１１０には、ＤＲＡＭなどのメモリセルが多数形成される他、メモリセルのデータを保持するための回路、つまり、プリチャージ回路やセンスアンプ、アドレスデコーダなどの回路や、コアチップのウエハー試験において良品判定に必要な回路、並びに、インターフェースチップ１２０に対する入力段及び出力段などが形成されている。一方、インターフェースチップ１２０には、アドレスバッファ、リフレッシュカウンタ、外部回路に対する入出力回路など、コアチップ１１０に対する周辺回路、換言すれば、コアチップのウエハー試験において良品判定に最低限必要な回路以外の回路が形成されている。このように、本実施形態による半導体記憶装置１００では、通常１チップである半導体記憶装置が複数チップに分割され、メモリセルの他、センスアンプのようにアナログ的な動作が必要な回路については、コアチップ１１０にまとめられ、その他のロジック回路についてはインターフェースチップ１２０にまとめられている。
一方、外部端子群は、コアチップ１１０に電源電位ＶＤＤａを供給するコア用電源端子１３１と、インターフェースチップ１２０に電源電位ＶＤＤｂを供給するインターフェース用電源端子１３２と、コアチップ１１０及びインターフェースチップ１２０の両方に電源電位ＶＤＤｃを供給する共用電源端子１３３と、コアチップ１１０及びインターフェースチップ１２０の両方にグランド電位ＧＮＤを供給するグランド端子１３４と、インターフェースチップ１２０を介して入出力信号ＳＩＧの授受を行う信号端子１３５とを含んでいる。入出力信号ＳＩＧとしては、アドレス、データ、コマンド、クロックなどが含まれる。
コア用電源端子１３１は、インターフェースチップ１２０の内部回路に接続されることなくコアチップ１１０の内部回路に接続されており、このため、コア用電源端子１３１を介して供給される電源電位ＶＤＤａがインターフェースチップ１２０に印加されることはない。ここで、「インターフェースチップ１２０の内部回路に接続されることなくコアチップ１１０の内部回路に接続され」とは、インターフェースチップ１２０に一切触れることなくコアチップ１１０の内部回路に接続される場合のみならず、インターフェースチップ１２０に設けられた、単なる電源配線や貫通電極を介してコアチップ１１０の内部回路に接続される場合をも含む。つまり、インターフェースチップ１２０に含まれるトランジスタなどの内部回路の動作に寄与しない限りにおいて、インターフェースチップ１２０との接触があっても構わない意である。
同様に、インターフェース用電源端子１３２は、コアチップ１１０の内部回路に接続されることなくインターフェースチップ１２０の内部回路に接続されており、このため、インターフェース用電源端子１３２を介して供給される電源電位ＶＤＤｂがコアチップ１１０に印加されることはない。この場合も、「コアチップ１１０の内部回路に接続されることなくインターフェースチップ１２０の内部回路に接続され」とは、コアチップ１１０に一切触れることなくインターフェースチップ１２０の内部回路に接続される場合のみならず、コアチップ１１０に設けられた、単なる電源配線や貫通電極を介してインターフェースチップ１２０の内部回路に接続される場合をも含む。つまりこの場合も、コアチップ１１０に含まれるトランジスタなどの内部回路の動作に寄与しない限りにおいて、コアチップ１１０との接触があっても構わない意である。
以上の構成により、コアチップ１１０には電源電位ＶＤＤａ，ＶＤＤｃの少なくとも２種類の電源電位が与えられ、同様に、インターフェースチップ１２０には電源電位ＶＤＤｂ，ＶＤＤｃの少なくとも２種類の電源電位が与えられることになる。コアチップ１１０に供給される電源電位のうち、電源電位ＶＤＤａは、メモリセルのデータを保持するための回路部分に少なくとも供給され、電源電位ＶＤＤｃは、インターフェースチップ１２０に対して信号を出力する出力段に少なくとも供給される。一方、インターフェースチップ１２０に供給される電源電位ＶＤＤｂ，ＶＤＤｃとしては、特に限定されるものではないが、例えば一方がアドレスバッファ、デコーダ、リフレッシュカウンタなどに供給され、他方が外部回路に対する入出力回路に供給される。本発明において、インターフェースチップ１２０に供給する電源を複数に分割することは必須ではないが、入出力回路のようにノイズ源となりやすい回路用の電源と、他の回路用の電源を共用すると、誤動作が生じやすくなることから、少なくとも入出力回路と他の回路については、電源ルートを別々とすることが好ましい。その他、ＤＬＬ回路用の電源や入力バッファ用の基準電圧なども、他の回路用の電源とは別ルートとすることが好ましい。
このように、本実施形態によれば、コアチップ１１０とインターフェースチップ１２０にそれぞれ異なる動作電圧を与えることができる。つまり、コアチップ１１０とインターフェースチップ１２０を別チップにより構成すると、インターフェースチップ１２０をロジックプロセスにて製造することができ、この場合、インターフェースチップ１２０の動作電圧を１Ｖ以下とすることが可能となる。これに対し、コアチップ１１０についてはメモリプロセスにて製造する必要があることから、動作電圧を極端に下げることは困難であり、このため、両チップの最適な動作電圧に差が生じてしまう。しかしながら、本実施形態によれば、コアチップ１１０に対してはコア用電源端子１３１を介して電源電位ＶＤＤａを供給し、インターフェースチップ１２０に対してはインターフェース用電源端子１３２を介して電源電位ＶＤＤｂを供給することができることから、両チップにそれぞれ最適な動作電圧を与えることが可能となる。
しかも、本実施形態では、コアチップ１１０の内部回路のうち、インターフェースチップ１２０に対して信号を出力する出力段には、インターフェースチップ１２０にも供給される電源電位ＶＤＤｃが供給されていることから、コアチップ１１０からインターフェースチップ１２０に出力する信号の振幅は、インターフェースチップ１２０内の信号の振幅と実質的に一致する。このため、これらの間における信号の授受において振幅の整合を取ることが可能となり、ラッチアップの発生などによるインターフェースチップの破損を防止することが可能となる。
このような半導体記憶装置１００に対する負荷試験（バーンインテスト）は、次のようにして行うことができる。
まず、負荷試験の対象となる半導体記憶装置１００を高温・高湿の環境下に置いた状態で、コア用電源端子１３１を介して第１のテスト用電位を供給し、インターフェース用電源端子１３２及び共用電源端子１３３を介して第２のテスト用電位を供給する。ここで、第１のテスト用電位をＶＤＤ１とし、第２のテスト用電位をＶＤＤ２とした場合、
ＶＤＤ１＞ＶＤＤ２
に設定する。特に限定されるものではないが、例えば、第１のテスト用電位ＶＤＤ１としては２．７Ｖ程度に設定し、第２のテスト用電位ＶＤＤ２としては２．０Ｖ程度に設定すればよい。この状態で、信号端子１３５を介してアドレス、データ、コマンド、クロックなどが含む入出力信号ＳＩＧを供給し、コアチップ１１０及びインターフェースチップ１２０を一定時間、連続的に動作させる。
これにより、コアチップ１１０の内部回路のうち、メモリセルのデータを保持するための回路部分には第１のテスト用電位ＶＤＤ１が印加されることから、メモリセルに対して高い負荷を与えた状態で動作させることが可能となる。一方、コアチップ１１０の内部回路のうち、インターフェースチップ１２０に対して信号を出力する出力段には、インターフェースチップ１２０に与えられる電位と同じ第２のテスト用電位ＶＤＤ２が印加されることから、バーンインテスト中にコアチップ１１０からインターフェースチップ１２０に信号が出力された場合であっても、耐圧の低いインターフェースチップ１２０内のトランジスタが破損するようなことはない。これにより、インターフェースチップ１２０を破損することなく、コアチップ１１０とインターフェースチップ１２０を同時に試験することが可能となる。
このように、バーンインテスト中においては、コア用電源端子１３１に与える電位（第１のテスト用電位）と、インターフェース用電源端子１３２及び共用電源端子１３３に与える電位（第２のテスト用電位）とを異ならせているが、実際の使用時においてこれら電源端子に異なる電位を与えることは必須でない。つまり、半導体記憶装置１００が搭載されるマザーボードやモジュール内の配線によって、コア用電源端子１３１、インターフェース用電源端子１３２及び共用電源端子１３３の２つ又は３つを短絡するといった使用方法も可能である。
以下、本実施形態による半導体記憶装置１００のチップ構成について、具体的ないくつかの例を説明する。
図２は、本実施形態による半導体記憶装置１００の第１の構成例である。
図２に示すように、第１の構成例では、インターフェースチップ１２０上にコアチップ１１０が積層された構造を有しており、インターフェースチップ１２０から見てコアチップ１１０とは反対側の表面に外部端子群１３０が形成されている。
インターフェースチップ１２０の主面（トランジスタなどが形成される面）については、下側（外部端子群１３０側）及び上側（コアチップ１１０側）のいずれとすることも可能であり、インターフェースチップ１２０の主面１２０ａを下側とした状態を図３（ａ）に示し、インターフェースチップ１２０の主面１２０ａを上側とした状態を図３（ｂ）に示している。
本例では、インターフェースチップ１２０に貫通孔を形成する必要があり、コアチップ１１０とインターフェースチップ１２０との接続、或いは、インターフェースチップ１２０と外部端子群１３０との接続は、図３（ａ），（ｂ）に示すように、貫通孔内に設けられた貫通電極１２９を介して行われる。
ここで、インターフェースチップ１２０は、コアチップ１１０に対する周辺回路としての本来の役割のみならず、コアチップ１１０とインターフェースチップ１２０とを接続する内部端子群１４０の電極ピッチＤｉに対して、外部端子群１３０の電極ピッチＤｏを広げる「ピッチ変換」の役割をも果たしている。これは、外部端子群１３０はマザーボードなどの外部回路に接続されるため、電極ピッチをある程度広く（例えば、０．８ｍｍ程度）する必要があるためである。これに対し、内部端子群１４０は外部回路には接続されないため、その電極ピッチは、５０μｍ程度と非常に狭く設定することが可能である。このようなピッチ変換は、主面１２０ａ上の配線１２８と、貫通孔内に設けられた貫通電極１２９によって行われる。
インターフェースチップ１２０上に積層されるコアチップ１１０についても、その主面を下側（インターフェースチップ１２０側）及び上側（インターフェースチップ１２０とは反対側）のいずれとすることも可能である。コアチップ１１０の主面１１０ａを下側とした状態を図４（ａ）に示し、コアチップ１１０の主面１１０ａを上側とした状態を図４（ｂ）に示している。コアチップ１１０の主面１１０ａを上側とする場合、図４（ｂ）に示すように、内部端子群１４０と配線（内部回路）１１８との接続は、貫通孔内に設けられた貫通電極１１９を介して行う必要がある。但し、本例のように、コアチップ１１０が１枚である場合には、コアチップ１１０の主面１１０ａを下側とすることが好ましい。これによれば、コアチップ１１０に貫通孔を設ける必要がないことから、コアチップ１１０の製造に際し、特別なプロセスが必要とされることはない。
図５は、第１の構成例による半導体記憶装置１００を拡大して示す部分略断面図であり、一例として、コアチップ１１０及びインターフェースチップ１２０とも、その主面１１０ａ，１２０ａを下側とした状態を示している。
図５に示す例では、コア用電源端子１３１は、インターフェースチップ１２０に形成された配線のうち、内部回路に接続されない配線１２８ａ及び貫通電極１２９を介して内部端子群１４０に接続され、これによってコアチップ１１０内の配線（内部回路）１１８に接続されている。このため、コア用電源端子１３１より供給される電源電位ＶＤＤａは、インターフェースチップ１２０の内部回路に接続されることなく、コアチップ１１０にのみ供給されることになる。
一方、インターフェース用電源端子１３２は、インターフェースチップ１２０に形成された配線のうち、内部回路に接続され且つ貫通電極１２９に接続されない配線１２８ｂに接続される。これにより、インターフェース用電源端子１３２より供給される電源電位ＶＤＤｂは、コアチップ１１０の内部回路に接続されることなく、インターフェースチップ１２０にのみ供給されることになる。
さらに、共用電源端子１３３は、インターフェースチップ１２０に形成された配線のうち、内部回路及び貫通電極１２９に接続された配線１２８ｃに接続される。これにより、共用電源端子１３３より供給される電源電位ＶＤＤｃは、コアチップ１１０の内部回路に供給されるとともに、インターフェースチップ１２０の内部回路にも供給されることになる。
以上が、本実施形態による半導体記憶装置１００の第１の構成例である。第１の構成例は、チップ数が２つであることから製造が比較的容易である。特に、図５に示すように、コアチップ１１０の主面１１０ａを下側とすれば、貫通孔を形成すべきチップはインターフェースチップ１２０のみとなることから、製造コストの増大を抑制しつつ、大容量・高歩留まりを達成することが可能となる。
図６は、本実施形態による半導体記憶装置１００の第２の構成例である。
図６に示すように、第２の構成例では、インターフェースチップ１２０上にコアチップ１１０〜１１７が複数枚（図６では８枚）積層された構造を有している他は、第１の構成例と同じである。
本例では、コアチップ１１０〜１１７のうち、少なくとも最上層に位置するコアチップ１１０を除く全てのコアチップ１１１〜１１７については、貫通孔を形成する必要があり、各コアチップ１１０〜１１７とインターフェースチップ１２０との接続は、貫通孔内に設けられた貫通電極１１９（図４（ｂ）参照）を介して行う必要がある。
る。
このような構成を有する第２の構成例は、コアチップ１１０を複数備えていることから、歩留まりを低下させることなく、第１の構成例に比べて大幅に大容量化することが可能となる。
図７は、本実施形態による半導体記憶装置１００の第３の構成例である。
図７に示すように、第３の構成例では、コアチップ１１０上にインターフェースチップ１２０が積層された構造を有しており、これらの積層体がインターポーザ１５０上に載置されている。外部端子群１３０は、インターポーザ１５０の表面に形成されている。
本例では、インターポーザ１５０に貫通孔を形成する必要があり、インターフェースチップ１２０と外部端子群１３０との接続は、図８に示すように、貫通孔内に設けられた貫通電極１５９を介して行われる。本例では、さらにコアチップ１１０にも貫通孔を形成する必要があり、コアチップ１１０とインターフェースチップ１２０との接続は、後述するように、貫通孔内に設けられた貫通電極を介して行われる。一方、本例ではインターフェースチップ１２０に貫通孔を設ける必要はなく、このため、インターフェースチップ１２０の製造に際し、特別なプロセスは必要とされない。
インターポーザ１５０は、内部端子群１４０の電極ピッチＤｉに対して、外部端子群１３０の電極ピッチＤｏを広げる「ピッチ変換」のために用いられる。インターポーザ１５０によるピッチ変換は、図８に示すように、インターポーザ１５０の主面１５０ａ上の配線１５８と、貫通孔内に設けられた貫通電極１５９によって行われる。尚、図８には、インターポーザ１５０の主面１５０ａが上側（コアチップ１１０側）である場合を示しているが、これとは逆に、インターポーザ１５０の主面１５０ａを下側（外部端子群１３０側）としても構わない。
図９は、第３の構成例による半導体記憶装置１００を拡大して示す部分略断面図であり、一例として、コアチップ１１０、インターフェースチップ１２０及びインターポーザ１５０とも、その主面１１０ａ，１２０ａ，１５０ａを下側とした状態を示している。
図９に示す例では、コア用電源端子１３１は、コアチップ１１０に形成された配線のうち、内部回路に接続され且つ貫通電極１１９に接続されない配線１１８ａに接続される。これにより、コア用電源端子１３１より供給される電源電位ＶＤＤａは、インターフェースチップ１２０の内部回路に接続されることなく、コアチップ１１０にのみ供給されることになる。
一方、インターフェース用電源端子１３２は、コアチップ１１０に形成された配線のうち、貫通電極１１９に接続され且つ内部回路に接続されない配線１１８ｂに接続される。これにより、インターフェース用電源端子１３２より供給される電源電位ＶＤＤｂは、コアチップ１１０の内部回路に接続されることなく、インターフェースチップ１２０にのみ供給されることになる。
さらに、共用電源端子１３３は、コアチップ１１０に形成された配線のうち、内部回路及び貫通電極１１９に接続された配線１１８ｃに接続される。これにより、共用電源端子１３３より供給される電源電位ＶＤＤｃは、コアチップ１１０の内部回路に供給されるとともに、インターフェースチップ１２０の内部回路にも供給されることになる。
以上が、本実施形態による半導体記憶装置１００の第３の構成例である。第３の構成例では、インターポーザ１５０を用いて電極ピッチを変換していることから、電極ピッチを変換するための再配線をコアチップ１１０上に形成する必要がなく、このため、設計の自由度を高めることが可能となる。しかも、インターフェースチップ１２０に貫通孔を設ける必要がないことから、インターフェースチップ１２０の製造に際し、特別なプロセスが必要とされることもない。
図１０は、本実施形態による半導体記憶装置１００の第４の構成例である。
図１０に示すように、第４の構成例では、インターポーザ１５０とインターフェースチップ１２０との間にコアチップ１１０〜１１７が複数枚（図１０では８枚）積層された構造を有しており、その他の点は第３の構成例と同じである。
このような構成を有する第４の構成例は、コアチップ１１０を複数備えていることから、歩留まりを低下させることなく、第３の構成例に比べて大幅に大容量化することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
したがって、コアチップ１１０に形成すべき回路とインターフェースチップ１２０に形成すべき回路との切り分けについては特に限定されるものではなく、メモリセル及びそのデータを保持するための回路や、コアチップのウエハー試験において良品判定に必要な最低限の回路がコアチップ１１０に形成され、それ以外の少なくとも一部の回路がインターフェースチップ１２０に形成されていれば足りる。
本発明の好ましい実施形態による半導体記憶装置１００の構造を概念的に示すブロック図である。 半導体記憶装置１００の具体的な第１の構成例である。 インターフェースチップ１２０を拡大して示す部分略断面図であり、（ａ）はインターフェースチップ１２０の主面１２０ａを下側とした状態、（ｂ）はインターフェースチップ１２０の主面１２０ａを上側とした状態を示している。 コアチップ１１０を拡大して示す部分略断面図であり、（ａ）はコアチップ１１０の主面１１０ａを下側とした状態、（ｂ）はコアチップ１１０の主面１１０ａを上側とした状態を示している。 第１の構成例による半導体記憶装置１００を拡大して示す部分略断面図である。 半導体記憶装置１００の具体的な第２の構成例である。 半導体記憶装置１００の具体的な第３の構成例である。 インターポーザ１５０を拡大して示す部分略断面図であり、インターポーザ１５０の主面１５０ａを上側とした状態を示している。 第３の構成例による半導体記憶装置１００を拡大して示す部分略断面図である。 半導体記憶装置１００の具体的な第４の構成例である。
符号の説明
１００ 半導体記憶装置
１１０〜１１７ コアチップ
１１８ コアチップの配線
１１９ コアチップの貫通電極
１２０ インターフェースチップ
１２８ インターフェースチップの配線
１２９ インターフェースチップの貫通電極
１３０ 外部端子群
１３１ コア用電源端子
１３２ インターフェース用電源端子
１３３ 共用電源端子
１３４ グランド端子
１３５ 信号端子
１４０ 内部端子群
１５０ インターポーザ
１５８ インターポーザの配線
１５９ インターポーザの貫通電極
Ｄｉ 内部端子群の電極ピッチ
Ｄｏ 外部端子群の電極ピッチ
ＶＤＤａ，ＶＤＤｂ，ＶＤＤｃ 電源電位

Claims (14)

  1. 少なくともメモリセルが形成されたコアチップと、少なくとも前記メモリセルに対する周辺回路が形成されたインターフェースチップと、外部端子群とを備え、
    前記外部端子群は、前記インターフェースチップの内部回路に接続されることなく前記コアチップの内部回路に接続されたコア用電源端子と、前記コアチップの内部回路に接続されることなく前記インターフェースチップの内部回路に接続されたインターフェース用電源端子とを少なくとも含んでいることを特徴とする半導体記憶装置。
  2. 前記外部端子群は、前記コアチップの内部回路及び前記インターフェースチップの内部回路の両方に接続された共用電源端子をさらに含んでいることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記コア用電源端子は前記コアチップの第１の内部回路に接続され、前記共用電源端子は前記コアチップの第２の内部回路に接続されており、前記コアチップの前記第１の内部回路は、前記メモリセルのデータを保持するための回路部分を少なくとも含み、前記コアチップの前記第２の内部回路は、前記インターフェースチップに対して信号を出力する出力段を少なくとも含むことを特徴とする請求項２に記載の半導体記憶装置。
  4. 少なくともメモリセルが形成されたコアチップと、少なくとも前記メモリセルに対する入出力回路が形成されたインターフェースチップと、外部端子群とを備え、
    前記外部端子群は、前記コアチップの第１の内部回路に接続されたコア用電源端子と、前記コアチップの第２の内部回路及び前記インターフェースチップの所定の内部回路に接続された共用電源端子とを少なくとも含んでいることを特徴とする半導体記憶装置。
  5. 前記コアチップの前記第１の内部回路は、前記メモリセルのデータを保持するための回路を少なくとも含み、前記コアチップの前記第２の内部回路は、前記インターフェースチップに対して信号を出力する出力段を少なくとも含むことを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記コアチップと前記インターフェースチップは、互いに積層されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体記憶装置。
  7. 前記コアチップを複数備えていることを特徴とする請求項６に記載の半導体記憶装置。
  8. 前記インターフェースチップは、前記コアチップと前記外部端子群との間に配置されていることを特徴とする請求項６又は７に記載の半導体記憶装置。
  9. 前記インターフェースチップには貫通孔が形成されており、前記コア用電源端子は、前記貫通孔内に設けられた貫通電極を介して前記コアチップの内部回路に接続されていることを特徴とする請求項８に記載の半導体記憶装置。
  10. 前記外部端子群は、前記インターフェースチップの一方の面に形成されており、前記外部端子群の電源ピッチは、前記インターフェースチップの他方の面に設けられた内部端子群の電極ピッチよりも広いことを特徴とする請求項８又は９に記載の半導体記憶装置。
  11. 前記コアチップは、前記インターフェースチップと前記外部端子との間に配置されていることを特徴とする請求項６又は７に記載の半導体記憶装置。
  12. 前記コアチップには貫通孔が形成されており、前記インターフェース用電源端子は、前記貫通孔内に設けられた貫通電極を介して前記インターフェースチップの内部回路に接続されていることを特徴とする請求項１１に記載の半導体記憶装置。
  13. 前記コアチップと前記外部端子との間に配置され、電極ピッチを変換するインターポーザをさらに備えていることを特徴とする請求項１１又は１２に記載の半導体記憶装置。
  14. 請求項１乃至３及び６乃至１３のいずれか１項に記載の半導体記憶装置の負荷試験方法であって、前記コア用電源端子及び前記インターフェース用電源端子にそれぞれ異なる電圧を印加することにより、前記コアチップと前記インターフェースチップを同時に試験することを特徴とする半導体記憶装置の負荷試験方法。
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