KR100699838B1 - 롬 인터페이스 용 패드를 구비하는 반도체장치 - Google Patents

롬 인터페이스 용 패드를 구비하는 반도체장치 Download PDF

Info

Publication number
KR100699838B1
KR100699838B1 KR1020050030739A KR20050030739A KR100699838B1 KR 100699838 B1 KR100699838 B1 KR 100699838B1 KR 1020050030739 A KR1020050030739 A KR 1020050030739A KR 20050030739 A KR20050030739 A KR 20050030739A KR 100699838 B1 KR100699838 B1 KR 100699838B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
pad
test
rom interface
rom
Prior art date
Application number
KR1020050030739A
Other languages
English (en)
Other versions
KR20060108957A (ko
Inventor
최진혁
방삼룡
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050030739A priority Critical patent/KR100699838B1/ko
Priority to US11/398,313 priority patent/US20060231835A1/en
Publication of KR20060108957A publication Critical patent/KR20060108957A/ko
Application granted granted Critical
Publication of KR100699838B1 publication Critical patent/KR100699838B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

통상의 패드가 갖춰야 하는 ESD 특성 및 구동능력 특성 등을 모두 만족하지 않아도 될 뿐만 아니라, 칩 내부의 별도의 공간을 차지하지 않는 롬 인터페이스 용 패드를 구비하는 반도체장치를 개시한다. 상기 롬 인터페이스 용 패드를 구비하는 반도체장치는, 멀티 레이어, 테스트회로패턴, 인터메탈 절연층, 비어콘택 및 복수 개의 롬 인터페이스용 패드를 구비한다. 여기서 상기 비어콘택 및 상기 복수 개의 롬 인터페이스용 패드들은, 상기 반도체장치가 테스트단계에서 사용될 때는 포함되지만 상기 반도체장치가 양산될 때에는 제거된다.
롬 인터페이스, 반도체장치,

Description

롬 인터페이스 용 패드를 구비하는 반도체장치{A semiconductor device including the ROM interface PAD}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 롬 인터페이스 용 패드를 구비하는 반도체장치의 테스트단계에서의 수직 단면구조(Vertical Structure)이다.
도 2는 도 1에 도시 된 본 발명의 일 실시 예에 따른 반도체장치의 테스트단계에서의 사시도이다.
도 3은 본 발명에 따른 반도체장치의 양산단계에서의 수직 단면구조(Vertical Structure)이다.
도 4는 도 4에 도시 된 본 발명의 일 실시 예에 따른 반도체장치의 양산단계에서의 사시도이다.
도 5는 도 1에 도시 된 본 발명의 일 실시 예에 따른 반도체장치가 테스트에 사용되는 것을 지원하는 회로도의 예이다.
도 6은 도 1에 도시 된 본 발명의 일 실시 예에 따른 반도체장치가 테스트에 사용되는 것을 지원하는 회로도의 다른 일 예이다.
도 7은 명령어코드를 검증하는데 사용하는 반도체장치를 조립하지 않은 상태 로 PCB에서 사용하는 방법을 나타낸다.
도 8은 명령어코드를 검증하는데 사용하는 반도체장치를 패키지 상태로 PCB에서 사용되는 방법을 나타낸다.
도 9는 본 발명의 다른 일 실시 예에 따른 롬 인터페이스 용 패드를 구비하는 반도체장치의 테스트단계에서의 수직 단면구조(Vertical Structure)이다.
본 발명은 ROM에 저장된 명령어코드(Command Codes)에 의하여 동작하는 반도체장치에 관한 것으로서, 특히, ROM에 저장된 명령어코드를 변경하고자 할 때 검증에 사용 될 반도체장치의 수직구조 및 검증이 끝나고 양산에 적용될 반도체장치의 수직구조가 서로 다른 반도체장치에 관한 것이다.
CPU(Central Process Unit) 또는 MPU(Micro Process Unit)등은 일련의 명령(a series of commands)에 따라 동작한다. 상기 일련의 명령은 사용자 또는 생산자가 미리 설정하여 놓는 것으로 여기서는 명령어코드(Command Codes)라고 한다.
처음에는 CPU 또는 MPU가 내장된 반도체 칩의 외부에 설치된 별개의 메모리장치에 저장하여 두고, CPU 또는 MPU가 필요에 따라 상기 명령어코드를 상기 메모리장치로부터 수신하여 사용하게 하였다. 그러나 최근의 일반적인 추세는, 반도체 칩 내부에 상기 명령어코드를 저장할 수 있는 자체 메모리장치를 내장하는 것이다.
상기 명령어코드는, 전원이 꺼지더라도 그 저장된 값을 보존할 수 있고 저장 된 값을 임의로 변경시킬 수 없는 비 휘발성(Non Volatile) 메모리장치인 ROM(Read Only Memory)에 저장하여 사용할 수 있다. 특히 EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM) 또는 플래쉬(Flash) ROM을 칩 내부에 장착시켜 사용하면, 상기 EPROM, EEPROM 또는 플래쉬 ROM에 내장된 명령어 코드를 쉽게 수정할 수 있다. 그러나, 이러한 기능을 가진 ROM을 제작하기 위하여 복잡한 공정(Process)이 추가되거나 ROM이 차지하는 면적 때문에 칩이 커지고, 추가된 ROM 때문에 칩을 테스트하는데 많은 경비가 소요되는 단점이 있다.
상기 단점을 해결하기 위하여, 제조 과정이 간단하고 칩의 크기를 작게 할 수 있으며 테스트가 간편하여 가격경쟁력이 뛰어난 매스크 롬(Mask ROM)을 사용할 수 있다. 그러나, 이것은 제품의 개발단계에서 미리 ROM 코드가 준비되어 있어야 하는데, 명령어코드를 상기 ROM에 입력하기 위해서는 포토 매스크(Photo Mask)가 사용된다. 또한 코드를 수정할 때마다 수정된 코드를 반영시킨 수정 매스크를 만들고, 상기 수정 매스크를 이용하여 새로운 매스크 롬을 제조하는 복잡한 과정을 거쳐야 한다. 따라서 코드를 수정하는 과정에서 예상하지 못한 오류가 있을 경우, 매스크를 수정하고 동일한 검증과정을 또 한번 거쳐야 하기 때문에, 경우에 따라서는 많은 개발 기간과 개발비의 소요를 가져오기도 한다.
이러한 문제점에 대응하기 위하여 일반적으로 사용하는 방법은, 칩의 외부에 별도로 메모리장치를 두는 것이다. 상기 별도의 메모리장치에 수정할 명령어코드를 저장시키고, 상기 칩과 상기 메모리장치를 연결하는 외부 롬 인터페이스(External ROM interface)를 구비하게 한다. 상기 칩은, 상기 외부 롬 인터페이스를 통하여, 상기 메모리장치에 저장된 수정된 롬 코드(ROM Code)의 내용을 수행한다. 명령어코드의 설계자는 수정된 롬 코드에 따른 수행결과로 수정하고자 하는 명령어코드의 유효성을 검증할 수 있다.
롬에 저장된 명령어코드의 이동 통로가 되는 외부 롬 인터페이스를 이용하기 위해서는, 패키지의 리드프레임(Lead-Frame)에 연결 될 패드들 외에도, 병렬 처리할 데이터 개수만큼의 입출력 패드(I/O PAD), 어드레스 패드(address PAD) 및 컨트롤 패드(control PAD)가 추가되어야 한다.
최근에는 막대한 양의 데이터를 빠른 시간에 처리하여야 하는 과제를 달성하기 위하여, CPU의 데이터 버스 대역폭(data bus width)도 넓어지고 있다. 데이터의 대역폭이 32비트 또는 64비트 등으로 넓어질 경우, 외부 롬과의 데이터 입출력 통로를 확보하기 위하여 32개 또는 64개의 인터페이스가 필요하다. 또한 롬 어드레스(ROM address) 또는 컨트롤 신호(Control Signal)등을 고려하면 더 많은 인터페이스가 별도로 필요하기 때문에, 롬 인터페이스를 이용하고자 할 경우 추가되는 패드(PAD)가 상당히 증가한다.
종래의 방법에 따르면, 추가되는 패드는, 통상의 패드가 갖춰야 하는 ESD(Electro Static Discharge) 특성, 구동능력(Driving Ability) 특성 등을 모두 만족하여야 한다. 또한 롬 인터페이스 패드(ROM interface PAD)는 칩 내부의 별도의 공간을 차지함으로써 칩의 크기를 증가시키게 되는데, 이러한 점은 매스크 롬을 사용하는 장점을 상쇄시키게 된다.
본 발명이 이루고자 하는 기술적 과제는, 통상의 패드가 갖춰야 하는 ESD 특성 및 구동능력 특성 등을 모두 만족하지 않아도 될 뿐만 아니라, 칩 내부의 별도의 공간을 차지하지 않는 롬 인터페이스 용 패드를 구비하는 반도체장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 롬 인터페이스 용 패드를 구비하는 반도체장치는, 복수 개의 패드, 멀티 레이어, 테스트회로패턴, 인터메탈 절연층, 비어콘택 및 롬 인터페이스용 패드를 구비한다.
상기 복수 개의 패드는 신호들의 입출력되는 통로이며, 반도체장치가 조립될 때에는 패키지의 리드 프레임과 본딩 와이어를 통하여 전기적으로 연결된다. 상기 멀티 레이어는, 반도체 기판 위에 설치되며, 소정의 기능을 수행하는 회로패턴이 형성된 복수 개의 층을 의미한다. 상기 테스트회로패턴은, 상기 멀티 레이어의 일정한 영역에 형성되며, 상기 반도체장치를 이용하여 외부에서 인가되는 테스트데이터들의 입출력 통로가 된다. 상기 인터메탈 절연층은, 상기 테스트회로패턴의 상부에 설치 된 절연체로서 복수 개의 비어콘택(Via Contact)들이 존재한다. 상기 롬 인터페이스용 패드는, 상기 인터메탈 절연층의 상부에 위치하고 상기 복수 개의 비어콘택들을 통하여 상기 테스트회로블록과 전기적으로 연결되며 서로 분리되어 있다.
여기서 상기 비어콘택 및 상기 복수 개의 롬 인터페이스용 패드들은, 상기 반도체장치가 테스트단계에서 사용될 때는 포함되지만 상기 반도체장치가 양산될 때에는 제거된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명은 롬 코드를 검증함에 있어, 검증하는 과정의 다음과 같은 업무 특징을 고려하여 제안되었다.
1. 실제 새로운 명령어코드를 개발하기 위해서는 단지 명령어코드의 정상동작만 검증하면 되고,
2. 명령어코드의 개발자와 칩의 설계자가 동일한 주체인 경우가 많고,
3. 명령어코드 검증에 사용되는 패드는 코드 검증에만 사용될 뿐이고, 사용자에게 공급 될 패키지의 리드프레임에는 연결되지 않아도 된다는 특징이 있다.
외부에 설치된 메모리장치에 저장시킨 새로운 명령어코드의 유효성을 검증하는 단계는, 반도체장치에 상기 명령어코드를 전달하고 전달된 명령어코드의 정보대로 반도체장치를 동작시킴으로서 시작된다. 여기서 반도체장치는 상기 명령어코드에 따라 동작하는 CPU 또는 MPU와 같은 연산처리장치(Processor)를 포함하고 있는 반도체 칩을 의미한다. 상기 새로운 명령어코드에 따라 동작하는 반도체장치는, 동작전압, 동작속도, 온도 등과 같은 조건을 미리 일정한 값으로 고정시켜야 하는데, 이러한 반도체장치의 동작에 필요한 여러 가지 조건은 명령어코드의 설계자가 상기 반도체장치를 설계하는 단계에서 미리 알 수 있다.
상술한 내용을 참조하면, 새로운 명령어코드를 개발할 때 사용되며 상기 반도체장치에 설치될 외부 인터페이스용 패드는, 명령어코드 개발 환경에 맞는 최소한의 조건만 만족하면 된다는 것을 알 수 있다. 여기서 최소한의 조건은, 테스트에 사용되는 테스트회로의 일정한 부분과의 연결 및 테스트할 때 입출력신호의 상태에 영향을 주지 않을 정도의 전기적 조건을 의미한다. 또한 명령어코드의 개발은 제품의 개발 초기 또는 실장 불량 등의 문제를 해결하기 위해 제한된 용도 및 제한된 기간에만 사용되는 특징이 있다.
따라서 테스트단계에서는 단순하고 상술한 최소한의 전기적 조건을 만족하는 테스트 용 패드를 생성시켜 이용하고, 양산단계에서는 이들 테스트 용 패드를 쉽게 제거할 수 있도록 하여, 테스트단계에서 양산단계로 전환될 때 새로운 공정이 추가되지 않도록 하는 것이 본 발명의 핵심아이디어이다.
도 1은 본 발명에 따른 롬 인터페이스 용 패드를 구비하는 반도체장치의 테스트단계에서의 수직 단면구조(Vertical Structure)이다.
도 1을 참조하면, 상술한 반도체 장치(100)는, 기판(110), 멀티 레이어(120), 메탈 레이어(130), 절연층(140), 롬 인터페이스용 패드(150), 비어콘택(160), 패드(170) 및 테스트회로영역(180)을 구비한다.
멀티 레이어(120, Multi Layer)는 반도체 장치에 부여된 소정의 기능을 수행하기 위한 회로 패턴들(미도시)을 형성시키기 위하여, 여러 가지의 물질이 도포 (Deposition)되어 이루어진 층들 및 상기 여러 개의 층들 사이의 전기적 연결을 차단하는 절연층 등을 포함하는 복수 개의 레이어(Layer)로 이루어진다.
메탈 레이어(130, Metal Layer)는 멀티 레이어(120)에 형성된 회로 패턴들(미도시)의 전기적 연결수단이 된다. 테스트패드 금속층(165)은 테스트패턴 영역(180)의 입출력 단자가 되는 금속 층이고, 패드 금속층(175)은 칩의 일반회로 패턴들(미도시)의 입출력 단자가 되는 금속 층이다.
롬 인터페이스용 패드(150)는 테스트회로패턴(미도시)과 전기적으로 연결되며, 외부에 위치한 메모리장치(미도시)에 저장된 테스트 데이터를 요청하는 신호의 송신통로 및 요청한 상기 테스트 데이터의 수신통로가 된다. 롬 인터페이스용 패드(150)는 테스트에만 사용되는 금속 층으로 비어 콘택(160)을 통하여 테스트패드 금속층(165)과 전기적으로 연결된다. 롬 인터페이스용 패드(150)는 병렬로 송수신되는 신호의 수만큼 복수 개 설치되며, 복수 개의 롬 인터페이스용 패드들 각각은 전기적으로 분리되어 있다.
테스트패드 금속층(165) 및 패드 금속층(175)은 메탈 레이어(130, Metal Layer)가 형성되는 공정과 동일한 과정에 의하여 구현되기 때문에 별도의 마스크가 필요하지 않지만, 롬 인터페이스용 패드(150) 및 비어콘택(160)은 별도로 제작되어야 한다.
절연층(140)은, 패드 금속층(175)의 상부에 설치된 절연체로서, 통상적으로는 보호막(Passivation)으로 이루어지지만 본 발명에서 제안하는 구조를 실현할 때에는 인터메탈 절연층이 사용된다. 절연층(140)은 상기 반도체장치(100)를 조립할 때, 절연층(140)의 하부에 위치한 모든 레이어들(130 및 120)을 보호하는 기능도 수행한다.
패드(170)는 반도체장치(100)의 외부에서 공급되는 전원(들), 제어신호(들) 및 입출력되는 데이터의 통로가 되며, 패드 금속층(175)은 반도체장치(100)가 조립될 때 본딩 와이어(Bonding Wire)가 직접 접착(attach)될 부분이다. 롬 인터페이스용 패드(150)는 테스트 데이터의 유효성을 검증할 때만 사용하게 된다는 점에서, 패드(170)의 크기 및 전기적 특성은 롬 인터페이스용 패드(150)와 상당히 다르다. 반도체장치를 조립할 때 차지하는 패드(170)의 면적이 200㎛ ×60㎛ 정도라고 가정할 때, 롬 인터페이스용 패드(150)는 20㎛ ×20㎛ 정도의 크기이면 된다. 다시 말하면, 테스트의 유효성을 검증할 때만 사용하게 되는 롬 인터페이스용 패드(150)는 통상의 패드(170)와 크기를 비교하였을 때, 약 1/30의 크기만의 칩 면적을 사용하고도 구현이 가능하다.
테스트회로영역(180)은, 멀티 레이어(120)에 형성되며, 반도체장치(100)의 외부에 위치한 소정의 데이터 저장장치(미도시)에 저장된 테스트 데이터를 송신할 것을 요청하고, 상기 테스트 데이터를 수신하여 연산처리장치(미도시)에 전달하는 기능을 수행한다. 테스트회로영역(180)을 생성시키기 위해서는 별도의 마스크가 필요하다.
반도체장치를 생산하기 위한 기본 공정에서 사용되는 마스크에 추가된 2장의 마스크 및 기본 공정에 추가된 간단한 메탈공정 및 콘택 홀 생성공정을 통하여, 본 발명에 따른 테스트단계시의 반도체장치를 아주 쉽게 생산할 수 있게 된다.
2장의 마스크는 상술한 바와 같이 비어콘택 용 마스크 및 롬 인터페이스용 패드 용 마스크이다. 콘택 홀 생성공정은 인터메탈 절연층(140)에 홀을 생성시키는 공정으로, 상기 콘택 홀 마스크를 이용한 애칭(Etching) 공정을 포함한다. 메탈공정은 메탈의 도포 공정 및 상기 롬 인터페이스용 패드 용 마스크를 이용한 메탈의 애칭 공정을 포함한다.
여기서 인터메탈 절연층(140)은, 상기 패드(170)를 제외한 상기 반도체장치(100)의 전체를 덮으며, 산화막(Oxide layer) 또는 질화막(Nitride layer) 중의 하나로 구현할 수 있다.
롬 인터페이스용 패드(150)는, 상기 반도체장치(100)가 가지는 고유의 기능을 수행하는 회로가 구현된 패턴들이 위치하지 않은 영역에 존재할 수도 있지만, 상기 반도체장치가 가지는 고유의 기능을 수행하는 회로가 구현된 패턴들이 위치한 영역의 상부에 위치하여도 문제없다. 그 이유는 아래와 같다.
롬 인터페이스용 패드(150)에 와이어(Wire)를 본딩(Bonding)시킬 때, 롬 인터페이스용 패드(150)의 하부에 위치한 패턴에는 일정한 충격이 가해지기 때문에, 패턴의 전기적 특성을 보장할 수 없다. 그러나 이것은 양산시 높은 신뢰성을 확보하기 어렵다는 의미일 뿐이고, 롬 인터페이스용 패드(150)에 와이어를 본딩 시킨다고 하더라도, 하나의 웨이퍼(wafer)에 포함된 복수 개의 상기 반도체장치(100)들이 모두 그런 충격에 견디지 못하는 것이 아니기 때문에 명령어 코드를 검증하는데 사용할 수 있는 소수 개의 칩을 얻는데는 문제가 없다. 또한, 롬 인터페이스용 패드(150)는 외부 메모리장치에 저장시킨 테스트 데이터의 유효성을 검증하기 위한 구 조물이기 때문에, 상기 반도체장치(100)를 양산할 때에는 상기 롬 인터페이스용 패드(150)가 제거되고 그 위에는 본딩 와이어가 접착되지 않아 상술한 문제가 발생하지 않게 된다. 이러한 점을 고려하면, 롬 인터페이스용 패드(150)가 기능을 수행하기 위한 소정의 패턴 상부에 위치하고 있더라도 심각한 문제가 되지 않는다.
도 2는 도 1에 도시 된 본 발명의 일 실시 예에 따른 반도체장치의 테스트단계에서의 사시도이다.
도 2를 참조하면, 상기 반도체장치(200)의 하부에 설치된 패드들(170-1 내지 170-10)은 상기 반도체장치(200)의 고유의 기능을 수행하기 위한 것이고, 상부에 위치한 패드들(150-1 내지 150-12)은 테스트단계에 사용될 패드들을 나타낸다.
하부에 위치한 패드들(170-1 내지 170-10)은 도 1에 도시된 패드(170)에 대응되고, 상부에 위치한 패드들(150-1 내지 150-12)은 도 1에 도시된 롬 인터페이스용 패드(150)에 대응된다. 롬 인터페이스용 패드(150)는 테스트단계에서는 테스트 데이터의 유효성에 대한 검증에 도움을 주지만, 양산단계의 실제 조립품에서는 제거되어 보이지 않게 된다.
도 3은 본 발명에 따른 반도체장치의 양산단계에서의 수직 단면구조(Vertical Structure)이다.
도 3을 참조하면, 상기 반도체장치(300)는, 기판(110), 멀티 레이어(120), 메탈 레이어(130), 인터메탈 절연층(140), 패드 영역(170) 및 테스트회로영역(180)을 포함한다.
도 1에 도시 된 테스트단계의 수직 단면구조(100)와 비교하면, 도 3에 도시 된 양산단계의 수직 단면구조(300)는 롬 인터페이스용 패드(150) 및 비어콘택(160)이 없다는 것이 다른 점이다.
도 4는 도 4에 도시 된 본 발명의 일 실시 예에 따른 반도체장치의 양산단계에서의 사시도이다.
도 2에 도시 된 반도체장치의 테스트단계에서의 사시도(200)와 비교하면, 도 4에 도시 된 양산단계에서의 사시도(400)는, 롬 인터페이스용 패드(150-1 내지 150-12)가 없다는 점이 다르다. 도 2에 표시되지는 않았지만, 롬 인터페이스용 패드(150-1 내지 150-12)의 하부에 위치한 비어콘택(160)이 없다는 것도 쉽게 짐작할 수 있다.
반도체장치의 테스트단계에서의 수직구조 및 사시도를 나타내는 도 1 및 도 2와 양산단계에서의 수직구조 및 사시도를 나타내는 도 3 및 도 4를 비교한 결과를 요약하면 아래와 같다.
테스트단계에서는, 롬 인터페이스용 패드(150) 및 비어콘택(160)을 이용하여 외부 메모리장치에 저장된 테스트 데이터를 검사할 반도체장치를 제조한다. 그러나, 양산단계에서는, 테스트단계 시에 필요했던 롬 인터페이스용 패드(150) 및 비어콘택(160)을 제거하기 때문에, 상기 롬 인터페이스용 패드(150) 및 비어콘택(160)을 생성시키기 위한 마스크 및 이들 마스크를 사용한 제조 공정도 불필요하게 된다.
이하에서는, 도 1 및 도 2에 도시된 구조를 가지는 반도체장치의 테스트회로영역(180)에 설치되며, 상기 반도체장치의 외부에 설치된 메모리장치에 저장된 테 스트 데이터를 검증하기 위하여 지원되는 테스트 회로에 대하여 설명한다.
도 5는 도 1에 도시 된 본 발명의 일 실시 예에 따른 반도체장치가 테스트에 사용되는 것을 지원하는 회로도의 예이다.
도 5를 참조하면, 반도체장치(500)는, 연산처리장치(510), 메모리장치(520) 및 테스트회로블록(530)을 구비한다. 상기 반도체장치(500)의 외부에는 명령어코드 저장용 외부 메모리장치(550)가 설치된다.
연산처리장치(510)는, 테스트회로블록(530)을 통하여 반도체장치(500)의 외부에 위치한 소정의 저장장치(550) 또는 내부에 설치 된 메모리장치(520)에 저장된 명령어코드를 요청하기 위하여 어드레스 신호 및 제어신호를 출력한다. 또한 요청한 데이터를 테스트회로블록(530)을 통하여 수신하고, 수신된 명령어코드에 포함된 명령을 수행한다.
메모리장치(520)는, 연산처리장치(510)로부터의 어드레스 신호 및 제어신호에 따라 이미 저장된 명령어코드를 테스트회로블록(530)에 전달한다. 반도체장치(500)가 사용자에 의하여 정상적으로 사용될 때는 메모리장치(520)에 저장된 명령어코드에 따라 동작하게 되며, 이 경우에도 메모리장치(520)로부터 출력되는 명령어코드는 테스트회로블록(530)을 거쳐 연산처리장치(510)에 전달된다.
테스트회로블록(530)은, 연산처리장치(510)로부터 수신한 제어신호(Control) 및 어드레스신호(Address)를 명령어코드 저장용 외부 메모리장치(550)에 전달하는 제1전달수단(532) 및 제2전달수단(533)을 구비하며, 명령어코드 저장용 외부 메모리장치(550)로부터 전달된 테스트 데이터인 명령어코드 및 메모리장치(520)로부터 전달된 명령어코드 중에서 하나를 선택하여 출력하는 멀티플렉서(531)를 구비한다. 제1전달수단(532), 제2전달수단(533) 및 멀티플렉서(531)는 외부로부터 전달된 테스트 인에이블 신호(Enable)에 의하여 동작이 결정된다. 어드레스신호, 제어신호, 명령어코드 및 인에이블 신호는 각각 해당 패드들(Address, Control , Data 및 Enable)을 통하여 입출력된다. 테스트회로블록(530)은 도 1에 도시 된 테스트회로영역(180)에 설치되는 회로 전체를 의미한다.
테스트 인에이블 신호(Enable)의 지시에 따른 테스트회로블록(530)의 동작은 아래와 같다.
테스트 인에이블 신호(Enable)가 테스트단계를 지시할 경우, 제1전달수단(532) 및 제2전달수단(533)은, 제어신호(Control) 및 어드레스신호(Address)를 각각 명령어코드 저장용 외부 메모리장치(550)에 전달하며, 멀티플렉서(531)는 명령어코드 저장용 외부 메모리장치(550)로부터 전달된 명령어코드를 연산처리장치(510)에 전달한다. 이 경우, 제어신호 및 어드레스 신호가 메모리장치(520)에도 동시에 전달되기 때문에, 요청된 명령어코드가 메모리장치(520)로부터 테스트회로블록(530)으로 전달되기는 하지만, 멀티플렉서(531)에 의하여 연산처리장치(510)로 전달되는 것은 차단된다.
테스트 인에이블 신호(Enable)가 테스트단계를 지시하지 않는 경우에는, 제1전달수단(532) 및 제2전달수단(533)의 출력은 하이 임피던스 상태가 되며, 멀티플렉서(531)는 메모리장치(520)로부터 출력된 데이터를 연산처리장치(510)에 전달한다. 테스트 인에이블 신호가 테스트단계를 지시하지 않는 경우는 양산단계인 것을 의미한다. 양산단계에서는 상기 인에이블 패드(Enable)가 생성되지 않기 때문에, 인에이블 신호 자체가 없어지게 된다. 어드레스 신호 및 제어신호를 전달하는 제1전달수단(532) 제2전달수단(533)의 경우에는 사용하지 않게 되므로 인에이블 신호가 없더라도 아무 문제가 발생하지 않는다. 다만 멀티플렉서(531)의 경우, 양산단계에서 인에이블 신호가 불 활성화되거나 하이 임피던스 상태의 신호 값을 가지는 경우라도, 내부에 설치된 롬(520)으로부터 전달되는 명령어코드를 선택하도록 하는 조치가 필요하며 이러한 조치는 쉽게 달성할 수 있다.
도 6은 도 1에 도시 된 본 발명의 일 실시 예에 따른 반도체장치가 테스트에 사용되는 것을 지원하는 회로도의 다른 일 예이다.
도 6을 참조하면, 반도체장치(600)는, 연산처리장치(610), 메모리장치(620) 및 테스트회로블록(630)을 구비한다.
반도체장치(600)는, 내부에 설치된 메모리장치(620)에 전달되는 제어신호(CNT1)와 명령어코드 저장용 외부 메모리장치(미도시)에 전달되는 제어신호(CNT2)를 서로 분리하여 사용하는 점이 도 5에 도시 된 반도체장치(500)와 다르다.
도 1에 도시 된 바와 같은 수직 구조를 가지는 반도체장치를 이용하여 명령어코드 저장용 외부 메모리장치에 저장된 명령어코드를 PCB(Printed Circuit Board) 상에서 검증하는 방법은 크게 2가지로 구분될 수 있다. 하나는 반도체장치를 조립하지 않은 상태에서 이용하는 것이고 다른 하나는 반도체장치를 조립하여 사용하는 것이다.
도 7은 명령어코드를 검증하는데 사용하는 반도체장치를 조립하지 않은 상태 로 PCB에서 사용하는 방법을 나타낸다.
도 7을 참조하면, 반도체장치(700)를 조립하지 않은 상태에서 사용할 때는, 오픈(Open) 되어 있는 반도체장치의 패드(Control, Address, Enable 및 Data)를 PCB 상의 소정의 연결점(점선 사각형들)에 와이어(Wire)로 직접 연결한다. 도 7에는 명령어코드 저장용 외부 메모리장치(750)의 패드도 PCB 상의 소정의 다른 연결점들에 와이어(Wire)로 연결되는 것으로 도시되어 있으나, 명령어코드 저장용 외부 메모리장치(750)가 패키지 된 상태로 PCB에 장착되어 사용되는 것도 가능하다.
도 8은 명령어코드를 검증하는데 사용하는 반도체장치를 패키지 상태로 PCB에서 사용되는 방법을 나타낸다.
도 8을 참조하면, 반도체장치(800)는 조립되어 있기 때문에, PCB에는 상기 반도체장치(800)를 장착할 수 있는 소켓(Socket)이 설치(미도시)되어 있는 것이 일반적이다. 따라서 반도체장치(800)의 패드는 패키지의 리드 프레임(Lead Frame)에 와이어로 연결되게 된다. 도 8에는 명령어코드 저장용 외부 메모리장치(850)도 패키지 상태로 PCB에 장착되어 있는 것으로 도시되어 있으나, 도 7에 도시된 것과 같이 명령어코드 저장용 외부 메모리장치(850)가 조립되지 않는 상태로 사용되는 것도 가능하다.
도 9는 본 발명의 다른 일 실시 예에 따른 롬 인터페이스 용 패드를 구비하는 반도체장치의 테스트단계에서의 수직 단면구조(Vertical Structure)이다.
도 9를 참조하면, 상기 반도체장치(900)는, 메탈 레이어(130, Metal Layer), 테스트패드 금속층(165) 및 패드 금속층(175)을 구리를 이용하여 제조할 경우의 수 직구조를 나타낸다. 상기 금속층(130, 165 및 175)을 형성하는 물질로 구리를 사용할 경우, 구리의 우수한 전기 전도도의 장점을 이용할 수 있으나, 조립 시 패드 금속층(175)과 본딩 와이어 사이의 낮은 접착력이 문제가 된다. 이를 해결하기 위하여 패드 금속층(175)의 상부에 알루미늄 층(190)을 더 형성시킨다. 이 경우 테스트패드 금속층(165) 및 알루미늄 층(190)은 동일한 물질 동일한 매스크를 사용하여 생성시킬 수 있다.
양산 시 테스트패드 금속층(165)은 새로운 매스크를 사용하여 제거할 수도 있다. 그러나, 테스트 회로영역(180)에 구비된 테스트회로를 적절하게 디스에이블 시킨 상태가 유지될 수 있도록 제어된다면, 테스트패드 금속층(165)을 제거하지 않은 상태로 조립하더라도 테스트패드 금속층(165)을 통하여 인가되는 잡음 성분에 의하여 칩의 동작이 영향을 받지 않게 된다. 이 경우, 새로운 매스크 및 추가 공정을 사용하지 않을 수 있기 때문에 생산비용이 절감될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체장치를 이용하면, 기존에 사용하던 방법인 명령어코드 개발 후 롬(ROM) 코드용 마스크의 수정(Revision), 새로운 명령어코드로 된 공정의 수행, 후속 조립 공정을 거친 후 변경된 명령어코드에 대한 검증을 실시하여 한번의 명령어코드 변경에 많은 시간과 경비가 소요되는 단점을 극복할 수 있다. 수정 또는 새롭게 개발될 명령어코드의 성능이나 동작 검증을 상기 명령어코드가 실제 사용될 칩으로 직접 할 수 있으며, 최종 검증된 명령어코드 만을 실제 마스크 수정(Mask Revision)에 적용함으로써 코드 개발에 따른 공정경비/시간/인력을 획기적으로 줄일 수 있으며, 코드 개발이 중요한 프로젝트에서 도입되었던 검증용 칩(Evaluation chip)이 필요하지 않는 등 커다란 개발 기간 단축 효과를 얻을 수 있다. 또한 명령어코드 검증이 완료되고 나면 본 발명에서 제안한 최상층 메탈 레이어와 비어 콘택(Via Contact)을 사용하지 않음으로써, 하나의 웨이퍼에서 사용할 수 있는 칩(net die) 수의 손실이나, 공정경비의 증가가 초래되지 않는 장점이 있다. 또한 최종 패드용 메탈 레이어와 비어 콘택은 명령어코드 검증용 패드 제작을 위해서만 사용되는 되는 것으로써 정밀도가 가장 낮은 수준의 마스크로도 충분해, 추가되는 마스크 제작 경비는 물론 전체 개발 경비의 절감에 상당한 효과가 있다.

Claims (22)

  1. 반도체 기판 위에 설치되며, 소정의 기능을 수행하는 회로패턴이 형성된 복수 개의 층으로 구성된 멀티 레이어;
    상기 멀티 레이어의 일정한 영역에 형성된 테스트회로패턴;
    상기 테스트회로패턴의 상부에 설치 된 인터메탈 절연층;
    상기 인터메탈 절연층에 형성된 복수 개의 비어콘택(Via Contact); 및
    상기 인터메탈 절연층의 상부에 위치하고 상기 복수 개의 비어콘택들을 통하여 상기 테스트회로패턴과 전기적으로 연결되며 서로 분리된 복수 개의 롬 인터페이스용 패드들을 구비하며,
    상기 비어콘택 및 상기 복수 개의 롬 인터페이스용 패드들은,
    반도체장치가 테스트단계에서 사용될 때는 포함되고 상기 반도체장치가 양산될 때에는 제거되는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  2. 제1항에 있어서, 상기 인터메탈 절연층은,
    상기 반도체장치의 복수 개의 패드를 제외한 상기 반도체장치의 전체를 덮는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  3. 제2항에 있어서, 상기 인터메탈 절연층은,
    산화막(Oxide layer) 또는 질화막(Nitride layer) 중의 하나인 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  4. 제1항에 있어서, 상기 복수 개의 롬 인터페이스 용 패드들은,
    상기 반도체장치가 가지는 고유의 기능을 수행하는 회로를 구현하기 위한 패턴들이 위치하지 않은 영역 및/또는 상기 반도체장치가 가지는 고유의 기능을 수행하는 회로를 구현하기 위한 패턴들이 위치한 영역의 상부에 위치하는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  5. 외부에서 공급되는 전원(들), 제어신호(들) 및 입출력되는 데이터의 통로가 되는 복수 개의 패드(Pad)를 구비하는 롬 인터페이스 용 패드를 구비하는 반도체장치에 있어서,
    기판 위의 복수 개의 물질 층을 이용하여 생성시킨 연산처리장치(Processor Unit);
    상기 연산처리장치와 동일한 복수 개의 물질 층을 이용하여 생성되며, 상기 롬 인터페이스 용 패드를 구비하는 반도체장치의 외부에 위치한 소정의 데이터 저장장치에 테스트 데이터를 요청하고, 상기 테스트 데이터를 수신하여 상기 연산처리장치에 전달하는 테스트회로블록;
    상기 테스트회로블록의 상부에 설치 된 절연체로서 복수 개의 비어콘택(Via Contact)들이 존재하는 인터메탈 절연층; 및
    상기 인터메탈 절연층의 상부에 위치하고 상기 복수 개의 비어콘택들을 통하여 상기 테스트회로블록과 전기적으로 연결되며 서로 분리된 복수 개의 롬 인터페이스 용 패드들을 구비하며,
    상기 비어콘택 및 상기 복수 개의 롬 인터페이스 용 패드들은,
    상기 반도체장치가 상기 연산처리장치를 이용하여 상기 테스트 데이터를 검증하는 테스트단계에서 사용될 때는 포함되지만 상기 반도체장치가 양산될 때에는 제거되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 테스트회로블록은,
    상기 반도체장치가 상기 테스트단계로 동작하는 것을 지시하는 테스트 인에이블 신호를 더 수신하며,
    상기 테스트 데이터 및 상기 반도체장치의 내부에서 생성된 데이터를 선택하여 상기 연산처리장치에 전달하는 적어도 하나 이상의 멀티플렉서;
    상기 연산처리장치로부터 출력되며 상기 소정의 데이터 저장장치의 동작을 결정하는 제어신호를 상기 소정의 데이터 저장장치에 전달하는 제1전달장치; 및
    필요한 소정의 테스트 데이터가 저장된 상기 소정의 데이터 저장장치의 어드레스를 지정하는 어드레스 신호를 전달하는 제2전달장치를 구비하며,
    상기 멀티플렉서, 상기 제1전달장치 및 제2전달장치는 상기 테스트 인에이블신호에 의하여 동작하는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  7. 제6항에 있어서, 상기 멀티플렉서는,
    상기 테스트 인에이블 신호가 테스트단계를 지시할 경우에는 상기 테스트 데이터를 선택하여 출력하고, 그렇지 않을 경우에는 상기 롬 인터페이스 용 패드를 구비하는 반도체장치의 내부에서 생성된 데이터를 선택하여 출력하는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  8. 제6항에 있어서,
    상기 테스트 인에이블 신호가 테스트단계를 지시할 경우에는,
    상기 제1전달장치 및 상기 제2전달장치는, 상기 제어신호 및 상기 어드레스 신호를 상기 소정의 저장장치에 전달하지만,
    상기 테스트 인에이블 신호가 테스트단계를 지시하지 않을 경우에는,
    하이 임피던스 상태가 되는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치,
  9. 제6항에 있어서, 상기 소정의 데이터 저장장치는,
    ROM(Read Only Memory)인 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  10. 제6항에 있어서, 상기 반도체장치의 내부에서 생성된 데이터는,
    상기 반도체장치의 내부에 설치된 메모리장치로부터 생성된 데이터인 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  11. 제10항에 있어서, 상기 메모리장치는,
    ROM(Read Only Memory)인 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  12. 제6항에 있어서, 상기 테스트 인에이블 신호는,
    상기 반도체장치의 내부에서 생성시키거나 상기 반도체장치의 외부에서 수신하는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  13. 제6항에 있어서, 상기 인터메탈 절연층은,
    상기 반도체장치의 복수 개의 패드를 제외한 상기 반도체장치의 전체를 덮는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  14. 제13항에 있어서, 상기 인터메탈 절연층은,
    산화막(Oxide layer) 또는 질화막(Nitride layer) 중의 하나인 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  15. 제5항에 있어서, 상기 복수 개의 롬 인터페이스 용 패드들은,
    상기 반도체장치가 가지는 고유의 기능을 수행하기 위한 회로를 구현하기 위한 패턴들이 위치하지 않은 영역 및/또는 상기 반도체장치가 가지는 고유의 기능을 수행하기 위한 회로를 구현하기 위한 패턴들이 위치한 영역의 상부에 위치하는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  16. 검증하려고 하는 명령어코드를 저장한 외부메모리장치; 및
    상기 외부메모리장치의 명령어코드를 수신하여 상기 명령어코드의 유효성을 검증하는 연산처리장치를 구비하는 제1항의 반도체장치가 장착된 테스트용 PCB(Printed Circuit Board)에 있어서,
    상기 반도체장치는 실리콘 상태 또는 패키지 상태로 장착되며, 상기 외부메모리장치는 실리콘 상태 또는 패키지 상태로 장착되어 상기 PCB와 전기적으로 연결되는 것을 특징으로 하는 테스트용 PCB.
  17. 제16항에 있어서, 상기 반도체장치 및 상기 외부메모리장치는,
    실리콘 상태인 경우에는 와이어 본딩을 통하여 상기 PCB에 전기적으로 연결되며,
    패키지 상태인 경우에는 소켓(Socket)을 통하여 상기 PCB에 전기적으로 연결되는 것을 특징으로 하는 테스트용 PCB.
  18. 반도체 기판 위에 설치되며, 소정의 기능을 수행하는 회로패턴이 형성된 복수 개의 층으로 구성된 멀티 레이어;
    상기 멀티 레이어의 일정한 영역에 형성된 테스트회로패턴;
    상기 테스트회로패턴의 상부에 설치된 인터메탈 절연층;
    상기 인터메탈 절연층에 형성된 복수 개의 비어콘택(Via Contact);
    패드 영역을 덮은 패드 금속층의 상부에 형성된 제2금속층; 및
    상기 인터메탈 절연층의 상부에 위치하고 상기 복수 개의 비어콘택들을 통하여 상기 테스트회로패턴과 전기적으로 연결되며 서로 분리된 복수 개의 롬 인터페이스용 패드들을 구비하며,
    상기 패드 금속층과 상기 제2금속층은, 서로 다른 물질로 구성되고,
    상기 비어콘택 및 상기 복수 개의 롬 인터페이스용 패드들은, 반도체장치가 테스트단계에서 사용될 때는 포함되고 상기 반도체장치가 양산될 때에는 제거되는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  19. 제18항에 있어서, 상기 패드 금속층은,
    구리를 포함하며,
    상기 제2금속층은 알루미늄을 포함하는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  20. 제19항에 있어서, 상기 제2금속층 및 상기 롬 인터페이스 용 패드는,
    동일한 물질 및/또는 동일한 매스크를 이용하여 생성시키는 것을 특징으로 하는 롬 인터페이스 용 패드를 구비하는 반도체장치.
  21. 검증하려고 하는 명령어코드를 저장한 외부메모리장치; 및
    상기 외부메모리장치의 명령어코드를 수신하여 상기 명령어코드의 유효성을 검증하는 연산처리장치를 구비하는 제5항의 반도체장치가 장착된 테스트용 PCB(Printed Circuit Board)에 있어서,
    상기 반도체장치는 실리콘 상태 또는 패키지 상태로 장착되며, 상기 외부메모리장치는 실리콘 상태 또는 패키지 상태로 장착되어 상기 PCB와 전기적으로 연결되는 것을 특징으로 하는 테스트용 PCB.
  22. 제21항에 있어서, 상기 반도체장치 및 상기 외부메모리장치는,
    실리콘 상태인 경우에는 와이어 본딩을 통하여 상기 PCB에 전기적으로 연결되며,
    패키지 상태인 경우에는 소켓(Socket)을 통하여 상기 PCB에 전기적으로 연결되는 것을 특징으로 하는 테스트용 PCB.
KR1020050030739A 2005-04-13 2005-04-13 롬 인터페이스 용 패드를 구비하는 반도체장치 KR100699838B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050030739A KR100699838B1 (ko) 2005-04-13 2005-04-13 롬 인터페이스 용 패드를 구비하는 반도체장치
US11/398,313 US20060231835A1 (en) 2005-04-13 2006-04-05 Semiconductor device including ROM interface pad

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050030739A KR100699838B1 (ko) 2005-04-13 2005-04-13 롬 인터페이스 용 패드를 구비하는 반도체장치

Publications (2)

Publication Number Publication Date
KR20060108957A KR20060108957A (ko) 2006-10-19
KR100699838B1 true KR100699838B1 (ko) 2007-03-27

Family

ID=37107657

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050030739A KR100699838B1 (ko) 2005-04-13 2005-04-13 롬 인터페이스 용 패드를 구비하는 반도체장치

Country Status (2)

Country Link
US (1) US20060231835A1 (ko)
KR (1) KR100699838B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7727781B2 (en) * 2008-07-22 2010-06-01 Agere Systems Inc. Manufacture of devices including solder bumps

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08241223A (ja) * 1995-03-07 1996-09-17 Fujitsu Ltd データ処理装置
JP2000012638A (ja) 1998-06-22 2000-01-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP2001250908A (ja) 2000-03-03 2001-09-14 Hitachi Ltd 半導体装置
KR100476900B1 (ko) 2002-05-22 2005-03-18 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09330934A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 半導体装置及びその製造方法
JP3529581B2 (ja) * 1997-03-14 2004-05-24 東芝マイクロエレクトロニクス株式会社 半導体ウェーハ及びｉｃカード
JPH11340265A (ja) * 1998-05-22 1999-12-10 Sony Corp 半導体装置及びその製造方法
US6937047B2 (en) * 2003-08-05 2005-08-30 Freescale Semiconductor, Inc. Integrated circuit with test pad structure and method of testing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08241223A (ja) * 1995-03-07 1996-09-17 Fujitsu Ltd データ処理装置
JP2000012638A (ja) 1998-06-22 2000-01-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP2001250908A (ja) 2000-03-03 2001-09-14 Hitachi Ltd 半導体装置
KR100476900B1 (ko) 2002-05-22 2005-03-18 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치

Also Published As

Publication number Publication date
US20060231835A1 (en) 2006-10-19
KR20060108957A (ko) 2006-10-19

Similar Documents

Publication Publication Date Title
US6777801B2 (en) Semiconductor device and method of manufacturing same
US7215016B2 (en) Multi-chips stacked package
US6159765A (en) Integrated circuit package having interchip bonding and method therefor
JP2006203211A (ja) マルチチップモジュールに架橋層を使用する信号再配信
KR20010090556A (ko) 반도체 장치 및 그 제조 방법
JP2005244214A (ja) 静電気放電防止のための半導体素子及び方法
US6911700B2 (en) Semiconductor integrated circuit device including digital and analog circuits comprising electrostatic destruction protection circuits
US20040018662A1 (en) Method of manufacturing a semiconductor device
KR100699838B1 (ko) 롬 인터페이스 용 패드를 구비하는 반도체장치
US20020003309A1 (en) Semiconductor chip having pads with plural different junction type
JPH11168150A (ja) 半導体集積回路装置
JPH11176901A (ja) エミュレーション回路装置の製造方法および２つの集積回路を有する装置
JP4093259B2 (ja) 半導体装置
US6020631A (en) Method and apparatus for connecting a bondwire to a bondring near a via
US6944073B2 (en) Semiconductor integrated circuit device
JP4392482B2 (ja) 半導体装置
JP3981126B2 (ja) 半導体装置の製造方法
JP2005228901A (ja) 半導体装置
US7199460B2 (en) Semiconductor device and method of manufacturing the same
US6159774A (en) Multi-layer interconnection layout between a chip core and peripheral devices
US9252119B1 (en) Ball grid array including redistribution layer, packaged integrated circuit including the same, and methods of making and using the same
JP4229086B2 (ja) 半導体装置
JP3981060B2 (ja) 半導体装置
JP2004007017A (ja) 半導体装置
JPH10200037A (ja) リードフレーム及びこれを用いた半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee