JPH08241223A - データ処理装置 - Google Patents
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- JPH08241223A JPH08241223A JP7046774A JP4677495A JPH08241223A JP H08241223 A JPH08241223 A JP H08241223A JP 7046774 A JP7046774 A JP 7046774A JP 4677495 A JP4677495 A JP 4677495A JP H08241223 A JPH08241223 A JP H08241223A
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Abstract
(57)【要約】
【目的】 本発明は、ＲＯＭソケットを介してデータ通
信を行うＲＯＭソケット通信方式に関し、ＲＯＭエミュ
レート方式で必要であったリードライト信号線などを不
要とし、そのためのパターンや端子や回路を無くし、簡
単な構成でＲＯＭソケットを介してデータ通信を実現す
ることを目的とする。 【構成】 処理装置に設置したＲＯＭソケットに接続し
て当該ＲＯＭソケットからの信号を判定する判定回路
と、この判定回路によって特定アドレスがリードされた
と判定されたときに、ＲＯＭソケットからの信号中のデ
ータバスからデータをラッチするラッチ回路とを備え、
このラッチ回路によってラッチしたデータを取り込み、
データ送信を行うように構成する。
信を行うＲＯＭソケット通信方式に関し、ＲＯＭエミュ
レート方式で必要であったリードライト信号線などを不
要とし、そのためのパターンや端子や回路を無くし、簡
単な構成でＲＯＭソケットを介してデータ通信を実現す
ることを目的とする。 【構成】 処理装置に設置したＲＯＭソケットに接続し
て当該ＲＯＭソケットからの信号を判定する判定回路
と、この判定回路によって特定アドレスがリードされた
と判定されたときに、ＲＯＭソケットからの信号中のデ
ータバスからデータをラッチするラッチ回路とを備え、
このラッチ回路によってラッチしたデータを取り込み、
データ送信を行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＯＭソケットを介し
てデータ通信を行うデータ処理装置に関するものであ
る。
てデータ通信を行うデータ処理装置に関するものであ
る。
【０００２】近年のＣＰＵクロックの速度向上に伴い、
電子回路の動作確認や電子回路上で動作するソフトウェ
アの動作確認を行うためのエミュレータにおいて、ＣＰ
Ｕをエミュレートすることが困難になりつつある。一
方、ＣＰＵに対してＲＯＭのアクセス速度はあまり向上
していない。このため、電子回路上のＣＰＵはそのまま
使用し、ＲＯＭを基板から外し、その代わりにＲＯＭを
エミュレートする処理装置を接続することによって、電
子回路の動作確認やソフトウェアの動作確認を行うため
のエミュレータが増えている。このＲＯＭエミュレータ
の方法で、ＣＰＵエミュレートのように簡単な電子回路
とエミュレータで接続することが要求されている。
電子回路の動作確認や電子回路上で動作するソフトウェ
アの動作確認を行うためのエミュレータにおいて、ＣＰ
Ｕをエミュレートすることが困難になりつつある。一
方、ＣＰＵに対してＲＯＭのアクセス速度はあまり向上
していない。このため、電子回路上のＣＰＵはそのまま
使用し、ＲＯＭを基板から外し、その代わりにＲＯＭを
エミュレートする処理装置を接続することによって、電
子回路の動作確認やソフトウェアの動作確認を行うため
のエミュレータが増えている。このＲＯＭエミュレータ
の方法で、ＣＰＵエミュレートのように簡単な電子回路
とエミュレータで接続することが要求されている。
【０００３】
【従来の技術】従来、図３の（ａ）に示すＣＰＵエミュ
レート方式では、ＣＰＵソケットに、エミュレータを簡
単に接続、即ちＣＰＵソケットの全ピンの接続線をエミ
ュレータに接続およびリセット信号用のリセット信号線
を１本接続するだけでよい。
レート方式では、ＣＰＵソケットに、エミュレータを簡
単に接続、即ちＣＰＵソケットの全ピンの接続線をエミ
ュレータに接続およびリセット信号用のリセット信号線
を１本接続するだけでよい。
【０００４】一方、図３の（ｂ）の従来のＲＯＭエミュ
レート方式では、ＲＯＭソケットの全ピンの接続線（デ
ータバス、アドレスバス、チップセレクト信号、アウト
プットイネーブル信号、リード信号など）をエミュレー
タに接続、およびリセット信号用のリセット信号線を１
本と、更にＣＰＵからＲＯＭソケットを介してエミュレ
ータにデータを伝えるリードライト信号用の信号線を必
要としていた。
レート方式では、ＲＯＭソケットの全ピンの接続線（デ
ータバス、アドレスバス、チップセレクト信号、アウト
プットイネーブル信号、リード信号など）をエミュレー
タに接続、およびリセット信号用のリセット信号線を１
本と、更にＣＰＵからＲＯＭソケットを介してエミュレ
ータにデータを伝えるリードライト信号用の信号線を必
要としていた。
【０００５】
【発明が解決しようとする課題】このため、ＣＰＵエミ
ュレート方式で不要な当該リードライト信号線がＲＯＭ
エミュレート方式では必要となり、そのためのパターン
や端子が必要となってしまい、複雑となってしまう問題
があった。
ュレート方式で不要な当該リードライト信号線がＲＯＭ
エミュレート方式では必要となり、そのためのパターン
や端子が必要となってしまい、複雑となってしまう問題
があった。
【０００６】本発明は、これらの問題を解決するため、
ＲＯＭエミュレート方式で必要であったリードライト信
号線などを不要とし、そのためのパターンや端子や回路
を無くし、簡単な構成でＲＯＭソケットを介してデータ
通信を実現することを目的としている。
ＲＯＭエミュレート方式で必要であったリードライト信
号線などを不要とし、そのためのパターンや端子や回路
を無くし、簡単な構成でＲＯＭソケットを介してデータ
通信を実現することを目的としている。
【０００７】
【課題を解決するための手段】図１および図２を参照し
て課題を解決するための手段を説明する。図１および図
２において、処理装置Ａは、ＲＯＭソケット１３を設置
した処理装置である。
て課題を解決するための手段を説明する。図１および図
２において、処理装置Ａは、ＲＯＭソケット１３を設置
した処理装置である。
【０００８】ＲＯＭソケット１３は、プログラムやデー
タをリードのみするＲＯＭ（リードオンリメモリ）を装
着するソケットである。このＲＯＭソケット１３からＲ
ＯＭを取り外してその代わりにコネクトタを挿入して処
理装置ＢのＲＯＭインタフェース回路２１を介して処理
装置Ｂと接続する。
タをリードのみするＲＯＭ（リードオンリメモリ）を装
着するソケットである。このＲＯＭソケット１３からＲ
ＯＭを取り外してその代わりにコネクトタを挿入して処
理装置ＢのＲＯＭインタフェース回路２１を介して処理
装置Ｂと接続する。
【０００９】処理装置Ｂは、ＲＯＭソケット１３に接続
し、処理装置Ａとの間でデータ通信を行うものであっ
て、判定回路２２、およびラッチ回路２３などから構成
されるものである。
し、処理装置Ａとの間でデータ通信を行うものであっ
て、判定回路２２、およびラッチ回路２３などから構成
されるものである。
【００１０】判定回路２２は、処理装置Ａに設置したＲ
ＯＭソケット１３に接続して当該ＲＯＭソケット１３か
らの信号を判定するものである。ラッチ回路２３は、判
定回路からの信号をもとにデータバスあるいはアドレス
バスからデータをラッチしたり、出力したりするもので
ある。
ＯＭソケット１３に接続して当該ＲＯＭソケット１３か
らの信号を判定するものである。ラッチ回路２３は、判
定回路からの信号をもとにデータバスあるいはアドレス
バスからデータをラッチしたり、出力したりするもので
ある。
【００１１】
【作用】本発明は、図１に示すように、処理装置ＡのＲ
ＯＭソケット１３からＲＯＭを取り外した後、当該ＲＯ
Ｍソケット１３と処理装置ＢのＲＯＭインタフェース回
路２１とをケーブルで接続し、処理装置Ｂの判定回路２
２によって特定アドレスがリードされたと判定されたと
きに、ラッチ回路２３がＲＯＭソケットからの信号中の
データバスからデータをラッチして取り込み、データ送
信を行うようにしている。
ＯＭソケット１３からＲＯＭを取り外した後、当該ＲＯ
Ｍソケット１３と処理装置ＢのＲＯＭインタフェース回
路２１とをケーブルで接続し、処理装置Ｂの判定回路２
２によって特定アドレスがリードされたと判定されたと
きに、ラッチ回路２３がＲＯＭソケットからの信号中の
データバスからデータをラッチして取り込み、データ送
信を行うようにしている。
【００１２】また、処理装置ＡのＲＯＭソケット１３か
らＲＯＭを取り外した後、当該ＲＯＭソケット１３と処
理装置ＢのＲＯＭインタフェース回路２１とをケーブル
で接続し、処理装置Ｂの判定回路２２によって特定アド
レスがリードされたと判定されたときに、ラッチ回路２
３がＲＯＭソケットからの信号中の所定アドレスバスか
らデータをラッチして取り込み、データ送信を行うよう
にしている。
らＲＯＭを取り外した後、当該ＲＯＭソケット１３と処
理装置ＢのＲＯＭインタフェース回路２１とをケーブル
で接続し、処理装置Ｂの判定回路２２によって特定アド
レスがリードされたと判定されたときに、ラッチ回路２
３がＲＯＭソケットからの信号中の所定アドレスバスか
らデータをラッチして取り込み、データ送信を行うよう
にしている。
【００１３】また、処理装置ＡのＲＯＭソケット１３か
らＲＯＭを取り外した後、当該ＲＯＭソケット１３と処
理装置ＢのＲＯＭインタフェース回路２１とをケーブル
で接続し、処理装置Ｂの判定回路２２によって特定アド
レスがリードされたと判定された後、別の特定アドレス
がリードされたと判定されたときに、ラッチ回路２３が
ＲＯＭソケットからの信号中の所定アドレスバスからデ
ータをラッチして取り込み、データ送信を行うようにし
ている。
らＲＯＭを取り外した後、当該ＲＯＭソケット１３と処
理装置ＢのＲＯＭインタフェース回路２１とをケーブル
で接続し、処理装置Ｂの判定回路２２によって特定アド
レスがリードされたと判定された後、別の特定アドレス
がリードされたと判定されたときに、ラッチ回路２３が
ＲＯＭソケットからの信号中の所定アドレスバスからデ
ータをラッチして取り込み、データ送信を行うようにし
ている。
【００１４】これらの際に、処理装置Ａに設置したＲＯ
Ｍソケット１３に接続した他の処理装置Ｂにリード信号
を送出してデータを送出させて取り込み、データ受信を
行うようにしている。
Ｍソケット１３に接続した他の処理装置Ｂにリード信号
を送出してデータを送出させて取り込み、データ受信を
行うようにしている。
【００１５】従って、ＲＯＭエミュレート方式で必要で
あったリードライト信号線などが不要となり、そのため
のパターンや端子や回路を無くし、簡単な構成でＲＯＭ
ソケットを介してデータ通信（データの送受信）を実現
することが可能となった。
あったリードライト信号線などが不要となり、そのため
のパターンや端子や回路を無くし、簡単な構成でＲＯＭ
ソケットを介してデータ通信（データの送受信）を実現
することが可能となった。
【００１６】
【実施例】次に、図１および図２を用いて本発明の実施
例の構成および動作を順次詳細に説明する。
例の構成および動作を順次詳細に説明する。
【００１７】図１は、本発明の１実施例構成図を示す。
これは、ＲＯＭソケット１３のデータバスを介してデー
タ通信を行う場合の構成例である。図１の（ａ）は、構
成図を示す。
これは、ＲＯＭソケット１３のデータバスを介してデー
タ通信を行う場合の構成例である。図１の（ａ）は、構
成図を示す。
【００１８】図１の（ａ）において、処理装置Ａは、こ
こでは、データを送信する元の装置であって、例えば被
試験対象の処理装置であり、ＣＰＵ１１、制御回路１
２、およびＲＯＭソケット１３などから構成されるもの
である。
こでは、データを送信する元の装置であって、例えば被
試験対象の処理装置であり、ＣＰＵ１１、制御回路１
２、およびＲＯＭソケット１３などから構成されるもの
である。
【００１９】ＣＰＵ１１は、ＲＯＭソケット１３に装着
されたＲＯＭからプログラムやデータをリードして各種
処理を行うものである。制御回路１２は、ＲＯＭからプ
ログラムやデータをリードするものであって、ＲＯＭソ
ケット１３に装着されたＲＯＭに各種信号（リード信
号、チップセレクト信号、アウトプットイネーブル信号
など）やアドレスバス２を介してアドレス信号を、ＣＰ
Ｕ１１からリードライト信号およびアドレスバス１から
の信号をもとに生成し、ＲＯＭソケット１３に装着され
たＲＯＭに出力してリード制御するものである。
されたＲＯＭからプログラムやデータをリードして各種
処理を行うものである。制御回路１２は、ＲＯＭからプ
ログラムやデータをリードするものであって、ＲＯＭソ
ケット１３に装着されたＲＯＭに各種信号（リード信
号、チップセレクト信号、アウトプットイネーブル信号
など）やアドレスバス２を介してアドレス信号を、ＣＰ
Ｕ１１からリードライト信号およびアドレスバス１から
の信号をもとに生成し、ＲＯＭソケット１３に装着され
たＲＯＭに出力してリード制御するものである。
【００２０】ＲＯＭソケット１３は、ＲＯＭを装着する
ソケットである。ここでは、ＲＯＭを取り外し、コネク
タを装着してケーブルによって処理装置ＢのＲＯＭイン
タフェース回路２１と接続する。
ソケットである。ここでは、ＲＯＭを取り外し、コネク
タを装着してケーブルによって処理装置ＢのＲＯＭイン
タフェース回路２１と接続する。
【００２１】処理装置Ｂは、ここでは、処理装置Ａから
送信されてきたデータを取り込むものであって、例えば
ＲＯＭエミュレータと呼ばれる装置であり、ＲＯＭイン
タフェース回路２１、判定回路２２、ライッチ回路２
３、および処理回路２４などから構成されるものであ
る。
送信されてきたデータを取り込むものであって、例えば
ＲＯＭエミュレータと呼ばれる装置であり、ＲＯＭイン
タフェース回路２１、判定回路２２、ライッチ回路２
３、および処理回路２４などから構成されるものであ
る。
【００２２】ＲＯＭインタフェース回路２１は、ＲＯＭ
ソケット１３とを接続したケーブルから信号やデータを
取り込むものである。判定回路２２は、ＲＯＭインタフ
ェース回路２１によって取り込んだ信号線、アドレスバ
ス３、データバス２からの信号を判定するものである。
ソケット１３とを接続したケーブルから信号やデータを
取り込むものである。判定回路２２は、ＲＯＭインタフ
ェース回路２１によって取り込んだ信号線、アドレスバ
ス３、データバス２からの信号を判定するものである。
【００２３】ラッチ回路２３は、データバスからデータ
をラッチして取り込んだり、データをデータバスに出力
したりするものである。処理回路２４は、各種処理を行
うものであって、ここでは、ラッチ回路２３によって取
り込んだ出力データをもとに、処理装置Ａのエミュレー
ト（動作試験）を行うものである。
をラッチして取り込んだり、データをデータバスに出力
したりするものである。処理回路２４は、各種処理を行
うものであって、ここでは、ラッチ回路２３によって取
り込んだ出力データをもとに、処理装置Ａのエミュレー
ト（動作試験）を行うものである。
【００２４】次に、図１の（ｂ）に示す順序に従い、図
１の（ａ）の構成の動作を詳細に説明する。ここで、処
理装置Ａ、処理装置Ｂは、図１の（ａ）の処理装置Ａ、
処理装置Ｂである。
１の（ａ）の構成の動作を詳細に説明する。ここで、処
理装置Ａ、処理装置Ｂは、図１の（ａ）の処理装置Ａ、
処理装置Ｂである。
【００２５】（１） 処理装置Ａから処理装置Ｂにデー
タを送信する場合の動作：図１の（ｂ）において、Ｓ１
は、データをＣＰＵのアキュムレータに格納する。これ
は、Ｓ１１で処理装置ＡのＣＰＵ１１がアキュムレータ
に送信データ（処理装置Ｂに送信するデータ）を格納す
る。
タを送信する場合の動作：図１の（ｂ）において、Ｓ１
は、データをＣＰＵのアキュムレータに格納する。これ
は、Ｓ１１で処理装置ＡのＣＰＵ１１がアキュムレータ
に送信データ（処理装置Ｂに送信するデータ）を格納す
る。
【００２６】Ｓ２は、ＣＰＵのインデックスポインタに
ＲＯＭのデータ送受信用先頭番地を格納する。これは、
Ｓ１２で処理装置ＡのＣＰＵ１１がインデックスレジス
タにＲＯＭのデータ送受信用の先頭番地を格納する。
ＲＯＭのデータ送受信用先頭番地を格納する。これは、
Ｓ１２で処理装置ＡのＣＰＵ１１がインデックスレジス
タにＲＯＭのデータ送受信用の先頭番地を格納する。
【００２７】Ｓ３は、インデックスポインタにアキュム
レータの値を加算し、この番地をリードする。このリー
ドした番地が、特定番地のリード（処理装置Ａからデー
タを処理装置Ｂに送信する旨と予め定めた特定番地のリ
ード）とここでは検出、即ちＳ２１で処理装置Ｂの判定
回路２２が特定番地のリードと検出し、ラッチ回路２３
を有効にする。
レータの値を加算し、この番地をリードする。このリー
ドした番地が、特定番地のリード（処理装置Ａからデー
タを処理装置Ｂに送信する旨と予め定めた特定番地のリ
ード）とここでは検出、即ちＳ２１で処理装置Ｂの判定
回路２２が特定番地のリードと検出し、ラッチ回路２３
を有効にする。
【００２８】Ｓ２２は、ＲＯＭインタフェース回路２１
よりデータバス２を通じてラッチ回路２３にデータがラ
ッチされる。Ｓ２３は、Ｓ２２でラッチされたデータを
処理回路２４で受け取り処理を行う（エミュレートす
る）。
よりデータバス２を通じてラッチ回路２３にデータがラ
ッチされる。Ｓ２３は、Ｓ２２でラッチされたデータを
処理回路２４で受け取り処理を行う（エミュレートす
る）。
【００２９】以上によって、処理装置ＡのＣＰＵ１１が
特定番地をリードすると、処理装置Ｂの判定回路２２が
ラッチ回路２３に指示してデータバス２からデータをラ
ッチさせ、このラッチさせたデータを処理回路２４が取
り込み、処理（エミュレート）を行う。これにより、処
理装置ＡのＣＰＵ１１からデータバス１、ＲＯＭソケッ
ト１３、ＲＯＭインタフェース回路２１、データバス
２、ラッチ回路２３を介してデータが処理回路２４に送
信されたこととなる。
特定番地をリードすると、処理装置Ｂの判定回路２２が
ラッチ回路２３に指示してデータバス２からデータをラ
ッチさせ、このラッチさせたデータを処理回路２４が取
り込み、処理（エミュレート）を行う。これにより、処
理装置ＡのＣＰＵ１１からデータバス１、ＲＯＭソケッ
ト１３、ＲＯＭインタフェース回路２１、データバス
２、ラッチ回路２３を介してデータが処理回路２４に送
信されたこととなる。
【００３０】（２） 処理装置Ａが処理装置Ｂからデー
タを受信する場合の動作：図１の（ｂ）において、Ｓ２
は、ＣＰＵのインデックスポインタにＲＯＭのデータ送
受信用先頭番地を格納する。これは、Ｓ１２で処理装置
ＡのＣＰＵ１１がインデックスレジスタにＲＯＭのデー
タ送受信用の先頭番地を格納する。
タを受信する場合の動作：図１の（ｂ）において、Ｓ２
は、ＣＰＵのインデックスポインタにＲＯＭのデータ送
受信用先頭番地を格納する。これは、Ｓ１２で処理装置
ＡのＣＰＵ１１がインデックスレジスタにＲＯＭのデー
タ送受信用の先頭番地を格納する。
【００３１】Ｓ３は、インデックスポインタにアキュム
レータの値を加算し、この番地をリードする。このリー
ドした番地が、特定番地のリード（処理装置Ａからデー
タを処理装置Ｂに送信する旨と予め定めた特定番地のリ
ード）ではないとここでは検出、即ち処理装置Ｂの判定
回路２２が特定番地のリードでないと検出し、ラッチ回
路２３を無効（ラッチしているデータをデータバス２に
出力）にする。これにより、Ｓ１３でＲＯＭインタフェ
ース回路２１よりデータバス１を通じてＣＰＵ１１にデ
ータが転送される。そして、ＣＰＵ１１がデータバス１
上のデータを取り込む。
レータの値を加算し、この番地をリードする。このリー
ドした番地が、特定番地のリード（処理装置Ａからデー
タを処理装置Ｂに送信する旨と予め定めた特定番地のリ
ード）ではないとここでは検出、即ち処理装置Ｂの判定
回路２２が特定番地のリードでないと検出し、ラッチ回
路２３を無効（ラッチしているデータをデータバス２に
出力）にする。これにより、Ｓ１３でＲＯＭインタフェ
ース回路２１よりデータバス１を通じてＣＰＵ１１にデ
ータが転送される。そして、ＣＰＵ１１がデータバス１
上のデータを取り込む。
【００３２】以上によって、処理装置ＡのＣＰＵ１１が
特定番地（処理装置Ａから処理装置Ｂにデータを送信す
る旨の番地）でないリードを表す番地をリードすると、
処理装置Ｂの判定回路２２がラッチ回路２３に指示して
データをデータバス２に出力させ、データバス１を介し
てＣＰＵ１１に転送されて当該ＣＰＵ１１がデータを取
り込む。これにより、処理装置Ｂのラッチ回路２３、デ
ータバス２、ＲＯＭインタフェース回路２１、ＲＯＭソ
ケット１３、データバス１を介してデータをＣＰＵ１１
が受信したこととなる。
特定番地（処理装置Ａから処理装置Ｂにデータを送信す
る旨の番地）でないリードを表す番地をリードすると、
処理装置Ｂの判定回路２２がラッチ回路２３に指示して
データをデータバス２に出力させ、データバス１を介し
てＣＰＵ１１に転送されて当該ＣＰＵ１１がデータを取
り込む。これにより、処理装置Ｂのラッチ回路２３、デ
ータバス２、ＲＯＭインタフェース回路２１、ＲＯＭソ
ケット１３、データバス１を介してデータをＣＰＵ１１
が受信したこととなる。
【００３３】図２は、本発明の他の実施例構成図を示
す。これは、ＲＯＭソケット１３のアドレスバスを介し
てデータ通信を行う場合の構成例である。図２の（ａ）
は、構成図を示す。ここで、処理装置Ａ、ＣＰＵ１１、
制御回路１２、ＲＯＭソケット１３、処理装置Ｂ、ＲＯ
Ｍインタフェース回路２１、および処理回路２４は、図
１の（ａ）とほぼ同一であるので、説明を省略する。
す。これは、ＲＯＭソケット１３のアドレスバスを介し
てデータ通信を行う場合の構成例である。図２の（ａ）
は、構成図を示す。ここで、処理装置Ａ、ＣＰＵ１１、
制御回路１２、ＲＯＭソケット１３、処理装置Ｂ、ＲＯ
Ｍインタフェース回路２１、および処理回路２４は、図
１の（ａ）とほぼ同一であるので、説明を省略する。
【００３４】図２の（ａ）において、判定回路２２は、
ＲＯＭインタフェース回路２１によって取り込んだ信号
線、アドレスバス３、データバス２からの信号を判定す
るものである。
ＲＯＭインタフェース回路２１によって取り込んだ信号
線、アドレスバス３、データバス２からの信号を判定す
るものである。
【００３５】ラッチ回路２３は、アドレスバスからデー
タをラッチして取り込んだり、データを図示外のデータ
バスに送出したりするものである。次に、図２の（ｂ）
に示す順序に従い、図２の（ａ）の構成の第１の動作を
詳細に説明する。ここで、処理装置Ａ、処理装置Ｂは、
図２の（ａ）の処理装置Ａ、処理装置Ｂである。
タをラッチして取り込んだり、データを図示外のデータ
バスに送出したりするものである。次に、図２の（ｂ）
に示す順序に従い、図２の（ａ）の構成の第１の動作を
詳細に説明する。ここで、処理装置Ａ、処理装置Ｂは、
図２の（ａ）の処理装置Ａ、処理装置Ｂである。
【００３６】（１） 処理装置Ａから処理装置Ｂにデー
タを送信する場合の動作：図２の（ｂ）において、Ｓ４
は、データをＣＰＵのアキュムレータに格納する。これ
は、Ｓ１４で処理装置ＡのＣＰＵ１１がアキュムレータ
に送信データ（処理装置Ｂに送信するデータ）を格納す
る。
タを送信する場合の動作：図２の（ｂ）において、Ｓ４
は、データをＣＰＵのアキュムレータに格納する。これ
は、Ｓ１４で処理装置ＡのＣＰＵ１１がアキュムレータ
に送信データ（処理装置Ｂに送信するデータ）を格納す
る。
【００３７】Ｓ５は、ＣＰＵのインデックスポインタに
ＲＯＭのデータ送受信用先頭番地を格納する。これは、
Ｓ１５で処理装置ＡのＣＰＵ１１がインデックスレジス
タにＲＯＭのデータ送受信用の先頭番地を格納する。
ＲＯＭのデータ送受信用先頭番地を格納する。これは、
Ｓ１５で処理装置ＡのＣＰＵ１１がインデックスレジス
タにＲＯＭのデータ送受信用の先頭番地を格納する。
【００３８】Ｓ６は、インデックスポインタにアキュム
レータの値を加算し、この番地をリードする。このリー
ドした番地が、特定番地のリード（処理装置Ａからデー
タを処理装置Ｂに送信する旨と予め定めた特定番地のリ
ード）とここでは検出、即ちＳ２４で処理装置Ｂの判定
回路２２が特定番地のリードと検出し、ラッチ回路２３
を有効にする。
レータの値を加算し、この番地をリードする。このリー
ドした番地が、特定番地のリード（処理装置Ａからデー
タを処理装置Ｂに送信する旨と予め定めた特定番地のリ
ード）とここでは検出、即ちＳ２４で処理装置Ｂの判定
回路２２が特定番地のリードと検出し、ラッチ回路２３
を有効にする。
【００３９】Ｓ２５は、ＲＯＭインタフェース回路２１
よりアドレスバス３の信号がラッチ回路２３にデータと
してラッチされる。Ｓ２６は、Ｓ２５でラッチされたデ
ータを処理回路２４で受け取り処理を行う（エミュレー
トする）。
よりアドレスバス３の信号がラッチ回路２３にデータと
してラッチされる。Ｓ２６は、Ｓ２５でラッチされたデ
ータを処理回路２４で受け取り処理を行う（エミュレー
トする）。
【００４０】以上によって、処理装置ＡのＣＰＵ１１が
特定番地をリードすると、処理装置Ｂの判定回路２２が
ラッチ回路２３に指示してアドレスバス３からデータを
ラッチさせ、このラッチさせたデータを処理回路２４が
取り込み、処理（エミュレート）を行う。これにより、
処理装置ＡのＣＰＵ１１からアドレスバス１、制御回路
１２、アドレスバス２、ＲＯＭソケット１３、ＲＯＭイ
ンタフェース回路２１、アドレスバス３、ラッチ回路２
３を介してデータが処理回路２４に送信されたこととな
る。
特定番地をリードすると、処理装置Ｂの判定回路２２が
ラッチ回路２３に指示してアドレスバス３からデータを
ラッチさせ、このラッチさせたデータを処理回路２４が
取り込み、処理（エミュレート）を行う。これにより、
処理装置ＡのＣＰＵ１１からアドレスバス１、制御回路
１２、アドレスバス２、ＲＯＭソケット１３、ＲＯＭイ
ンタフェース回路２１、アドレスバス３、ラッチ回路２
３を介してデータが処理回路２４に送信されたこととな
る。
【００４１】（２） 処理装置Ａが処理装置Ｂからデー
タを受信する場合の動作：図２の（ｂ）において、Ｓ５
は、ＣＰＵのインデックスポインタにＲＯＭのデータ送
受信用先頭番地を格納する。これは、Ｓ１５で処理装置
ＡのＣＰＵ１１がインデックスレジスタにＲＯＭのデー
タ送受信用の先頭番地を格納する。
タを受信する場合の動作：図２の（ｂ）において、Ｓ５
は、ＣＰＵのインデックスポインタにＲＯＭのデータ送
受信用先頭番地を格納する。これは、Ｓ１５で処理装置
ＡのＣＰＵ１１がインデックスレジスタにＲＯＭのデー
タ送受信用の先頭番地を格納する。
【００４２】Ｓ６は、インデックスポインタにアキュム
レータの値を加算し、この番地をリードする。このリー
ドした番地が、特定番地のリード（処理装置Ａからデー
タを処理装置Ｂに送信する旨と予め定めた特定番地のリ
ード）ではないとここでは検出、即ち処理装置Ｂの判定
回路２２が特定番地のリードでないと検出し、ラッチ回
路２３を無効（ラッチしているデータをデータバス２に
出力）にする。これにより、Ｓ１６でＲＯＭインタフェ
ース回路２１よりデータバス１を通じてＣＰＵ１１にデ
ータが転送される。そして、ＣＰＵ１１がデータバス１
上のデータを取り込む。
レータの値を加算し、この番地をリードする。このリー
ドした番地が、特定番地のリード（処理装置Ａからデー
タを処理装置Ｂに送信する旨と予め定めた特定番地のリ
ード）ではないとここでは検出、即ち処理装置Ｂの判定
回路２２が特定番地のリードでないと検出し、ラッチ回
路２３を無効（ラッチしているデータをデータバス２に
出力）にする。これにより、Ｓ１６でＲＯＭインタフェ
ース回路２１よりデータバス１を通じてＣＰＵ１１にデ
ータが転送される。そして、ＣＰＵ１１がデータバス１
上のデータを取り込む。
【００４３】以上によって、処理装置ＡのＣＰＵ１１が
特定番地（処理装置Ａから処理装置Ｂにデータを送信す
る旨の番地）でないリードを表す番地をリードすると、
処理装置Ｂの判定回路２２がラッチ回路２３に指示して
データを図示外のデータバス２（図１の（ａ）参照）に
出力させ、データバス１を介してＣＰＵ１１に転送され
て当該ＣＰＵ１１がデータを取り込む。これにより、処
理装置Ｂのラッチ回路２３、図示外のデータバス２、Ｒ
ＯＭインタフェース回路２１、ＲＯＭソケット１３、デ
ータバス１を介してデータをＣＰＵ１１が受信されたこ
ととなる。
特定番地（処理装置Ａから処理装置Ｂにデータを送信す
る旨の番地）でないリードを表す番地をリードすると、
処理装置Ｂの判定回路２２がラッチ回路２３に指示して
データを図示外のデータバス２（図１の（ａ）参照）に
出力させ、データバス１を介してＣＰＵ１１に転送され
て当該ＣＰＵ１１がデータを取り込む。これにより、処
理装置Ｂのラッチ回路２３、図示外のデータバス２、Ｒ
ＯＭインタフェース回路２１、ＲＯＭソケット１３、デ
ータバス１を介してデータをＣＰＵ１１が受信されたこ
ととなる。
【００４４】次に、図２の（ｃ）に示す順序に従い、図
２の（ａ）の構成の第２の動作を詳細に説明する。ここ
で、処理装置Ａ、処理装置Ｂは、図２の（ａ）の処理装
置Ａ、処理装置Ｂである。
２の（ａ）の構成の第２の動作を詳細に説明する。ここ
で、処理装置Ａ、処理装置Ｂは、図２の（ａ）の処理装
置Ａ、処理装置Ｂである。
【００４５】（３） 処理装置Ａから処理装置Ｂにデー
タを送信する場合の動作：図２の（ｃ）において、Ｓ７
は、データをＣＰＵのアキュムレータに格納する。これ
は、Ｓ１７で処理装置ＡのＣＰＵ１１がアキュムレータ
に送信データ（処理装置Ｂに送信するデータ）を格納す
る。
タを送信する場合の動作：図２の（ｃ）において、Ｓ７
は、データをＣＰＵのアキュムレータに格納する。これ
は、Ｓ１７で処理装置ＡのＣＰＵ１１がアキュムレータ
に送信データ（処理装置Ｂに送信するデータ）を格納す
る。
【００４６】Ｓ８は、ＣＰＵのインデックスポインタに
ＲＯＭのデータ送受信用先頭番地を格納する。これは、
Ｓ１８で処理装置ＡのＣＰＵ１１がインデックスレジス
タにＲＯＭのデータ送受信用の先頭番地を格納する。
ＲＯＭのデータ送受信用先頭番地を格納する。これは、
Ｓ１８で処理装置ＡのＣＰＵ１１がインデックスレジス
タにＲＯＭのデータ送受信用の先頭番地を格納する。
【００４７】Ｓ９は、ラッチ回路を有効にするアクセス
を行う。これは、ＣＰＵ１１が予め定めた番地をリード
し、判定回路２２がこの旨を検出してラッチ回路を有効
にする。
を行う。これは、ＣＰＵ１１が予め定めた番地をリード
し、判定回路２２がこの旨を検出してラッチ回路を有効
にする。
【００４８】Ｓ１０は、Ｓ９に続いて、インデックスポ
インタにアキュムレータの値を加算し、この番地をリー
ドする。このリードした番地が、特定番地のリード（処
理装置Ａからデータを処理装置Ｂに送信する旨と予め定
めた特定番地のリード）とここでは検出、即ちＳ２７で
処理装置Ｂの判定回路２２が特定番地のリードと検出
し、ラッチ回路２３を実際に有効にする。
インタにアキュムレータの値を加算し、この番地をリー
ドする。このリードした番地が、特定番地のリード（処
理装置Ａからデータを処理装置Ｂに送信する旨と予め定
めた特定番地のリード）とここでは検出、即ちＳ２７で
処理装置Ｂの判定回路２２が特定番地のリードと検出
し、ラッチ回路２３を実際に有効にする。
【００４９】Ｓ２８は、ＲＯＭインタフェース回路２１
よりアドレスバス３の信号がラッチ回路２３にデータと
してラッチされる。Ｓ２９は、Ｓ２８でラッチされたデ
ータを処理回路２４で受け取り処理を行う（エミュレー
トする）。
よりアドレスバス３の信号がラッチ回路２３にデータと
してラッチされる。Ｓ２９は、Ｓ２８でラッチされたデ
ータを処理回路２４で受け取り処理を行う（エミュレー
トする）。
【００５０】以上によって、処理装置ＡのＣＰＵ１１が
ラッチ回路を有効にする番地のアクセス（リード）を行
った後に、特定番地をリードすると、処理装置Ｂの判定
回路２２がラッチ回路２３に指示してアドレスバス３か
らデータをラッチさせ、このラッチさせたデータを処理
回路２４が取り込み、処理（エミュレート）を行う。こ
れにより、処理装置ＡのＣＰＵ１１からアドレスバス
１、制御回路１２、アドレスバス２、ＲＯＭソケット１
３、ＲＯＭインタフェース回路２１、アドレスバス３、
ラッチ回路２３を介してデータが処理回路２４に送信さ
れたこととなる。
ラッチ回路を有効にする番地のアクセス（リード）を行
った後に、特定番地をリードすると、処理装置Ｂの判定
回路２２がラッチ回路２３に指示してアドレスバス３か
らデータをラッチさせ、このラッチさせたデータを処理
回路２４が取り込み、処理（エミュレート）を行う。こ
れにより、処理装置ＡのＣＰＵ１１からアドレスバス
１、制御回路１２、アドレスバス２、ＲＯＭソケット１
３、ＲＯＭインタフェース回路２１、アドレスバス３、
ラッチ回路２３を介してデータが処理回路２４に送信さ
れたこととなる。
【００５１】（４） 処理装置Ａが処理装置Ｂからデー
タを受信する場合の動作：図２の（ｃ）において、Ｓ８
は、ＣＰＵのインデックスポインタにＲＯＭのデータ送
受信用先頭番地を格納する。これは、Ｓ１８で処理装置
ＡのＣＰＵ１１がインデックスレジスタにＲＯＭのデー
タ送受信用の先頭番地を格納する。
タを受信する場合の動作：図２の（ｃ）において、Ｓ８
は、ＣＰＵのインデックスポインタにＲＯＭのデータ送
受信用先頭番地を格納する。これは、Ｓ１８で処理装置
ＡのＣＰＵ１１がインデックスレジスタにＲＯＭのデー
タ送受信用の先頭番地を格納する。
【００５２】Ｓ９は、ラッチ回路を有効にするアクセス
を行う。これは、ＣＰＵ１１が予め定めたリードを表す
番地をリードし、判定回路２２がこの旨を検出してラッ
チ回路を有効にするアクセス（リード）を行う。尚、デ
ータを受信する場合にはこのＳ９を省略してもよい。
を行う。これは、ＣＰＵ１１が予め定めたリードを表す
番地をリードし、判定回路２２がこの旨を検出してラッ
チ回路を有効にするアクセス（リード）を行う。尚、デ
ータを受信する場合にはこのＳ９を省略してもよい。
【００５３】Ｓ１０は、インデックスポインタにアキュ
ムレータの値を加算し、この番地をリードする。このリ
ードした番地が、特定番地のリード（処理装置Ａからデ
ータを処理装置Ｂに送信する旨と予め定めた特定番地の
リード）ではないとここでは検出、即ち処理装置Ｂの判
定回路２２が特定番地のリードでないと検出し、ラッチ
回路２３を無効（ラッチしているデータをデータバス２
に出力）にする。これにより、Ｓ２０でＲＯＭインタフ
ェース回路２１よりデータバス１を通じてＣＰＵ１１に
データが転送される。そして、ＣＰＵ１１がデータバス
１上のデータを取り込む。
ムレータの値を加算し、この番地をリードする。このリ
ードした番地が、特定番地のリード（処理装置Ａからデ
ータを処理装置Ｂに送信する旨と予め定めた特定番地の
リード）ではないとここでは検出、即ち処理装置Ｂの判
定回路２２が特定番地のリードでないと検出し、ラッチ
回路２３を無効（ラッチしているデータをデータバス２
に出力）にする。これにより、Ｓ２０でＲＯＭインタフ
ェース回路２１よりデータバス１を通じてＣＰＵ１１に
データが転送される。そして、ＣＰＵ１１がデータバス
１上のデータを取り込む。
【００５４】以上によって、処理装置ＡのＣＰＵ１１が
特定番地（処理装置Ａから処理装置Ｂにデータを送信す
る旨の番地）でないリードを表す番地をリード（あるい
は直前にＳ９のラッチ回路２３を有効にするアクセスを
行った後にリード）すると、処理装置Ｂの判定回路２２
がラッチ回路２３に指示してデータを図示外のデータバ
ス２（図１の（ａ）参照）に出力させ、データバス１を
介してＣＰＵ１１に転送されて当該ＣＰＵ１１がデータ
を取り込む。これにより、処理装置Ｂのラッチ回路２
３、図示外のデータバス２、ＲＯＭインタフェース回路
２１、ＲＯＭソケット１３、データバス１を介してデー
タをＣＰＵ１１が受信されたこととなる。
特定番地（処理装置Ａから処理装置Ｂにデータを送信す
る旨の番地）でないリードを表す番地をリード（あるい
は直前にＳ９のラッチ回路２３を有効にするアクセスを
行った後にリード）すると、処理装置Ｂの判定回路２２
がラッチ回路２３に指示してデータを図示外のデータバ
ス２（図１の（ａ）参照）に出力させ、データバス１を
介してＣＰＵ１１に転送されて当該ＣＰＵ１１がデータ
を取り込む。これにより、処理装置Ｂのラッチ回路２
３、図示外のデータバス２、ＲＯＭインタフェース回路
２１、ＲＯＭソケット１３、データバス１を介してデー
タをＣＰＵ１１が受信されたこととなる。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
処理装置ＡのＲＯＭソケット１３にケーブルを介して接
続した処理装置Ｂとの間で特定番地をリードしたときに
データを処理装置Ａから処理装置Ｂに向けてデータバス
あるいはアドレスバスを介して送信し、一方、特定番地
でない番地をリードしたときに処理装置Ａが処理装置Ｂ
からデータを受信したりする構成を採用しているため、
リードオンリメモリであるＲＯＭを装着するＲＯＭソケ
ット１２を介して特別なライト信号線なしに、データの
送受信を行うことができる。これにより、従来のＲＯＭ
エミュレート方式で必要であったリードライト信号線な
どを全く不要とし、そのためのパターンや端子や回路を
無くし、ＲＯＭソケットを介して外部との間で双方向の
データ通信を実現することが可能となった。
処理装置ＡのＲＯＭソケット１３にケーブルを介して接
続した処理装置Ｂとの間で特定番地をリードしたときに
データを処理装置Ａから処理装置Ｂに向けてデータバス
あるいはアドレスバスを介して送信し、一方、特定番地
でない番地をリードしたときに処理装置Ａが処理装置Ｂ
からデータを受信したりする構成を採用しているため、
リードオンリメモリであるＲＯＭを装着するＲＯＭソケ
ット１２を介して特別なライト信号線なしに、データの
送受信を行うことができる。これにより、従来のＲＯＭ
エミュレート方式で必要であったリードライト信号線な
どを全く不要とし、そのためのパターンや端子や回路を
無くし、ＲＯＭソケットを介して外部との間で双方向の
データ通信を実現することが可能となった。
【図１】本発明の１実施例構成図である。
【図２】本発明の他の実施例構成図である。
【図３】従来技術の説明図である。
【符号の説明】 Ａ、Ｂ：処理装置 １１：ＣＰＵ １２：制御回路 １３：ＲＯＭソケット ２１：ＲＯＭインタフェース回路 ２２：判定回路 ２３：ラッチ回路 ２４：処理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 越智 裕代 石川県河北郡宇ノ気町字宇野気ヌ98番地の ２ 株式会社ピーエフユー内
Claims (4)
- 【請求項１】ＲＯＭソケットを介してデータ通信を行う
データ処理装置において、 ＲＯＭソケットからの信号を判定する判定手段と、 この判定手段によって特定アドレスがリードされたと判
定されたときに、上記ＲＯＭソケットからの信号中のデ
ータバスからデータを取り込むデータ取得手段と、 このデータ取得手段によって取り込んだデータを処理す
る処理手段とを有することを特徴とするデータ処理装
置。 - 【請求項２】ＲＯＭソケットを介してデータ通信を行う
データ処理装置において、 ＲＯＭソケットからの信号を判定する判定手段と、 この判定手段によって特定アドレスがリードされたと判
定されたときに、上記ＲＯＭソケットからの信号中の所
定のアドレスバスからデータを取り込むデータ取得手段
と、 このデータ取得手段によって取り込んだデータを処理す
る処理手段とを有することを特徴とするデータ処理装
置。 - 【請求項３】ＲＯＭソケットを介してデータ通信を行う
データ処理装置において、 ＲＯＭソケットからの信号を判定する判定手段と、 この判定手段によって特定アドレスがリードされたと判
定された後、別の特定アドレスがリードされたと判定さ
れたときに、上記ＲＯＭソケットからの信号中の所定の
アドレスバスからデータを取り込むデータ取得手段と、 このデータ取得手段によって取り込んだデータを処理す
る処理手段とを有することを特徴とするデータ処理装
置。 - 【請求項４】上記ＲＯＭソケットに接続した他の処理装
置にリード信号を送出してデータを送出させて取り込
み、データ受信を行うことを特徴とする請求項１ないし
請求項３記載のいずれかのデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7046774A JPH08241223A (ja) | 1995-03-07 | 1995-03-07 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7046774A JPH08241223A (ja) | 1995-03-07 | 1995-03-07 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241223A true JPH08241223A (ja) | 1996-09-17 |
Family
ID=12756683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7046774A Withdrawn JPH08241223A (ja) | 1995-03-07 | 1995-03-07 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08241223A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699838B1 (ko) * | 2005-04-13 | 2007-03-27 | 삼성전자주식회사 | 롬 인터페이스 용 패드를 구비하는 반도체장치 |
-
1995
- 1995-03-07 JP JP7046774A patent/JPH08241223A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699838B1 (ko) * | 2005-04-13 | 2007-03-27 | 삼성전자주식회사 | 롬 인터페이스 용 패드를 구비하는 반도체장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |