CN109413312A - Emccd的功率驱动电路 - Google Patents

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Abstract

本发明公开了一种EMCCD的功率驱动电路。所述功率驱动电路包括：电源模块、FPGA单元、第一总线驱动器、第二总线驱动器、第一驱动芯片、第二驱动芯片、高压正弦信号驱动电路。FPGA单元用于提供时序信号。第一驱动芯片用于将所述FPGA单元的时序信号转化为第一电压幅值信号，所述第一电压幅值信号用作所述EMCCD的帧转移驱动信号以及行转移驱动信号。第二驱动芯片用于将所述FPGA单元的时序信号转化将第二电压幅值信号，所述第二电压幅值信号用作所述EMCCD的水平读出驱动信号以及行丢弃驱动信号。高压正弦信号驱动电路与所述第二总线驱动器相连，用于将所述FPGA单元的时序信号转化为EMCCD的高压正弦驱动信号。该EMCCD的功率驱动电路的结构简单，易于调节且功耗比较小。

Description

EMCCD的功率驱动电路
技术领域
本发明是关于电路设计领域，特别是关于一种EMCCD的功率驱动电路。
背景技术
EMCCD(电子倍增CCD)技术有时也被称作“片上增益”技术，是一种全新的微弱光信号增强探测技术。它与普通的科学级CCD探测器的主要区别在于其读出(转移)寄存器后又接续有一串“增益寄存器”，它的电极结构不同于转移寄存器，信号电荷在这里得到增益，具有高信噪比和工作寿命长等优点。
EMCCD的功率驱动电路是EMCCD成像质量好坏的关键因素。现有的EMCCD功率驱动电路为了保证驱动效果，往往设计复杂，功耗较大，并且不易于调节输出的驱动信号的幅值。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种EMCCD的功率驱动电路，其结构简单，易于调节且功耗比较小。
为实现上述目的，本发明提供了一种EMCCD的功率驱动电路，所述功率驱动电路包括：电源模块、FPGA单元、第一总线驱动器、第二总线驱动器、第一驱动芯片、第二驱动芯片、高压正弦信号驱动电路。电源模块用于供电。FPGA单元用于提供时序信号。第一总线驱动器为CMOS型三态缓冲门电路，其与所述FPGA单元相连，用于提高所述FPGA单元的负载能力。第二总线驱动器为CMOS型三态缓冲门电路，其与所述FPGA单元相连，用于提高所述FPGA单元的负载能力。第一驱动芯片与所述第一总线驱动器相连，用于将所述FPGA单元的时序信号转化为第一电压幅值信号，所述第一电压幅值信号用作所述EMCCD的帧转移驱动信号以及行转移驱动信号。第二驱动芯片与所述第一总线驱动器相连，用于将所述FPGA单元的时序信号转化将第二电压幅值信号，所述第二电压幅值信号用作所述EMCCD的水平读出驱动信号以及行丢弃驱动信号。高压正弦信号驱动电路与所述第二总线驱动器相连，用于将所述FPGA单元的时序信号转化为EMCCD的高压正弦驱动信号。
在一优选的实施方式中，所述高压正弦信号驱动电路包括：DAC、预放大器、主放大器。DAC用于将数字信号转化为正弦信号(电流信号)。预放大器，与所述DAC相连用于将所述DAC输出的电流信号转化为电压信号，同时放大该电压信号。主放大器与所述预放大器相连，用于将所述预放大器输出的电压信号进一步地放大。
在一优选的实施方式中，所述DAC电路为电流型差分输出模式，采用单路输出，将正向电流输出端作为一路输出，负向电流输出端经过第一固定电阻接地。
在一优选的实施方式中，所述DAC的正向电流输出端并联一高精度电阻，所述预放大器的正向电流输入端经第二固定电阻接地，所述DAC与所述预放大器的负向电流输入端之间连接第三电阻，所述预放大器的负向电流输入端与所述预放大器的输出端之间连接第四电阻。
在一优选的实施方式中，所述主放大器的正向输入端接地，所述主放大器的负向输入端与所述预放大器的输出端之间连接第五电阻，所述主放大器的负向输入端与所述主放大器的输出端之间连接第六电阻，所述主放大器的输出端连接第七电阻。
在一优选的实施方式中，所述主放大器的输出端并联箝位二极管。
在一优选的实施方式中，所述总线驱动器为具有三态输出、3.3V供电以及16位通道的总线驱动器，所述第一驱动芯片和所述第二驱动芯片为高速四通道CMOS驱动器，所述DAC芯片采用8bit位宽，高达165MSPS转换速度的数模转换器，所述预放大器采用宽带电压反馈运算放大器，所述主放大器采用能够实现57V输出的运算放大器。
在一优选的实施方式中，所述FPGA单元内部程序中被写入正弦真值表，所述正弦真值表包括一组或多组数据，每组数据中包括至少16个数值，所述至少16个数值代表所述DAC的至少16个采样数字信号的数值，所述DAC根据所述至少16个采样数字信号的数值输出相应的模拟正弦波形。
在一优选的实施方式中，所述第一电压幅值信号为方波，其幅值范围为-5V～+7V。
在一优选的实施方式中，所述第二电压幅值信号为方波，其幅值为12V。
与现有技术相比，根据本发明的EMCCD的功率驱动电路，采用直接经驱动芯片输出驱动EMCCD的方法实现EMCCD的帧转移时序、行转移时序、水平读出和行丢弃时钟驱动，具备输出频率高、驱动力强的优点。
而使用DAC芯片产生EMCCD所需的各种基础电压，经由不同时序控制的模拟开关后，再经运放驱动得到最终电压值，从而形成幅值波形都满足EMCCD的驱动时序的方法，虽然灵活性较强，但仅适合频率较低、功率较低的信号。另外，本发明中采用高速DAC加二级放大器的方法实现EMCCD高压正弦驱动信号，相比采用方波驱动可有效降低电路功耗，且可方便实现幅值和相位的调节，便于实现与EMCCD水平读出信号实现同步。并且本发明中将正弦表直接写入到FPGA单元内部，作为程序的一部分，可减少IP核的使用，便于在不同的FPGA单元系统中快速移植。
附图说明
图1是根据本发明一实施方式的EMCCD功率驱动电路的组成框图；
图2是根据本发明一实施方式的高压正弦信号驱动电路。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
本发明提出了一种EMCCD的功率驱动电路，可用于EMCCD的成像时序驱动。图1是根据本发明一实施方式的EMCCD功率驱动电路的组成框图。
该EMCCD的功率驱动电路包括用于供电的电源模块10、FPGA(可编程逻辑阵列)单元11、第一总线驱动器12、第二总线驱动器13、第一驱动芯片14、第二驱动芯片15、高压正弦信号驱动电路16。
FPGA单元11用于提供时序信号。时序信号的相位和频率需要在时序电路中得到保证。
第一总线驱动器12和第二总线驱动器13都为CMOS型三态缓冲门电路，用于提高FPGA单元11的负载能力。可选地，第一总线驱动器12和第二总线驱动器13选用TI公司的具有三态输出、3.3V供电、16位通道的低功耗的总线驱动芯片。
第一驱动芯片14用于将FPGA单元11的时序信号转化为第一电压幅值信号，第一电压幅值信号用作EMCCD的帧转移驱动信号以及行转移驱动信号。第二驱动芯片15用于将FPGA单元11的时序信号转化将第二电压幅值信号，第二电压幅值信号用作EMCCD的水平读出驱动信号以及行丢弃驱动信号。通过设置第一驱动芯片14和第二驱动芯片15就可以同时实现帧转移驱动信号、行转移驱动信号、水平读出驱动信号以及行丢弃驱动信号，这样能够简化设计。在实际应用中，驱动芯片的工作电压由电源模块10提供，由于电压经驱动电路有损失，所以建议驱动芯片的工作电压比驱动信号幅值稍高。
具体地，在本实施方式中，将EMCCD帧转移驱动信号(I1、I2、I3、I4)、行转移驱动信号(S1、S2、S3、S4)、水平读出驱动信号(R1、R2、R3)和行丢弃信号(DG)驱动电路的电压幅值归结为两种，一是帧转移驱动信号及行转移驱动信号，为方波信号，幅值为-5V～+7V，该信号通过第一驱动芯片14产生；二是水平读出驱动信号和行丢弃驱动信号，为方波信号，幅值为12V，该信号通过第二驱动芯片15产生。可选地，第一驱动芯片14和第二驱动芯片15选用Elantec公司的高速四通道CMOS驱动器，其能工作在40MHz，且具有2A的峰值驱动能力，以及超低的等效阻抗(3欧姆)，它可通过OE(输出使能端)控制，具有3态输出等功能。
高压正弦信号驱动电路16与第二总线驱动器13相连，用于将FPGA单元11的时序信号转化为EMCCD的高压正弦驱动信号。EMCCD的高压正弦信号驱动电路16输出EMCCD所需的高压正弦驱动信号，高压正弦驱动信号是EMCCD的一项重要参数，其幅值大小直接影响到电子倍增的放大倍数，从而影响到实际的工作环境适应能力，所以必须在指定范围内可调以满足不同场合的应用。
在设计高压正弦驱动信号时，由于其驱动电压摆幅高，现有的专用驱动芯片不能满足其高压驱动要求，必须采用特殊方法实现。高压正弦驱动信号的波形即可以是正弦波，也可以是方波。采用方波脉冲，如果高压驱动信号的频率为6MHz，根据计算，EMCCD的功耗将达到将近1W。如果采用正弦波形式，可使功耗降到100mW。优选地，本实施方式中采用高速DAC(数模转换器)产生正弦波的方法，经两级放大器放大后获得高压正弦驱动信号，该方法便于幅值和相位的调节，便于实现与EMCCD水平读出信号实现同步。
具体地，高压正弦信号驱动电路16包括：DAC(数模转换器)16a、预放大器16b、主放大器16c。DAC16a用于将数字信号转化为正弦信号(电流信号)。预放大器16b用于将DAC16a输出的电流信号转化为电压信号，同时放大该电压信号。主放大器16c用于将预放大器16b输出的电压信号进一步地放大。可选地，DAC16a采用TI公司的一款8bit位宽，高达165MSPS转换速度的数模转换器。预放大器16b采用TI公司的宽带电压反馈运算放大器，其同时作为I-V转换型器件，将DAC16a输出的峰值0～20mA的电流，转换为电压信号。主放大器16c部分采用美国MSK公司的高摆幅、高速度的运算放大器，该芯片最高供电电压为±65V，可实现最大57V的幅值输出，且具有150mA的驱动电流，可以满足EMCCD正弦倍增信号设计的需要。
具体地，DAC16a、预放大器16b和主放大器16c之间的连接关系如图2所示，DAC16a电路为电流型差分输出模式，采用单路输出，将正向电流输出端作为一路输出，负向电流输出端经过RL1接地。单路输出的方式可以简化设计。DAC16a的正向电流输出端并联一高精度电阻RL2，预放大器16b的正向电流输入端经R3接地，DAC16a与预放大器16b的负向电流输入端之间连接R1，预放大器16b的负向电流输入端与预放大器16b的输出端之间连接R2。主放大器16c的正向输入端接地，主放大器16c的负向输入端与预放大器16b的输出端之间连接R4，主放大器16c的负向输入端与主放大器16c的输出端之间连接R5，主放大器16c的输出端连接限流保护电阻R6。可选地，在主放大器16c的输出端并联两个箝位二极管D1和D2从而增加系统的可靠性和安全性。
本实施方式中，预放大器16b和主放大器16c都是反向放大器，能够保证DAC输出和主放输出是相同的。预放大器16b的电压放大倍数关系如下：其中，U预i代表预放大器16b的输入电压，U预o代表预放大器16b的输出电压。
在使用中可以断开预放大器16b的差分负向电流，适当调节R2电阻，预放大器即可实现一定倍数的电压放大。
主放大器16c的电压放大倍数关系如下：其中，U主i代表主放大器16c的输入电压，U主o代表主放大器16c的输出电压。
在使用中可以断开主放大器16c的差分负向电流，适当调节R5电阻，主放大器即可实现一定倍数的电压放大。
本实施方式中，将DAC16b正相电流输出端并联一个精度大于1％的高精度电阻(RL2)，可实现电流－电压的转换，转换后电压范围为0mV～500mV。若将预放大器16b的反相电压放大倍数调整为-5倍，则信号经预放大器16b后幅值为0V～-2.5V，而主放大器16c的放大倍数设计为-20倍，故信号经过主放大器16c后，幅值变为0～50V，能够满足EMCCD对高压正弦驱动信号的安全电压要求范围。
以DAC产生正弦信号的系统中，最少的保证正弦信号不失真的采样点数为16个，即将一个正弦周期平均分为16个点，这16个点的数字值依次循环输出到DAC进行数模转换，最终得到模拟正弦波形。优选地，为了方便调节高压正弦信号的幅值，还设置了正弦真值表，在FPGA单元内部将正弦真值表直接写入到程序中，程序中设定，在改变正弦输出幅值时，正弦波的波峰会相应的变化，将正弦真值表作为程序的一部分，可减少IP核的使用，便于在不同的FPGA单元系统中快速移植。具体地，本实施方式中，正弦真值表设置了9组，分别是40V、41V…48V，电压步长为1V，如下表所示。
表1正弦真值表
综上，本实施方式的EMCCD功率驱动电路，采用直接经驱动芯片输出驱动EMCCD的方法实现EMCCD的帧转移时序、行转移时序、水平读出和行丢弃时钟驱动，具备输出频率高、驱动力强的优点。
而使用DAC芯片产生EMCCD所需的各种基础电压，经由不同时序控制的模拟开关后，再经运放驱动得到最终电压值，从而形成幅值波形满足EMCCD的驱动时序的方法，虽然灵活性较强，但仅适合频率较低、功率较低的信号。另外，本实施方式中采用高速DAC加二级放大器的方法实现EMCCD高压正弦驱动信号，相比采用方波驱动可有效降低电路功耗，且可方便实现幅值和相位的调节，便于实现与EMCCD水平读出信号实现同步。并且本实施方式中将正弦表直接写入到FPGA单元内部，作为程序的一部分，可减少IP核的使用，便于在不同的FPGA单元系统中快速移植。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (10)

1.一种EMCCD的功率驱动电路，包括用于供电的电源模块，其特征在于，所述功率驱动电路包括：
FPGA单元，用于提供时序信号；
第一总线驱动器，为CMOS型三态缓冲门电路，其与所述FPGA单元相连，用于提高所述FPGA单元的负载能力；
第二总线驱动器，为CMOS型三态缓冲门电路，其与所述FPGA单元相连，用于提高所述FPGA单元的负载能力；
第一驱动芯片，与所述第一总线驱动器相连，用于将所述FPGA单元的时序信号转化为第一电压幅值信号，所述第一电压幅值信号用作所述EMCCD的帧转移驱动信号以及行转移驱动信号；
第二驱动芯片，与所述第一总线驱动器相连，用于将所述FPGA单元的时序信号转化为第二电压幅值信号，所述第二电压幅值信号用作所述EMCCD的水平读出驱动信号以及行丢弃驱动信号；以及
高压正弦信号驱动电路，与所述第二总线驱动器相连，用于将所述FPGA单元的时序信号转化为EMCCD的高压正弦驱动信号。
2.如权利要求1所述的EMCCD的功率驱动电路，其特征在于，所述高压正弦信号驱动电路包括：
DAC，用于将数字信号转化为正弦信号，该正弦信号为电流信号；
预放大器，与所述DAC相连，用于将所述DAC输出的电流信号转化为电压信号，同时放大该电压信号；以及
主放大器，与所述预放大器相连，用于将所述预放大器输出的电压信号进一步地放大。
3.如权利要求2所述的EMCCD的功率驱动电路，其特征在于，所述DAC电路为电流型差分输出模式，采用单路输出，将正向电流输出端作为一路输出，负向电流输出端经过第一固定电阻接地。
4.如权利要求3所述的EMCCD的功率驱动电路，其特征在于，所述DAC的正向电流输出端并联一高精度电阻，所述预放大器的正向电流输入端经第二固定电阻接地，所述DAC与所述预放大器的负向电流输入端之间连接第三电阻，所述预放大器的负向电流输入端与所述预放大器的输出端之间连接第四电阻。
5.如权利要求4所述的EMCCD的功率驱动电路，其特征在于，所述主放大器的正向输入端接地，所述主放大器的负向输入端与所述预放大器的输出端之间连接第五电阻，所述主放大器的负向输入端与所述主放大器的输出端之间连接第六电阻，所述主放大器的输出端连接第七电阻。
6.如权利要求5所述的EMCCD的功率驱动电路，其特征在于，所述主放大器的输出端并联箝位二极管。
7.如权利要求2所述的EMCCD的功率驱动电路，其特征在于，所述总线驱动器为具有三态输出、3.3V供电以及16位通道的总线驱动器，所述第一驱动芯片和所述第二驱动芯片为高速四通道CMOS驱动器，所述DAC芯片采用8bit位宽，高达165MSPS转换速度的数模转换器，所述预放大器采用宽带电压反馈运算放大器，所述主放大器采用能够实现57V输出的运算放大器。
8.如权利要求2所述的EMCCD的功率驱动电路，其特征在于，所述FPGA单元内部程序中被写入正弦真值表，所述正弦真值表包括一组或多组数据，每组数据中包括至少16个数值，所述至少16个数值代表所述DAC的至少16个采样数字信号的数值，所述DAC根据所述至少16个采样数字信号的数值输出相应的模拟正弦波形。
9.如权利要求1所述的EMCCD的功率驱动电路，其特征在于，所述第一电压幅值信号为方波，其幅值范围为-5V～+7V。
10.如权利要求1所述的EMCCD的功率驱动电路，其特征在于，所述第二电压幅值信号为方波，其幅值为12V。
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