JP2005057739A - 精密な振幅と長さを有する高電圧パルスを低電圧エッジから生成するための回路および方法 - Google Patents

Abstract

【課題】精密な振幅と長さを有する高電圧パルスを低電圧エッジから生成する。
【解決手段】
入力極性が交互に変わる入力信号エッジのシーケンスを受信するための入力を有するインパルスドライバであって、入力信号エッジを正の過渡インパルスと負の過渡インパルスとに区別し、前記正の過渡インパルスと前記負の過渡インパルスとを別々に増幅し、前記増幅を前記インパルスドライバの共通出力に提供するインパルスドライバと、前記インパルスドライバの共通出力と、ＡＣアースの間に結合されるキャパシタンスと、互いに直列で相補的なＦＥＴスイッチの対であって、前記相補的な対は供給電圧に対して並列であり、前記相補的なＦＥＴスイッチの対のゲートは各々、前記インパルスドライバの共通出力に接続される相補的なＦＥＴスイッチの対と、出力パルスを供給するように結合されたパルス出力である、前記直列で相補的なＦＥＴスイッチの対の接合部とを備えるパルス生成装置。
【選択図】図３

Description

多くのタイプの電子回路では、精密に定義された幅を有するパルスの使用が一般的である。このようなパルスはディジタル論理で作成できる。このようなパルスを時間的な幅以外にも定義する必要がしばしば生じる。たとえば、パルスの振幅に対しても応答する積分器にパルスを供給するときなどである。このような状況の一般的な例は、精密な幅と電圧のパルスが積分器入力抵抗器を駆動する場合である。このような精密な電流パルスは精密な長さを有するだけでなく、精密な振幅も有しなければならない。これは、積分器に印加される電荷の合計量が（理想的な形状のパルスについて）パルスの長さと振幅との積であるためである。精密な電流パルスはＤＡＣ（ディジタルアナログコンバータ）などの用途においてしばしば積分器と共に使用される。ＤＡＣは研究室の品質のディジタルマルチメータにある精密ＡＤＣ（アナログディジタルコンバータ）に使用することができる。

現在の２つの傾向により、精密なパルスの電流源の設計が困難になった。第１の傾向は、より多くの回路を単一のＩＣ（集積回路）上に載せるという傾向である。これはいくつかの点では多くの利点を有するが、使用可能な半導体プロセスの混合を限定し、さらに、電力損失を最小に抑えることが重要になる。第２の傾向は第１の傾向に応答するもので、この業界が５Ｖまたは５Ｖ未満で動作する低電圧高速論理シリーズを開発したことである。高速で位置が精密なパルスエッジをこれらの低電圧論理シリーズで生成することは可能であるが、電流パルスに変換すると、電圧が低いため信号ノイズ比が低減され、望ましくない。設計者は非常にしばしばはるかに高い電圧を使用することを好むが、新しい論理シリーズと関連する低い電圧を使用して精度を低減させるか、または高い電圧を伴う古いプロセス（おそらく入手が難しい）を使用するかの選択を強いられる。第３のオプションは、最新の低電圧高速論理シリーズを使用してパルスエッジを生成し、ついでこのパルスエッジを切り替え機構に印加して、レベルを、安定した基準電圧から得られる適切に高い電圧にシフトさせることである。非常に高い精度が求められるシステムで後者の方法を使用すると多くの課題が生じ、この課題をどう処理するか自体が重大な問題になってしまう。

精密な振幅と長さの電流パルスのための入力エッジの低電圧源を入力バッファに印加して、低インピーダンス源を提供する。この低インピーダンス源の出力は正のエッジ区別器（edge differentiator）にＡＣ結合され、また負のエッジ区別器にもＡＣ結合される。各区別器は通常はオフである対応するスイッチを短時間の間オンに駆動する。このスイッチの対は相対する極性の第１の電源の間に直列に配置され、スイッチの対の接合部はインパルスドライバとしての機能を果たし、第１の電源の電圧より小さい、対称的で相対する基準電圧にクランプすることができる。クランプされたインパルスドライバは、結合抵抗器を介して負の第１の電源電圧の一定のパーセンテージを印加することによって正のインパルスドライバ電圧に応答する双安定スイッチドライバにも結合できる。双安定スイッチドライバは、結合抵抗器を介して正の第１の電源電圧の一定のパーセンテージを印加することによって負のインパルスドライバ電圧に応答する。双安定スイッチドライバは極性が交互に変わる入力エッジが入力バッファに印加されるたびに状態を変える。インパルスドライバはまた、相補的なＭＯＳＦＥＴスイッチの対のゲートにも結合する。このＭＯＳＦＥＴスイッチは相対する極性の精密な基準電圧の間に直列に配置され、共通接合部は電流決定抵抗に接続し、他の端はたとえば積分器などの使用回路に接続することができる。ＭＯＳＦＥＴスイッチの出力は、これらのＭＯＳＦＥＴから引き出された負荷電流の量を低減しオン抵抗において温度変動から生じるエラーを低減する、補助の双安定出力ドライバが補助することができる。精密な基準電圧は対称的な相対する基準と同じであってもよい。

次に図１を参照すると、ΔΣアーキテクチャとして知られる電圧測定技術の簡単な構成図１が示されている。本明細書の主題はΔΣアーキテクチャで使用できるので、まずこのΔΣアーキテクチャを簡単に説明する。ΔΣアーキテクチャ自体は、中程度の性能から最高性能の範囲に渡る、ディジタルマルチメータの中で使用できる（たとえばアジレント３４５８Ａなどのマルチメータ）。

測定される電圧Ｖ_ＩＮ２を加算接合部３の＋入力に印加する。加算接合部３の出力は積分器４に結合する。測定が終了するまでの経過で、平均の値が−Ｖ_ＩＮに等しいフィードバックバランス電圧（９）が生成される。この電圧は加算接合部３のほかの入力に印加され、この状態が適切な期間の間続いた場合、加算接合部の出力がゼロになり、積分器の出力は変化を効果的に終了する。積分器の出力はＡＤＣに印加され、Ｖ_ＩＮのディジタル表現である（ここでもバランスに達したと仮定する）。ディジタル表現は出力ディスプレイ機構に供給され（または他の所定の使用に供給される）、またＤＡＣにも供給される。ＤＡＣはフィードバックバランス電圧９を発行する。これはΔΣアーキテクチャの非常に簡単な概略であり、入力増幅器や減衰器など、実際のフルスケールの実装に重要な多くの点を無視している。しかし、ここではこの説明で充分である。

図１における発明者らの関心事は、ＤＡＣ８の中で起こる事象である。ＤＡＣ８は、おそらくたとえば４桁から８桁の１０進数字を表す多くのビットのディジタル値の集合を受信する。次にたとえば−７Ｖ・・・＋７Ｖなどの所定の範囲内のアナログ電圧に戻す必要がある。しばしば行われるように、ＡＤＣ６からのバイナリ表現を使用して、おそらく３ボルトから５ボルトの低電圧エッジによって精密に幅が定義されるパルスを作成したと仮定する。これらのパルス幅変調入力信号は小さすぎ、加算接合部に供給された入力をキャンセルする７ボルトまでの平均値を生成することができない。より小さな振幅パルス幅変調信号（たとえば３から５Ｖ）を直接使用する場合、Ｖ_ＩＮの振幅をスケールダウンしなければならず、動作の間の信号ノイズ比を上昇させる。したがって、次に進むために、低電圧パルス幅変調信号を垂直に（電圧において）「伸ばす」必要がある。この方法が図２と図３に示されている。

次に図２を参照すると、低電圧パルス幅変調信号１１のエッジから精密なパルスを生成するための基本回路の簡単な概略図１０が示されている。低電圧エッジ１１は２つの部分を有するインパルス区別ドライバ回路（differentiating impulse driver）に印加される。この２つの部分の各々は、低電圧エッジ１１の極性の各遷移のためである。バッファ１２、キャパシタ１４、トランジスタ１６は負の遷移に応答し、バッファ１３、キャパシタ１５、トランジスタ１７は正の遷移に応答する。遷移と遷移の間は、トランジスタ１６と１７は通常はオフである。低電圧エッジにおける正の遷移を考える。どちらのキャパシタもこれを区別するが、非常に短時間だけオンになることによってトランジスタ１７だけが遷移に応答し、負の電源２０から導出された負のインパルスを生成する。時定数は、オン時間が、パルス幅期間の最大値または合計値の２％から５％の範囲になるように選択する。同様に負の遷移はトランジスタ１６を短時間だけオンし、正の電源１９から導出される正のインパルスを生成する。

トランジスタ１６と１７について示された構成の利点は、これらがほとんどオフであることである。これは、消費電力が低減され、熱による挙動の変化が低減されるため望ましい。さらに、これらのオン時間は時定数だけの関数であり、パルス幅の関数ではないことを理解されたい。オン時間が入力パルス幅の関数である場合、望ましくない非線形動作につながる可能性がある。

トランジスタ１７がオンになると、短い負のスパイクまたは電圧インパルスがノード１８に現われ、キャパシタ２１に印加され電荷を与える。この負の電圧によりＭＯＳＦＥＴスイッチ２２がオンになり、ＭＯＳＦＥＴスイッチ２３がオフになる。このようにして、低電圧エッジ１１の正の遷移により、正の電源電圧２４が、抵抗器２７に印加される出力線２６上の出力パルスの源となる（これにより積分器の電流パルスとなる。積分器は図示しない）。出力２６における正の電圧は、低電圧エッジ１１における次の負の遷移によりトランジスタ１６から正のインパルスが生成され、これによってキャパシタ２１が以前の負の値から放電されて新しい正の値に帯電するまで残る。これによってＭＯＳＦＥＴスイッチ２３はオンになり、ＭＯＳＦＥＴスイッチ２２はオフになる。この結果、パルス出力線２６は電源電圧２５の値にプルされる。キャパシタ２１は別の部分であってもよく、または、ＭＯＳＦＥＴ２２と２３のゲートキャパシタンスであってもよく、またはこれらの組み合わせであってもよい。

極性が交互に変わる低電圧エッジ１１の安定したシーケンスが印加されるとき、２つのＭＯＳＦＥＴスイッチ２２と２３は本当の３状態では動作しないことに注意されたい。遷移の間に起こりうることを除いては、１つは常にオンでありもう１つは常にオフである。しかしこの観察は、インパルス区別ドライバが駆動するＭＯＳＦＥＴスイッチが、メイク・ビフォア・ブレイク（make-before-break）で動作するか、ブレイク・ビフォア・メイク（break-before-make）で動作するかという問題には対処しない。どちらも得ることができるが、図示されているのはメイク・ビフォア・ブレイクで動作している。ブレイク・ビフォア・メイクを得るためには、２つのＭＯＳＦＥＴスイッチを入れ替えるだけでよい（これらは相対する極性のチャネルを有するので相補的な対であることに注意されたい）。メイク・ビフォア・ブレイク構成の利点は、ＭＯＳＦＥＴ２２と２３に対してより低いオンレジスタンスを提供するということである。

次に図３を参照する。図３は図２に示した基本技術の、より洗練された応用の、より詳細な概念図２８である。部品がよく対応する場所では同じ参照番号を使用し、その他の場所では新しい参照番号を追加した。回路２８の基本動作は同じであるので、追加のコンポーネントが提供する追加の機能のみを論じる。

インパルス区別ドライバ２９の入力バッファは、いくつかの部分を並列に動作させることにより（１２ａから１２ｃと１３ａから１３ｃ）非常にロバストになっていることに注意されたい。これは、速度が適切に高速であることと、駆動されるインピーダンスが適切に低いことに調和するものである。たとえば、一実施形態ではパルス幅の範囲は３００ｎｓから１７００ｎｓであり、小さなナノ秒の上昇時間と５００ＫＨｚの反復レートを伴う。

次に注目すべき点は双安定スイッチドライバ３０が追加されたことである。まずこれはアースと、インパルスドライバ２９の２つのトランジスタ１６と１７の接合ノード１８の間に接続されている。キャパシタ２１はなくなるが、不可避的なストレイ（stray）とデバイスキャパシタンス（トランジスタ２２と２３について）は残っている。実際、キャパシタンスをここで電圧貯蔵機構として作用させるより、ノード１８からアースへのキャパシタンスをできるだけ小さくするほうが好ましい。しかし、インパルスドライバ２９からの過渡インパルスによってＭＯＳＦＥＴスイッチ２２と２３から安定したパルス出力を得るためには、「ストア＆ホールド（store-and-hold）」機能を行うためになにかが必要である。このなにかが双安定スイッチドライバ３０である。これは増幅器３６周囲に構築された能動ネットワークである。さらに、ノード１８における電圧スイングは抵抗器３４（ダイオード保存電流制限）を介してダイオード３２により＋７Ｖクランプ電圧にクランプされ、ダイオード３３によって−７Ｖクランプ電圧にクランプされている。

双安定スイッチドライバ３０は、＋７Ｖクランプ電圧より高い正の電圧または−７Ｖクランプ電圧より小さい負の電圧でノード１８を駆動している。双安定スイッチドライバは、インパルスドライバ２９からの対応する極性のインパルスによって１つの状態または他の状態からトリガされるかまたは切り替えられる。ついで抵抗器３８を介してノード１８を駆動し（すなわちクランプダイオード３２と３３のうち１つ）、ついで、低電圧エッジ１１に次の遷移が起きるまでＭＯＳＦＥＴスイッチ３５の安定した駆動を維持する。

双安定スイッチドライバ３０は電圧駆動式電流源と見ることもできる。ドライバ３０はインパルスドライバが提供する短いが強力な過渡電圧に「従い」、一度摂動すると、関連するクランプ電圧よりも高い電源電圧を有する。しかしクランプ作用の方が強いので、次に、クランプ電圧が過渡インパルス駆動にとって代わる。しかし、電圧応答性の電流源挙動は残り、今度はこれ自体の出力のクランプに応答するようになる。作用はラッチに似ている。

ここで１００Ω抵抗器３４の理由が明らかになる。１００Ωは、インパルスドライバからの大きな過渡電圧がダイオード３２と３３を壊したり関連する電流源を故障させたりするのを防ぐ程度に充分に大きく、しかもクランプ作用と干渉しない程度に充分に小さい。

クランプ作用は次のような理由でエラーの低減のために重要である。ＭＯＳＦＥＴスイッチ３５への駆動がクランプされない場合、遷移と遷移の間に低下または他の不定な挙動を示す可能性が非常に高くなる。低下の量はその低下が放置される期間の関数、すなわち、パルス長さの関数である。遷移は所定の低下（または他のドリフト）が起きた後に起き、ＭＯＳＦＥＴを切り替える閾値に達するまでに必要な電圧の偏位は低下の量にしたがって場合ごとに異なるため、好ましくない。スルーレートは有限なので、出力パルスについてエッジの配置に対して、パルス幅に依存したタイミングエラーになる。クランプにより、閾値に対するスルーレート／または偏位の効果がすべてのパルスについて一定にすることができ、本質的に効果を相殺するため、問題が解決する。

図３に追加された別の要素は、補助的な双安定出力ドライバ３１である。これはもう１つの双方向電圧駆動式電流源であり、増幅器３７の周囲に構築され、抵抗器３９を介してノード（この場合ライン２６）に結合する。すなわち、ＭＯＳＦＥＴ２２がオンの時、本質的にＭＯＳＦＥＴ２２と並列な追加の源である補助的な双方向出力ドライバ３１が正の電圧（およびその電流）を供給する。代わりにＭＯＳＦＥＴ２３がオンの時、同様な負の電圧（およびその電流）が供給される。ＭＯＳＦＥＴスイッチのうち１つがオンの時（既知の±７Ｖを生成する）、関連する出力電圧は、抵抗器２７を介して特定の電流を供給するかまたはシンクする（抵抗器２７の他端は積分器が提供するバーチャルアースである）。ＩＴ供給がほとんどその電流になり、ＭＯＳＦＥＴスイッチ自体から供給される分はほとんどないように、補助的な双安定出力ドライバ３１のコンポーネント値を選択する。補助的な双方向安定出力ドライバ３１を有する理由は次の通りである。

ＭＯＳＦＥＴ２２と２３は各々、約１０Ωのオン抵抗を有する。この値が一定であれば悪くはないが、残念なことにこの値は温度の関数として変化し、検出可能な性能の違いを生成してしまう。補助的な双安定出力ドライバ３１から追加の駆動を提供することにより（積分器負荷抵抗器２７を流れるほとんどの電流は実際、補助的な双方向出力ドライバの作用、すなわちソースとシンクによるものである）、これらの温度による変動を抑制できる。すなわち、ほとんど電流が流れなくなるため、温度可変オン抵抗全体の電圧低下は非常に小さくなる。

図３に示す回路２８は精密な動作ができる。入力エッジに対する出力パルスのエッジの配置にエラーがあっても、適切に注意すれば、２／１０ｐｐｍのオーダにできる。集積出力にこの種類の精度を持たせようとすると、種々の基準電圧と供給電圧に適切な注意を払い、また全般にコンポーネントの選択にも適切に注意しなければならない。多くの受動コンポーネント値と能動素子の選択の組み合わせがあるが、本開示全体の観点から、図３には、２／１０ｐｐｍ性能仕様に適合する実施形態の実際のコンポーネント値とデバイスの指定子を含めた。

最後に、一部の用途では図示されたパルス生成回路がたとえばアースと３６ボルトの供給の間でアンバランスな構成で動作するほうが望ましい場合があることを指摘したい。これは種々の他の電圧に適切にシフトさせることで容易に達成できる。また、これを試してみれば、はるかに高い電圧のパルスを生成できることが明らかであろう。

本発明を本発明に従う特定の実施形態にて説明してきたが、本発明はこの種の本発明に従う実施形態により限定されるものとして解釈してはならず、特許請求の範囲に従って解釈しなければならない。念のため、以下に、本発明の実施態様を例示列挙する。

（実施形態１）
極性が交互に変化する入力信号エッジのシーケンスからパルスを生成する方法であって、
（ａ）前記入力信号エッジの正の遷移を区別するステップ（１５）と、
（ｂ）前記ステップ（ａ）で区別された正の遷移を増幅するステップ（１７）と、
（ｃ）前記入力信号エッジの負の遷移を区別するステップ（１４）と、
（ｄ）前記ステップ（ｃ）で区別された負の遷移を増幅するステップ（１６）と、
（ｅ）前記区別され増幅されたステップ（ｂ）の遷移と、前記区別され増幅されたステップ（ｄ）の遷移で、キャパシタンス（２１）を交互に充電するステップと、
（ｆ）前記キャパシタンスが第１の極性に帯電したときに、オンに切り替えられた第１のＦＥＴ（２２）で負荷（２７）を正の電源電圧（２４）に駆動するステップと、
（ｇ）前記キャパシタンスが第２の極性に帯電したときに、オンに切り替えられた第２のＦＥＴ（２３）で前記負荷（２７）を負の電源電圧（２５）に駆動するステップと、
（ｈ）前記第１のＦＥＴと前記第２のＦＥＴのうち１つはＮタイプのＦＥＴであり、もう１つはＰタイプのＦＥＴであるステップとを有する方法。

（実施形態２）
前記第１のＦＥＴと前記第２のＦＥＴは直列であり、前記ＦＥＴの極性は、メイク・ビフォア・ブレイク動作を生成するように選択されることを特徴とする実施形態１に記載の方法。

（実施形態３）
前記第１のＦＥＴと前記第２のＦＥＴは直列であり、前記ＦＥＴの極性は、ブレイク・ビフォア・メイク動作を生成するように選択されることを特徴とする実施形態１に記載の方法。

（実施形態４）
前記負荷は積分器の入力に結合された抵抗器（２７）であり、
前記第１のＦＥＴと前記第２のＦＥＴの切り替えが形成する電流パルスを積分するステップをさらに有することを特徴とする実施形態１に記載の方法。

（実施形態５）
極性が交互に変わる入力信号エッジのシーケンスを受信するための入力（１１）を有するインパルスドライバ（２９）であって、入力信号エッジを正の過渡インパルス（１５）と負の過渡インパルス（１４）とに区別し、前記正の過渡インパルスと前記負の過渡インパルスとを別々に増幅し（１７、１６）、前記増幅を前記インパルスドライバの共通出力（１８）に提供するインパルスドライバ（２９）と、
前記インパルスドライバの共通出力と、ＡＣアースの間に結合されるキャパシタンス（２１）と、
互いに直列で相補的なＦＥＴスイッチの対（３５）であって、前記相補的な対は供給電圧に対して並列であり、前記相補的なＦＥＴスイッチの対のゲートは各々、前記インパルスドライバの共通出力に接続される相補的なＦＥＴスイッチの対（３５）と、
出力パルスを供給するように結合されたパルス出力である、前記直列で相補的なＦＥＴスイッチの対の接合部（２６）とを備えるパルス生成装置。

（実施形態６）
前記相補的なＦＥＴスイッチの対の順序が前記供給電圧と並列の時にメイク・ビフォア・ブレイク動作を生成することを特徴とする実施形態５に記載の装置。

（実施形態７）
前記相補的なＦＥＴスイッチの対の順序が前記供給電圧と並列の時にブレイク・ビフォア・メイク動作を生成することを特徴とする実施形態５に記載の装置。

（実施形態８）
入力を有する積分器をさらに備え、
前記パルス出力と前記積分器の入力との間に結合された積分器入力抵抗器（２７）をさらに備える実施形態５に記載の装置。

（実施形態９）
前記出力パルスのピークピーク電圧は、前記極性が交互に変化する入力信号エッジのピークピーク電圧より大きいことを特徴とする実施形態５に記載の装置。

（実施形態１０）
極性が交互に変化する入力信号エッジのシーケンスからパルスを生成する方法であって、
（ａ）前記入力信号エッジ（１１）の遷移を区別するステップ（１４、１５）と、
（ｂ）前記ステップ（ａ）で区別された遷移を増幅するステップ（１６、１７）と、
（ｃ）前記ステップ（ｂ）で増幅された遷移に応答して、応答する増幅された遷移の極性によって極性が決定される電流を生成するステップと、
（ｄ）前記ステップ（ｃ）の電流をノード（１８）に結合するステップと、
（ｅ）前記ステップ（ｄ）のノードにおいて前記電圧を正の値と負の値にクランプするステップ（３２、３３）と、
（ｆ）前記ステップ（ｄ）のノードが第１の極性にクランプされると、負荷（２７）をオンに切り替えられた第１のＦＥＴ（２２）で正の電源電圧に駆動するステップと、
（ｇ）前記ステップ（ｄ）のノードが第２の極性にクランプされると、前記負荷をオンに切り替えられた第２のＦＥＴ（２３）で負の電源電圧に駆動するステップと、
（ｈ）前記第１のＦＥＴと前記第２のＦＥＴのうち１つはＮタイプのＦＥＴであり、もう１つはＰタイプのＦＥＴであるステップとを有する方法。

（実施形態１１）
前記第１のＦＥＴと前記第２のＦＥＴは直列であり、前記ＦＥＴの極性は、メイク・ビフォア・ブレイク動作を生成するように選択されることを特徴とする実施形態１０に記載の方法。

（実施形態１２）
前記第１のＦＥＴと前記第２のＦＥＴは直列であり、前記ＦＥＴの極性は、ブレイク・ビフォア・メイク動作を生成するように選択されることを特徴とする実施形態１０に記載の方法。

（実施形態１３）
前記負荷は積分器の入力に結合された抵抗器（２７）であり、
前記第１のＦＥＴと前記第２のＦＥＴの切り替えが形成する電流パルスを積分するステップをさらに有する実施形態１０に記載の方法。

（実施形態１４）
前記負荷を駆動する電圧に応答して、前記負荷に結合され前記負荷を介する電流の大部分を供給する、対応する極性の選択された電流を生成するステップ（３１）をさらに有する実施形態１０に記載の方法。

（実施形態１５）
極性が交互に変わる入力信号エッジのシーケンスを受信するための入力（１１）を有するインパルスドライバ（２９）であって、前記入力信号エッジを正の過渡インパルスと負の過渡インパルスに区別し（１４、１５）、各過渡を別々に増幅し（１６、１７）、前記増幅を前記インパルスドライバの共通出力（１８）に提供するインパルスドライバ（２９）と、
入力を有し、前記入力における正の電圧と負の電圧を選択された量に制限する電圧クランプ回路（３２、３３、３４）と、
前記インパルスドライバの共通出力に結合された入力を有し、選択された量と極性の電流を前記電圧クランプ回路の入力に供給する電圧制御式電流源（３０）と、
互いに直列で相補的なＦＥＴスイッチの対（３５）であって、前記相補的な対は供給電圧と並列であり、前記相補的なＦＥＴスイッチの対のゲートは各々、前記電圧クランプ回路の入力に接続される相補的なＦＥＴスイッチの対（３５）と、
出力パルスを供給するように結合されたパルス出力である、前記直列なＦＥＴスイッチの対の接合部（２６）と、
を備えるパルス生成装置。

（実施形態１６）
前記相補的なＦＥＴスイッチの対の順序が前記供給電圧と並列の時にメイク・ビフォア・ブレイク動作を生成することを特徴とする実施形態１５に記載の装置。

（実施形態１７）
前記相補的なＦＥＴスイッチの対の順序が前記供給電圧と並列の時にブレイク・ビフォア・メイク動作を生成することを特徴とする実施形態１５に記載の装置。

（実施形態１８）
入力を有する積分器をさらに備え、
前記パルス出力と前記積分器の入力の間に結合された積分器入力抵抗器（２７）をさらに備える実施形態１５に記載の装置。

（実施形態１９）
前記出力パルスのピークピーク電圧は、前記極性が交互に変化する入力信号エッジのピークピーク電圧より大きいことを特徴とする実施形態１５に記載の装置。

（実施形態２０）
前記パルス出力に結合された負荷をさらに備え、
電圧制御式電流源（３１）であって、前記パルス出力に結合された入力を有し、選択された大きさと極性で前記負荷に結合される電流を生成し、前記負荷に対する電流の大部分を供給する電圧制御式電流源（３１）をさらに備える実施形態１５に記載の装置。

本発明を行う機会を提供する電圧測定アーキテクチャの簡単な構成図である。 電流パルスがパルス幅変調信号の低電圧エッジから生成される、図１のＤＡＣ機構の一部の簡単な概略図である。 図１のＤＡＣ機構の一部を概略で示し、さらに精度と線形性を改善した部分的な概略図である。

符号の説明

１ ΔΣアナログディジタル測定アーキテクチャ
２ 電圧
３ 加算接合部
４ 積分器
６ アナログディジタルコンバータ
８ ディジタルアナログコンバータ
９ フィードバックバランス電圧
１１ 低電圧エッジ
１２、１３ バッファ
１４、１５、２１ キャパシタ
１６、１７ トランジスタ
１８ ノード
１９ 正の電源
２０ 負の電源
２２、２３、３５ ＭＯＳＦＥＴスイッチ
２４ 正の電源電圧
２５ 電源電圧
２６ 出力線
２７、３４、３８、３９ 抵抗器
２８ 回路
２９ インパルス区別ドライバ
３０ 双安定スイッチドライバ
３１ 補助的な双安定出力ドライバ
３２、３３ ダイオード
３６、３７ 増幅器

Claims (20)

1. 極性が交互に変化する入力信号エッジのシーケンスからパルスを生成する方法であって、
   前記入力信号エッジの正の遷移を区別する第一のステップと、
   前記第一のステップで区別された正の遷移を増幅するステップと、
   前記入力信号エッジの負の遷移を区別する第三のステップと、
   前記第三のステップで区別された負の遷移を増幅するステップと、
   前記区別され増幅された第二のステップの遷移と、前記区別され増幅された第四のステップの遷移で、キャパシタンスを交互に充電するステップと、
   前記キャパシタンスが第１の極性に帯電したときに、オンに切り替えられた第１のＦＥＴで負荷を正の電源電圧に駆動する第六のステップと、
   前記キャパシタンスが第２の極性に帯電したときに、オンに切り替えられた第２のＦＥＴで前記負荷を負の電源電圧に駆動する第七のステップと、
   前記第１のＦＥＴと前記第２のＦＥＴのうち１つはＮタイプのＦＥＴであり、もう１つはＰタイプのＦＥＴである第八のステップとを有する方法。
2. 前記第１のＦＥＴと前記第２のＦＥＴは直列であり、前記ＦＥＴの極性は、メイク・ビフォア・ブレイク動作を生成するように選択されることを特徴とする請求項１に記載の方法。
3. 前記第１のＦＥＴと前記第２のＦＥＴは直列であり、前記ＦＥＴの極性は、ブレイク・ビフォア・メイク動作を生成するように選択されることを特徴とする請求項１に記載の方法。
4. 前記負荷は積分器の入力に結合された抵抗器であり、
   前記第１のＦＥＴと前記第２のＦＥＴの切り替えが形成する電流パルスを積分するステップをさらに有することを特徴とする請求項１に記載の方法。
5. 極性が交互に変わる入力信号エッジのシーケンスを受信するための入力を有するインパルスドライバであって、入力信号エッジを正の過渡インパルスと負の過渡インパルスとに区別し、前記正の過渡インパルスと前記負の過渡インパルスとを別々に増幅し、前記増幅を前記インパルスドライバの共通出力に提供するインパルスドライバと、
   前記インパルスドライバの共通出力と、ＡＣアースの間に結合されるキャパシタンスと、
   互いに直列で相補的なＦＥＴスイッチの対であって、前記相補的な対は供給電圧に対して並列であり、前記相補的なＦＥＴスイッチの対のゲートは各々、前記インパルスドライバの共通出力に接続される相補的なＦＥＴスイッチの対と、
   出力パルスを供給するように結合されたパルス出力である、前記直列で相補的なＦＥＴスイッチの対の接合部とを備えるパルス生成装置。
6. 前記相補的なＦＥＴスイッチの対の順序が前記供給電圧と並列の時にメイク・ビフォア・ブレイク動作を生成することを特徴とする請求項５に記載の装置。
7. 前記相補的なＦＥＴスイッチの対の順序が前記供給電圧と並列の時にブレイク・ビフォア・メイク動作を生成することを特徴とする請求項５に記載の装置。
8. 入力を有する積分器をさらに備え、
   前記パルス出力と前記積分器の入力との間に結合された積分器入力抵抗器をさらに備える請求項５に記載の装置。
9. 前記出力パルスのピークピーク電圧は、前記極性が交互に変化する入力信号エッジのピークピーク電圧より大きいことを特徴とする請求項５に記載の装置。
10. 極性が交互に変化する入力信号エッジのシーケンスからパルスを生成する方法であって、
    前記入力信号エッジの遷移を区別する第一のステップと、
    前記第一のステップで区別された遷移を増幅する第二のステップと、
    前記第二のステップで増幅された遷移に応答して、応答する増幅された遷移の極性によって極性が決定される電流を生成する第三のステップと、
    前記第三のステップの電流をノードに結合する第四のステップと、
    前記第四のステップのノードにおいて前記電圧を正の値と負の値にクランプする第五のステップと、
    前記第四のステップのノードが第１の極性にクランプされると、負荷をオンに切り替えられた第１のＦＥＴで正の電源電圧に駆動する第六のステップと、
    前記第四のステップのノードが第２の極性にクランプされると、前記負荷をオンに切り替えられた第２のＦＥＴで負の電源電圧に駆動する第七のステップと、
    前記第１のＦＥＴと前記第２のＦＥＴのうち１つはＮタイプのＦＥＴであり、もう１つはＰタイプのＦＥＴである第八のステップとを有する方法。
11. 前記第１のＦＥＴと前記第２のＦＥＴは直列であり、前記ＦＥＴの極性は、メイク・ビフォア・ブレイク動作を生成するように選択されることを特徴とする請求項１０に記載の方法。
12. 前記第１のＦＥＴと前記第２のＦＥＴは直列であり、前記ＦＥＴの極性は、ブレイク・ビフォア・メイク動作を生成するように選択されることを特徴とする請求項１０に記載の方法。
13. 前記負荷は積分器の入力に結合された抵抗器であり、
    前記第１のＦＥＴと前記第２のＦＥＴの切り替えが形成する電流パルスを積分するステップをさらに有する請求項１０に記載の方法。
14. 前記負荷を駆動する電圧に応答して、前記負荷に結合され前記負荷を介する電流の大部分を供給する、対応する極性の選択された電流を生成するステップをさらに有する請求項１０に記載の方法。
15. 極性が交互に変わる入力信号エッジのシーケンスを受信するための入力を有するインパルスドライバであって、前記入力信号エッジを正の過渡インパルスと負の過渡インパルスに区別し、各過渡を別々に増幅し、前記増幅を前記インパルスドライバの共通出力に提供するインパルスドライバと、
    入力を有し、前記入力における正の電圧と負の電圧を選択された量に制限する電圧クランプ回路と、
    前記インパルスドライバの共通出力に結合された入力を有し、選択された量と極性の電流を前記電圧クランプ回路の入力に供給する電圧制御式電流源と、
    互いに直列で相補的なＦＥＴスイッチの対であって、前記相補的な対は供給電圧と並列であり、前記相補的なＦＥＴスイッチの対のゲートは各々、前記電圧クランプ回路の入力に接続される相補的なＦＥＴスイッチの対と、
    出力パルスを供給するように結合されたパルス出力である、前記直列なＦＥＴスイッチの対の接合部と、
    を備えるパルス生成装置。
16. 前記相補的なＦＥＴスイッチの対の順序が前記供給電圧と並列の時にメイク・ビフォア・ブレイク動作を生成することを特徴とする請求項１５に記載の装置。
17. 前記相補的なＦＥＴスイッチの対の順序が前記供給電圧と並列の時にブレイク・ビフォア・メイク動作を生成することを特徴とする請求項１５に記載の装置。
18. 入力を有する積分器をさらに備え、
    前記パルス出力と前記積分器の入力の間に結合された積分器入力抵抗器をさらに備える請求項１５に記載の装置。
19. 前記出力パルスのピークピーク電圧は、前記極性が交互に変化する入力信号エッジのピークピーク電圧より大きいことを特徴とする請求項１５に記載の装置。
20. 前記パルス出力に結合された負荷をさらに備え、
    電圧制御式電流源であって、前記パルス出力に結合された入力を有し、選択された大きさと極性で前記負荷に結合される電流を生成し、前記負荷に対する電流の大部分を供給する電圧制御式電流源をさらに備える請求項１５に記載の装置。
    

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