JPH06314772A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06314772A JPH06314772A JP5101627A JP10162793A JPH06314772A JP H06314772 A JPH06314772 A JP H06314772A JP 5101627 A JP5101627 A JP 5101627A JP 10162793 A JP10162793 A JP 10162793A JP H06314772 A JPH06314772 A JP H06314772A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- mosfet
- voltage
- type layer
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】入力回路部と、この入力回路部に接続された低
電圧論理回路部と、この論理回路部に接続された高電圧
レベル変換部とを備えた半導体集積回路装置において、
基板バイアス効果により生じる入力信号の設定範囲の制
限（入力信号の上下限を与える正側および負側の電源ラ
インのライン電圧を、出力信号の上下限を与える正側お
よび負側の電源ラインのライン電圧の間に設定する際に
生じる設定範囲の制限）を緩和する。 【構成】入力回路部１ＡがＭＯＳＦＥＴ１０およびバイ
ポーラトランジスタ１４の相補形回路からなる入力イン
バータを有する。
電圧論理回路部と、この論理回路部に接続された高電圧
レベル変換部とを備えた半導体集積回路装置において、
基板バイアス効果により生じる入力信号の設定範囲の制
限（入力信号の上下限を与える正側および負側の電源ラ
インのライン電圧を、出力信号の上下限を与える正側お
よび負側の電源ラインのライン電圧の間に設定する際に
生じる設定範囲の制限）を緩和する。 【構成】入力回路部１ＡがＭＯＳＦＥＴ１０およびバイ
ポーラトランジスタ１４の相補形回路からなる入力イン
バータを有する。
Description
【０００１】
【産業上の利用分野】本発明は液晶ディスプレイドライ
バなど論理信号の高電圧レベル変換部を備えた半導体集
積回路装置に関する。
バなど論理信号の高電圧レベル変換部を備えた半導体集
積回路装置に関する。
【０００２】
【従来の技術】図５はこの種半導体集積回路装置の従来
例を示す回路図である。図５においてこの回路は、正側
電源ラインＶD1（ライン電圧ＶDD1 ）および負側電源ラ
インＶ S （ライン電圧ＶSS）と、正側電源ラインＶ
C （ライン電圧ＶCC）および負側電源ラインＶE （ライ
ン電圧ＶEE）と、正側電源ラインＶD2（ライン電圧Ｖ
DD2 ）および負側電源ラインＶE （共通）の各電源ライ
ンから給電される。そして、通常負側電源ラインＶE は
接地されてそのライン電圧ＶEEは０Ｖであり、正側電源
ラインＶC のライン電圧ＶCCは５Ｖで低電圧論理回路部
３に給電し、正側電源ラインＶD2のライン電圧Ｖ
DD2 は、例えば２０〜４０Ｖであり、高電圧レベル変換
部４および高電圧論理回路部５に給電する。正側および
負側電源ラインＶD1，Ｖ S の各ライン電圧ＶDD1 ，ＶSS
は正側電源ラインＶD2のライン電圧ＶDD2 と負側電源ラ
インＶE のライン電圧ＶEE（接地電圧の０Ｖ）の間に定
められ、入力インバータ１に給電する。また、低電圧レ
ベル変換部２は正側電源ラインＶD1および負側電源ライ
ンＶE から給電される。
例を示す回路図である。図５においてこの回路は、正側
電源ラインＶD1（ライン電圧ＶDD1 ）および負側電源ラ
インＶ S （ライン電圧ＶSS）と、正側電源ラインＶ
C （ライン電圧ＶCC）および負側電源ラインＶE （ライ
ン電圧ＶEE）と、正側電源ラインＶD2（ライン電圧Ｖ
DD2 ）および負側電源ラインＶE （共通）の各電源ライ
ンから給電される。そして、通常負側電源ラインＶE は
接地されてそのライン電圧ＶEEは０Ｖであり、正側電源
ラインＶC のライン電圧ＶCCは５Ｖで低電圧論理回路部
３に給電し、正側電源ラインＶD2のライン電圧Ｖ
DD2 は、例えば２０〜４０Ｖであり、高電圧レベル変換
部４および高電圧論理回路部５に給電する。正側および
負側電源ラインＶD1，Ｖ S の各ライン電圧ＶDD1 ，ＶSS
は正側電源ラインＶD2のライン電圧ＶDD2 と負側電源ラ
インＶE のライン電圧ＶEE（接地電圧の０Ｖ）の間に定
められ、入力インバータ１に給電する。また、低電圧レ
ベル変換部２は正側電源ラインＶD1および負側電源ライ
ンＶE から給電される。
【０００３】入力回路部１は、正側電源ラインＶD1と負
側電源ラインＶS との間にソース・ドレインが直列に接
続されたＰ ＭＯＳＦＥＴ１０およびＮ ＭＯＳＦＥＴ
１１からなる入力インバータと、これの後段のＰ ＭＯ
ＳＦＥＴ１２のソース・ドレインおよびＮ ＭＯＳＦＥ
Ｔ１３からなるインバータとからなり、Ｐ ＭＯＳＦＥ
Ｔ１０のゲートとＮ ＭＯＳＦＥＴ１１のゲートは信号
入力端子ＩＮに、ＰＭＯＳＦＥＴ１２のゲートとＮ Ｍ
ＯＳＦＥＴ１３のゲートはＰ ＭＯＳＦＥＴ１０とＮ
ＭＯＳＦＥＴ１１の接続点に、Ｐ ＭＯＳＦＥＴ１０お
よび１２のサブストレイト端子は正側電源ラインＶ
D1に、Ｎ ＭＯＳＦＥＴ１１および１３のサブストレイ
ト端子は負側電源ラインＶE にそれぞれ接続される。低
電圧レベル変換部２は入力回路部１の出力信号を低電圧
論理回路部３の論理信号の電圧レベルに変換するもの
で、正側電源ラインＶD1と負側電源ラインＶE との間に
直列に接続されたＰ ＭＯＳＦＥＴ２１のソース・ドレ
インおよびＮ ＭＯＳＦＥＴ２２のドレイン・ソース
と、これらに並列に直列に接続されたＰ ＭＯＳＦＥＴ
２３のソース・ドレインおよびＮ ＭＯＳＦＥＴ２４の
ドレイン・ソースとからなり、Ｐ ＭＯＳＦＥＴ２１の
ゲートは入力インバータ１のＰ ＭＯＳＦＥＴ１２とＮ
ＭＯＳＦＥＴ１３の接続点に、Ｐ ＭＯＳＦＥＴ２３
のゲートは入力インバータ１のＰ ＭＯＳＦＥＴ１０と
Ｎ ＭＯＳＦＥＴ１１の接続点に、Ｎ ＭＯＳＦＥＴ２
２のゲートはＰ ＭＯＳＦＥＴ２３とＮ ＭＯＳＦＥＴ
２４の接続点に、Ｎ ＭＯＳＦＥＴ２４のゲートはＰ
ＭＯＳＦＥＴ２１とＮ ＭＯＳＦＥＴ２２の接続点に、
Ｐ ＭＯＳＦＥＴ２１および２３のサブストレイト端子
は正側電源ラインＶD1に、Ｎ ＭＯＳＦＥＴ２２および
２４のサブストレイト端子は負側電源ラインＶE にそれ
ぞれ接続される。低電圧論理回路部３は、正側電源ライ
ンＶC と負側電源ラインＶE との間に接続され、その信
号入力端子は低電圧レベル変換部２のＰ ＭＯＳＦＥＴ
２３とＮ ＭＯＳＦＥＴ２４の接続点に接続される。高
電圧レベル変換部４は低電圧論理回路部３の出力信号を
高電圧論理回路部５の論理信号の電圧レベルに変換する
もので、正側電源ラインＶD2と負側電源ラインＶE との
間に直列に接続された高耐圧Ｐ ＭＯＳＦＥＴ４１のソ
ース・ドレインおよび高耐圧Ｎ ＭＯＳＦＥＴ２２のド
レイン・ソースと、これらに並列に直列に接続された高
耐圧Ｐ ＭＯＳＦＥＴ４３のソース・ドレインおよび高
耐圧Ｎ ＭＯＳＦＥＴ４４のドレイン・ソースとからな
り、高耐圧Ｎ ＭＯＳＦＥＴ４２のゲートは低電圧論理
回路部３の信号出力端子に高耐圧Ｎ ＭＯＳＦＥＴ４４
のゲートは低電圧論理回路部３の反信号出力端子に、高
耐圧Ｐ ＭＯＳＦＥＴ４１のゲートは高耐圧Ｐ ＭＯＳ
ＦＥＴ４３とＮ ＭＯＳＦＥＴ４４の接続点に、高耐圧
Ｐ ＭＯＳＦＥＴ４３のゲートは高耐圧Ｐ ＭＯＳＦＥ
Ｔ４１と高耐圧Ｎ ＭＯＳＦＥＴ４２の接続点に、高耐
圧Ｐ ＭＯＳＦＥＴ４１および４３のサブストレイト端
子は正側電源ラインＶD2に、高耐圧Ｎ ＭＯＳＦＥＴ４
２および４４のサブストレイト端子は負側電源ラインＶ
E にそれぞれ接続される。高電圧論理回路部５は正側電
源ラインＶD2と負側電源ラインＶE との間に接続され、
その信号入力端子は高電圧レベル変換部４の高耐圧Ｐ
ＭＯＳＦＥＴ４３とＮ ＭＯＳＦＥＴ４４の接続点に、
その信号出力端子は信号出力端子ＯＵＴにそれぞれ接続
される。
側電源ラインＶS との間にソース・ドレインが直列に接
続されたＰ ＭＯＳＦＥＴ１０およびＮ ＭＯＳＦＥＴ
１１からなる入力インバータと、これの後段のＰ ＭＯ
ＳＦＥＴ１２のソース・ドレインおよびＮ ＭＯＳＦＥ
Ｔ１３からなるインバータとからなり、Ｐ ＭＯＳＦＥ
Ｔ１０のゲートとＮ ＭＯＳＦＥＴ１１のゲートは信号
入力端子ＩＮに、ＰＭＯＳＦＥＴ１２のゲートとＮ Ｍ
ＯＳＦＥＴ１３のゲートはＰ ＭＯＳＦＥＴ１０とＮ
ＭＯＳＦＥＴ１１の接続点に、Ｐ ＭＯＳＦＥＴ１０お
よび１２のサブストレイト端子は正側電源ラインＶ
D1に、Ｎ ＭＯＳＦＥＴ１１および１３のサブストレイ
ト端子は負側電源ラインＶE にそれぞれ接続される。低
電圧レベル変換部２は入力回路部１の出力信号を低電圧
論理回路部３の論理信号の電圧レベルに変換するもの
で、正側電源ラインＶD1と負側電源ラインＶE との間に
直列に接続されたＰ ＭＯＳＦＥＴ２１のソース・ドレ
インおよびＮ ＭＯＳＦＥＴ２２のドレイン・ソース
と、これらに並列に直列に接続されたＰ ＭＯＳＦＥＴ
２３のソース・ドレインおよびＮ ＭＯＳＦＥＴ２４の
ドレイン・ソースとからなり、Ｐ ＭＯＳＦＥＴ２１の
ゲートは入力インバータ１のＰ ＭＯＳＦＥＴ１２とＮ
ＭＯＳＦＥＴ１３の接続点に、Ｐ ＭＯＳＦＥＴ２３
のゲートは入力インバータ１のＰ ＭＯＳＦＥＴ１０と
Ｎ ＭＯＳＦＥＴ１１の接続点に、Ｎ ＭＯＳＦＥＴ２
２のゲートはＰ ＭＯＳＦＥＴ２３とＮ ＭＯＳＦＥＴ
２４の接続点に、Ｎ ＭＯＳＦＥＴ２４のゲートはＰ
ＭＯＳＦＥＴ２１とＮ ＭＯＳＦＥＴ２２の接続点に、
Ｐ ＭＯＳＦＥＴ２１および２３のサブストレイト端子
は正側電源ラインＶD1に、Ｎ ＭＯＳＦＥＴ２２および
２４のサブストレイト端子は負側電源ラインＶE にそれ
ぞれ接続される。低電圧論理回路部３は、正側電源ライ
ンＶC と負側電源ラインＶE との間に接続され、その信
号入力端子は低電圧レベル変換部２のＰ ＭＯＳＦＥＴ
２３とＮ ＭＯＳＦＥＴ２４の接続点に接続される。高
電圧レベル変換部４は低電圧論理回路部３の出力信号を
高電圧論理回路部５の論理信号の電圧レベルに変換する
もので、正側電源ラインＶD2と負側電源ラインＶE との
間に直列に接続された高耐圧Ｐ ＭＯＳＦＥＴ４１のソ
ース・ドレインおよび高耐圧Ｎ ＭＯＳＦＥＴ２２のド
レイン・ソースと、これらに並列に直列に接続された高
耐圧Ｐ ＭＯＳＦＥＴ４３のソース・ドレインおよび高
耐圧Ｎ ＭＯＳＦＥＴ４４のドレイン・ソースとからな
り、高耐圧Ｎ ＭＯＳＦＥＴ４２のゲートは低電圧論理
回路部３の信号出力端子に高耐圧Ｎ ＭＯＳＦＥＴ４４
のゲートは低電圧論理回路部３の反信号出力端子に、高
耐圧Ｐ ＭＯＳＦＥＴ４１のゲートは高耐圧Ｐ ＭＯＳ
ＦＥＴ４３とＮ ＭＯＳＦＥＴ４４の接続点に、高耐圧
Ｐ ＭＯＳＦＥＴ４３のゲートは高耐圧Ｐ ＭＯＳＦＥ
Ｔ４１と高耐圧Ｎ ＭＯＳＦＥＴ４２の接続点に、高耐
圧Ｐ ＭＯＳＦＥＴ４１および４３のサブストレイト端
子は正側電源ラインＶD2に、高耐圧Ｎ ＭＯＳＦＥＴ４
２および４４のサブストレイト端子は負側電源ラインＶ
E にそれぞれ接続される。高電圧論理回路部５は正側電
源ラインＶD2と負側電源ラインＶE との間に接続され、
その信号入力端子は高電圧レベル変換部４の高耐圧Ｐ
ＭＯＳＦＥＴ４３とＮ ＭＯＳＦＥＴ４４の接続点に、
その信号出力端子は信号出力端子ＯＵＴにそれぞれ接続
される。
【０００４】この半導体集積回路装置の動作は次の通り
である。信号入力端子ＩＮから入力された入力信号ａ
（「Ｈ」信号は電圧ＶDD1 ，「Ｌ」信号は電圧ＶSSの）
によって、入力回路部１のＰ ＭＯＳＦＥＴ１０とＮ
ＭＯＳＦＥＴ１１は相反してオフ・オンし、これらＭＯ
ＳＦＥＴのオフ・オンで更にＰ ＭＯＳＦＥＴ１２とＮ
ＭＯＳＦＥＴ１３とが相反してオン・オフし、Ｐ ＭＯ
ＳＦＥＴ１２とＮ ＭＯＳＦＥＴ１３の接続点から信号
ｂが、Ｐ ＭＯＳＦＥＴ１０とＮ ＭＯＳＦＥＴ１１の
接続点から信号ｂの反信号である信号ｒｂが出力され
る。これら信号ｂおよびｒｂは低電圧レベル変換部２の
Ｐ ＭＯＳＦＥＴ２１のゲートおよびＰＭＯＳＦＥＴ２
３のゲートにそれぞれ入力され、Ｐ ＭＯＳＦＥＴ２１
とＰ ＭＯＳＦＥＴ２３は相反してオフ・オンし、これ
らＭＯＳＦＥＴのオフ・オンで更にＮ ＭＯＳＦＥＴ２
２と２４とが相反してオン・オフし、Ｐ ＭＯＳＦＥＴ
２３とＮ ＭＯＳＦＥＴ２４の接続点から信号ｃが出力
される。この信号ｃは低電圧論理回路部３に入力され、
ここで信号処理されて信号ｄおよび信号ｄの反信号であ
る信号ｒｄが出力される。これら信号ｄおよびｒｄは高
電圧レベル変換部４の高耐圧Ｎ ＭＯＳＦＥＴ４２のゲ
ートおよび高耐圧Ｎ ＭＯＳＦＥＴ４４のゲートにそれ
ぞれ入力され、高耐圧Ｎ ＭＯＳＦＥＴ４２と高耐圧Ｎ
ＭＯＳＦＥＴ４４とは相反してオン・オフし、これら
高耐圧ＭＯＳＦＥＴのオン・オフで高耐圧Ｐ ＭＯＳＦ
ＥＴ４１とＰ ＭＯＳＦＥＴ４３とが相反してオフ・オ
ンし、高耐圧Ｐ ＭＯＳＦＥＴ４３と高耐圧Ｎ ＭＯＳ
ＦＥＴ４４の接続点から信号ｅが出力される。この信号
ｅは高電圧論理回路部５に入力され、ここで信号処理さ
れて出力信号ｆ（「Ｈ」信号は電圧ＶDD2 ，「Ｌ」信号
は電圧ＶEEの）が信号出力端子ＯＵＴを通して外部に、
例えば液晶パルネルに出力される。なお、高電圧論理回
路部５は回路によっては省略され、高電圧レベル変換部
４から直接出力信号が出力される。また、低電圧レベル
変換部２は、入力回路部１の出力信号のレベルによって
は省略でき、入力回路部１は直接低電圧論理回路部３を
直接駆動する。
である。信号入力端子ＩＮから入力された入力信号ａ
（「Ｈ」信号は電圧ＶDD1 ，「Ｌ」信号は電圧ＶSSの）
によって、入力回路部１のＰ ＭＯＳＦＥＴ１０とＮ
ＭＯＳＦＥＴ１１は相反してオフ・オンし、これらＭＯ
ＳＦＥＴのオフ・オンで更にＰ ＭＯＳＦＥＴ１２とＮ
ＭＯＳＦＥＴ１３とが相反してオン・オフし、Ｐ ＭＯ
ＳＦＥＴ１２とＮ ＭＯＳＦＥＴ１３の接続点から信号
ｂが、Ｐ ＭＯＳＦＥＴ１０とＮ ＭＯＳＦＥＴ１１の
接続点から信号ｂの反信号である信号ｒｂが出力され
る。これら信号ｂおよびｒｂは低電圧レベル変換部２の
Ｐ ＭＯＳＦＥＴ２１のゲートおよびＰＭＯＳＦＥＴ２
３のゲートにそれぞれ入力され、Ｐ ＭＯＳＦＥＴ２１
とＰ ＭＯＳＦＥＴ２３は相反してオフ・オンし、これ
らＭＯＳＦＥＴのオフ・オンで更にＮ ＭＯＳＦＥＴ２
２と２４とが相反してオン・オフし、Ｐ ＭＯＳＦＥＴ
２３とＮ ＭＯＳＦＥＴ２４の接続点から信号ｃが出力
される。この信号ｃは低電圧論理回路部３に入力され、
ここで信号処理されて信号ｄおよび信号ｄの反信号であ
る信号ｒｄが出力される。これら信号ｄおよびｒｄは高
電圧レベル変換部４の高耐圧Ｎ ＭＯＳＦＥＴ４２のゲ
ートおよび高耐圧Ｎ ＭＯＳＦＥＴ４４のゲートにそれ
ぞれ入力され、高耐圧Ｎ ＭＯＳＦＥＴ４２と高耐圧Ｎ
ＭＯＳＦＥＴ４４とは相反してオン・オフし、これら
高耐圧ＭＯＳＦＥＴのオン・オフで高耐圧Ｐ ＭＯＳＦ
ＥＴ４１とＰ ＭＯＳＦＥＴ４３とが相反してオフ・オ
ンし、高耐圧Ｐ ＭＯＳＦＥＴ４３と高耐圧Ｎ ＭＯＳ
ＦＥＴ４４の接続点から信号ｅが出力される。この信号
ｅは高電圧論理回路部５に入力され、ここで信号処理さ
れて出力信号ｆ（「Ｈ」信号は電圧ＶDD2 ，「Ｌ」信号
は電圧ＶEEの）が信号出力端子ＯＵＴを通して外部に、
例えば液晶パルネルに出力される。なお、高電圧論理回
路部５は回路によっては省略され、高電圧レベル変換部
４から直接出力信号が出力される。また、低電圧レベル
変換部２は、入力回路部１の出力信号のレベルによって
は省略でき、入力回路部１は直接低電圧論理回路部３を
直接駆動する。
【０００５】図６は図５に示す回路を半導体集積回路装
置に形成したときの各ＭＯＳＦＥＴの断面図であり、図
６（ａ），（ｂ）は例えば、低電圧論理回路部３に用い
る通常の（低耐圧の）Ｐ ＭＯＳＦＥＴおよびＮ ＭＯ
ＳＦＥＴを示し、図（ｃ），（ｄ）は例えば高電圧レベ
ル変換部４あるいは高電圧論理回路部５に用いる高耐圧
のＰ ＭＯＳＦＥＴおよびＮ ＭＯＳＦＥＴを示す。ま
た、入力回路部１あるいは低電圧レベル変換部２は電源
ラインＶD1およびＶS のライン電圧ＶDD1 およびＶSSの
値によってこれら低耐圧あるいは高耐圧のＭＯＳＦＥＴ
を使い分けする。図６において、（ａ）は低電圧Ｐ Ｍ
ＯＳＦＥＴを示し、Ｐ形シリコン基板６１の上面にＮ形
ウェル６２を形成し、このＮ形ウェル６２の上面にＰ+
形層からなるドレイン６３およびソース６４を形成し、
このドレイン６３とソース６４の間に図示しない絶縁膜
を介して電極からなるゲート６５を形成する。また、図
６（ｂ）は低耐圧Ｎ ＭＯＳＦＥＴを示し、Ｐ形シリコ
ン基板６１の上面にＮ+ 形層からなるドレイン６３およ
びソース６４を形成し、このドレイン６３とソース６４
の間に図示しない絶縁膜を介して電極からなるゲート６
５を形成する。図６（ｃ）は高耐圧Ｐ ＭＯＳＦＥＴを
示し、Ｐ形シリコン基板６１の上面にＮ形ウェル６２を
形成し、このＮ形ウェル６２の上面にそれぞれ電界強度
緩和用のＰ+形層からなるオフセット部６３Ａおよび６
４Ａを介してＰ+ 形層からなるドレイン６３およびソー
ス６４を形成し、オフセット部６３Ａと６４Ａの間に図
示しない絶縁膜を介して電極からなるゲート６５を形成
する。また、図６（ｄ）は高耐圧Ｎ ＭＯＳＦＥＴを示
し、Ｐ形シリコン基板６１の上面にそれぞれ電界強度緩
和用のＮ+ 形層からなるオフセット部６３Ａおよび６４
Ａを介して、Ｎ+ 形層からなるドレイン６３およびソー
ス６４を形成し、オフセット部６３Ａと６４Ａの間に図
示しない絶縁膜を介して電極からなるゲート６５を形成
する。
置に形成したときの各ＭＯＳＦＥＴの断面図であり、図
６（ａ），（ｂ）は例えば、低電圧論理回路部３に用い
る通常の（低耐圧の）Ｐ ＭＯＳＦＥＴおよびＮ ＭＯ
ＳＦＥＴを示し、図（ｃ），（ｄ）は例えば高電圧レベ
ル変換部４あるいは高電圧論理回路部５に用いる高耐圧
のＰ ＭＯＳＦＥＴおよびＮ ＭＯＳＦＥＴを示す。ま
た、入力回路部１あるいは低電圧レベル変換部２は電源
ラインＶD1およびＶS のライン電圧ＶDD1 およびＶSSの
値によってこれら低耐圧あるいは高耐圧のＭＯＳＦＥＴ
を使い分けする。図６において、（ａ）は低電圧Ｐ Ｍ
ＯＳＦＥＴを示し、Ｐ形シリコン基板６１の上面にＮ形
ウェル６２を形成し、このＮ形ウェル６２の上面にＰ+
形層からなるドレイン６３およびソース６４を形成し、
このドレイン６３とソース６４の間に図示しない絶縁膜
を介して電極からなるゲート６５を形成する。また、図
６（ｂ）は低耐圧Ｎ ＭＯＳＦＥＴを示し、Ｐ形シリコ
ン基板６１の上面にＮ+ 形層からなるドレイン６３およ
びソース６４を形成し、このドレイン６３とソース６４
の間に図示しない絶縁膜を介して電極からなるゲート６
５を形成する。図６（ｃ）は高耐圧Ｐ ＭＯＳＦＥＴを
示し、Ｐ形シリコン基板６１の上面にＮ形ウェル６２を
形成し、このＮ形ウェル６２の上面にそれぞれ電界強度
緩和用のＰ+形層からなるオフセット部６３Ａおよび６
４Ａを介してＰ+ 形層からなるドレイン６３およびソー
ス６４を形成し、オフセット部６３Ａと６４Ａの間に図
示しない絶縁膜を介して電極からなるゲート６５を形成
する。また、図６（ｄ）は高耐圧Ｎ ＭＯＳＦＥＴを示
し、Ｐ形シリコン基板６１の上面にそれぞれ電界強度緩
和用のＮ+ 形層からなるオフセット部６３Ａおよび６４
Ａを介して、Ｎ+ 形層からなるドレイン６３およびソー
ス６４を形成し、オフセット部６３Ａと６４Ａの間に図
示しない絶縁膜を介して電極からなるゲート６５を形成
する。
【０００６】
【発明が解決しようとする課題】前述の半導体集積回路
装置においては入力信号は、図５に示すようにその
「Ｈ」信号は正側電源ラインＶD1のライン電圧Ｖ
DD1 に、その「Ｌ」信号は負側電源ラインＶS のライン
電圧ＶSSになり、これらライン電圧ＶDD1 ，ＶSSは正側
電源ラインＶD2のライン電圧ＶDD2 と負側電源ラインＶ
E のライン電圧ＶEEの間に設定される。しかし入力回路
部１のＮ ＭＯＳＦＥＴ１１あるいは１３は図６（ｂ）
に示すように、例えばＰ形シリコン基板６１の上面に形
成されたＮ+ 形層がそれぞれドレイン６３およびソース
６４を構成しているので、Ｐ形シリコン基板６１とソー
ス６４の間にバイアス電圧が印加された場合、Ｐ形シリ
コン基板６１の中に空之層の幅が広がる基板バイアス効
果を生じ、このためＭＯＳＦＥＴを動作させるに必要な
しきい値電圧は増加してしまう。しきい値電圧が増加す
ると、入力信号の正側ライン電圧ＶDD1 と負側ライン電
圧ＶSSの設定範囲、すなわちこれらライン電圧ＶDD1 と
ＶSSの出力信号の正側ライン電圧ＶDD2 と負側ライン電
圧ＶEEの間における設定範囲が制限され、例えば出力信
号側の正側ライン電圧ＶDD 2 を４０Ｖ，負側ライン電圧
ＶSSを０Ｖとすると、入力信号の正側ライン電圧Ｖ DD1
は３８Ｖ，負側ライン電圧ＶSSは３５Ｖ以下に制限され
る（入力信号の電圧幅を３Ｖに、すなわち正側ライン電
圧ＶDD1 と負側ライン電圧ＶSSの差を３Ｖとしたと
き）。
装置においては入力信号は、図５に示すようにその
「Ｈ」信号は正側電源ラインＶD1のライン電圧Ｖ
DD1 に、その「Ｌ」信号は負側電源ラインＶS のライン
電圧ＶSSになり、これらライン電圧ＶDD1 ，ＶSSは正側
電源ラインＶD2のライン電圧ＶDD2 と負側電源ラインＶ
E のライン電圧ＶEEの間に設定される。しかし入力回路
部１のＮ ＭＯＳＦＥＴ１１あるいは１３は図６（ｂ）
に示すように、例えばＰ形シリコン基板６１の上面に形
成されたＮ+ 形層がそれぞれドレイン６３およびソース
６４を構成しているので、Ｐ形シリコン基板６１とソー
ス６４の間にバイアス電圧が印加された場合、Ｐ形シリ
コン基板６１の中に空之層の幅が広がる基板バイアス効
果を生じ、このためＭＯＳＦＥＴを動作させるに必要な
しきい値電圧は増加してしまう。しきい値電圧が増加す
ると、入力信号の正側ライン電圧ＶDD1 と負側ライン電
圧ＶSSの設定範囲、すなわちこれらライン電圧ＶDD1 と
ＶSSの出力信号の正側ライン電圧ＶDD2 と負側ライン電
圧ＶEEの間における設定範囲が制限され、例えば出力信
号側の正側ライン電圧ＶDD 2 を４０Ｖ，負側ライン電圧
ＶSSを０Ｖとすると、入力信号の正側ライン電圧Ｖ DD1
は３８Ｖ，負側ライン電圧ＶSSは３５Ｖ以下に制限され
る（入力信号の電圧幅を３Ｖに、すなわち正側ライン電
圧ＶDD1 と負側ライン電圧ＶSSの差を３Ｖとしたと
き）。
【０００７】このことは、入力回路部のＮ ＭＯＳＦＥ
Ｔに、図６（ｄ）に示す高耐圧ＮＭＯＳＦＥＴを用いた
ときにはＮ+ 層からなるオフセット部６３Ａおよび６４
Ａによりゲート容量が減少して、しきい値が増加するの
で、この制限はより大きくなる。なお、しきい値は式
（１）に示す値として求められる。
Ｔに、図６（ｄ）に示す高耐圧ＮＭＯＳＦＥＴを用いた
ときにはＮ+ 層からなるオフセット部６３Ａおよび６４
Ａによりゲート容量が減少して、しきい値が増加するの
で、この制限はより大きくなる。なお、しきい値は式
（１）に示す値として求められる。
【０００８】
【数１】
【０００９】本発明の目的は前述したように入力信号の
上下限を与える正側および負側の電源ラインのライン電
圧を、出力信号の上下限を与える正側および負側の電源
ラインのライン電圧の間に設定する際に基板バイアス効
果により生じる設定範囲の制限を緩和することにある。
上下限を与える正側および負側の電源ラインのライン電
圧を、出力信号の上下限を与える正側および負側の電源
ラインのライン電圧の間に設定する際に基板バイアス効
果により生じる設定範囲の制限を緩和することにある。
【００１０】
【課題を解決するための手段】前述の目的を達成するた
めに本発明は入力回路部と、この入力回路部に接続され
た論理回路部と、この論理回路部に接続された高電圧レ
ベル変換部とを備えた半導体集積回路装置において、前
記入力回路部は、バイポーラトランジスタをスイッチン
グ素子とした入力インバータを有し、入力インバータ
が、ＭＯＳＦＥＴとバイポーラトランジスタの相補形回
路からなるのが好ましい。そして前記高電圧レベル変換
部は、一導電形半導体基板上に形成された低不純物濃度
の他導電形層およびこの低不純物濃度の他導電形層上に
形成された高不純物濃度の他導電形層からなる高耐圧他
導電形ＭＯＳＦＥＴと、一導電形半導体基板上に形成さ
れた他導電形ウェル，この他導電形ウェル上に形成され
た低不純物濃度の一導電形層およびこの低不純物濃度の
一導電形層上に形成された高不純物濃度の一導電形層か
らなる高耐圧一導電形ＭＯＳＦＥＴとを備え、入力イン
バータのバイポーラトランジスタは、一導電形半導体基
板上に形成された他導電形ウェル，この他導電形ウェル
上に形成され前記高耐圧一導電形ＭＯＳＦＥＴの低不純
物濃度の一導電形層と同じ低不純物濃度の一導電形層お
よびこの低不純物濃度の一導電形層上に形成され前記高
耐圧他導電形ＭＯＳＦＥＴの高不純物濃度の他導電形層
と同じ高不純物濃度の他導電形層からなるようにする。
あるいはこの入力インバータのバイポーラトランジスタ
は、一導電形半導体基板上に形成され前記高耐圧他導電
形ＭＯＳＦＥＴの低不純物濃度の他導電形層と同じ低不
純物濃度の他導電形層およびこの低不純物濃度の他導電
形層上に形成され前記高耐圧一導電形ＭＯＳＦＥＴの高
不純物濃度の一導電形層と同じ高不純物濃度の一導電形
層からなるようにする。
めに本発明は入力回路部と、この入力回路部に接続され
た論理回路部と、この論理回路部に接続された高電圧レ
ベル変換部とを備えた半導体集積回路装置において、前
記入力回路部は、バイポーラトランジスタをスイッチン
グ素子とした入力インバータを有し、入力インバータ
が、ＭＯＳＦＥＴとバイポーラトランジスタの相補形回
路からなるのが好ましい。そして前記高電圧レベル変換
部は、一導電形半導体基板上に形成された低不純物濃度
の他導電形層およびこの低不純物濃度の他導電形層上に
形成された高不純物濃度の他導電形層からなる高耐圧他
導電形ＭＯＳＦＥＴと、一導電形半導体基板上に形成さ
れた他導電形ウェル，この他導電形ウェル上に形成され
た低不純物濃度の一導電形層およびこの低不純物濃度の
一導電形層上に形成された高不純物濃度の一導電形層か
らなる高耐圧一導電形ＭＯＳＦＥＴとを備え、入力イン
バータのバイポーラトランジスタは、一導電形半導体基
板上に形成された他導電形ウェル，この他導電形ウェル
上に形成され前記高耐圧一導電形ＭＯＳＦＥＴの低不純
物濃度の一導電形層と同じ低不純物濃度の一導電形層お
よびこの低不純物濃度の一導電形層上に形成され前記高
耐圧他導電形ＭＯＳＦＥＴの高不純物濃度の他導電形層
と同じ高不純物濃度の他導電形層からなるようにする。
あるいはこの入力インバータのバイポーラトランジスタ
は、一導電形半導体基板上に形成され前記高耐圧他導電
形ＭＯＳＦＥＴの低不純物濃度の他導電形層と同じ低不
純物濃度の他導電形層およびこの低不純物濃度の他導電
形層上に形成され前記高耐圧一導電形ＭＯＳＦＥＴの高
不純物濃度の一導電形層と同じ高不純物濃度の一導電形
層からなるようにする。
【００１１】
【作用】本発明の半導体集積回路装置では入力インバー
タのスイッチング素子としてバイポーラトランジスタを
用いることにより、一導電形基板上に形成された他導電
形ＭＯＳＦＥＴを廃止したので、この他導電形ＭＯＳＦ
ＥＴの基板バイアス効果によって生じるしきい値電圧の
増加による入力信号の設定範囲の制限、すなわち入力信
号の上下限を与える正側および負側のライン電圧を出力
信号の上下限を与える正側および負側のライン電圧の間
に設定する際に生じる設定範囲の制限が緩和される。そ
して、このバイポーラトランジスタはその各層をこの半
導体集積回路装置に用いられている高耐圧ＭＯＳＦＥＴ
の電界強度緩和用のオフセット部の低不純物濃度層、お
よびドレインあるいはソースの高不純物濃度層の各不純
物濃度に合せて形成したので、新たな工程を追加するこ
となくこれらＭＯＳＦＥＴと同時に形成できる。
タのスイッチング素子としてバイポーラトランジスタを
用いることにより、一導電形基板上に形成された他導電
形ＭＯＳＦＥＴを廃止したので、この他導電形ＭＯＳＦ
ＥＴの基板バイアス効果によって生じるしきい値電圧の
増加による入力信号の設定範囲の制限、すなわち入力信
号の上下限を与える正側および負側のライン電圧を出力
信号の上下限を与える正側および負側のライン電圧の間
に設定する際に生じる設定範囲の制限が緩和される。そ
して、このバイポーラトランジスタはその各層をこの半
導体集積回路装置に用いられている高耐圧ＭＯＳＦＥＴ
の電界強度緩和用のオフセット部の低不純物濃度層、お
よびドレインあるいはソースの高不純物濃度層の各不純
物濃度に合せて形成したので、新たな工程を追加するこ
となくこれらＭＯＳＦＥＴと同時に形成できる。
【００１２】
【実施例】図１は本発明の半導体集積回路装置の一実施
例を示す回路図である。図１に示す本発明の半導体集積
回路装置は図５に示す従来の半導体集積回路装置の入力
回路部１が入力回路部１Ａに置き換ったもので、この入
力回路部１Ａは正側電源ラインＶD1と負側電源ラインＶ
S との間にソース・ドレインおよびコレクタ・エミッタ
が直列に接続されたＰ ＭＯＳＦＥＴ１０およびＮＰＮ
バイポーラトランジスタ１４からなる入力インバータ
と、これの後段のＰ ＭＯＳＦＥＴ１２およびＮＰＮバ
イポーラトランジスタ１５からなるインバータとからな
り、Ｐ ＭＯＳＦＥＴ１０のゲートとＮＰＮバイポーラ
トランジスタ１４のベースは信号入力端子ＩＮに、Ｐ
ＭＯＳＦＥＴ１２のゲートとＮＰＮバイポーラトランジ
スタ１５のベースはＰ ＭＯＳＦＥＴ１０とＮＰＮバイ
ポーラトランジスタ１４の接続点に、Ｐ ＭＯＳＦＥＴ
１０および１２のサブストレイト端子は正側電源ライン
Ｖ D1にそれぞれ接続される。そしてＰ ＭＯＳＦＥＴ１
２とＮＰＮバイポーラトランジスタ１５の接続点は低電
圧レベル変換部２のＰ ＭＯＳＦＥＴ２１のゲートに、
Ｐ ＭＯＳＦＥＴ１０とＮＰＮバイポーラトランジスタ
１４の接続点はＰＭＯＳＦＥＴ２３のゲートに接続され
る。
例を示す回路図である。図１に示す本発明の半導体集積
回路装置は図５に示す従来の半導体集積回路装置の入力
回路部１が入力回路部１Ａに置き換ったもので、この入
力回路部１Ａは正側電源ラインＶD1と負側電源ラインＶ
S との間にソース・ドレインおよびコレクタ・エミッタ
が直列に接続されたＰ ＭＯＳＦＥＴ１０およびＮＰＮ
バイポーラトランジスタ１４からなる入力インバータ
と、これの後段のＰ ＭＯＳＦＥＴ１２およびＮＰＮバ
イポーラトランジスタ１５からなるインバータとからな
り、Ｐ ＭＯＳＦＥＴ１０のゲートとＮＰＮバイポーラ
トランジスタ１４のベースは信号入力端子ＩＮに、Ｐ
ＭＯＳＦＥＴ１２のゲートとＮＰＮバイポーラトランジ
スタ１５のベースはＰ ＭＯＳＦＥＴ１０とＮＰＮバイ
ポーラトランジスタ１４の接続点に、Ｐ ＭＯＳＦＥＴ
１０および１２のサブストレイト端子は正側電源ライン
Ｖ D1にそれぞれ接続される。そしてＰ ＭＯＳＦＥＴ１
２とＮＰＮバイポーラトランジスタ１５の接続点は低電
圧レベル変換部２のＰ ＭＯＳＦＥＴ２１のゲートに、
Ｐ ＭＯＳＦＥＴ１０とＮＰＮバイポーラトランジスタ
１４の接続点はＰＭＯＳＦＥＴ２３のゲートに接続され
る。
【００１３】図３は図１の回路に用いられている高耐圧
Ｐ ＭＯＳＦＥＴおよび高耐圧ＮＭＯＳＦＥＴ、例えば
４１，４３および４２，４４（これらは図６（ｃ）およ
び（ｄ）と同じ）と、入力回路部１Ａに用いたＮＰＮバ
イポーラトランジスタ１４，１５の断面図であり、図３
において、これらＮＰＮバイポーラトランジスタ１４，
１５はＰ形シリコン基板６１の上面にＮ形ウェルからな
るエミッタ６６と、Ｐ+ 形層からなるベース６７と、Ｎ
+ 形層からなるコレクタ６８とからなり、ここでＰ+ 形
層からなるベース６７の不純物濃度は高耐圧Ｐ ＭＯＳ
ＦＥＴのＰ+形層からなる電界強度緩和用のオフセット
部６３Ａあるいは６４Ａと同じ低不純物濃度とし、Ｎ+
形層からなるコレクタは高耐圧Ｎ ＭＯＳＦＥＴのＮ+
形層からなるドレイン６３あるいはソース６４と同じ高
不純物濃度とする。このように不純物濃度を合せること
によって新たな工程を追加することなく、各ＭＯＳＦＥ
ＴとこのＮＰＮバイポーラトランジスタ１４，１５とが
同時に形成できる。なお、Ｎ形ウェルは〜１０16／c
m3 ，Ｐ+ 形層は〜１０17／cm3 ，Ｎ+ 形層は〜１０ 20
／cm3 の不純物濃度であるので、この不純物濃度でＮＰ
Ｎバイポーラトランジスタを形成しても全く支障はな
い。
Ｐ ＭＯＳＦＥＴおよび高耐圧ＮＭＯＳＦＥＴ、例えば
４１，４３および４２，４４（これらは図６（ｃ）およ
び（ｄ）と同じ）と、入力回路部１Ａに用いたＮＰＮバ
イポーラトランジスタ１４，１５の断面図であり、図３
において、これらＮＰＮバイポーラトランジスタ１４，
１５はＰ形シリコン基板６１の上面にＮ形ウェルからな
るエミッタ６６と、Ｐ+ 形層からなるベース６７と、Ｎ
+ 形層からなるコレクタ６８とからなり、ここでＰ+ 形
層からなるベース６７の不純物濃度は高耐圧Ｐ ＭＯＳ
ＦＥＴのＰ+形層からなる電界強度緩和用のオフセット
部６３Ａあるいは６４Ａと同じ低不純物濃度とし、Ｎ+
形層からなるコレクタは高耐圧Ｎ ＭＯＳＦＥＴのＮ+
形層からなるドレイン６３あるいはソース６４と同じ高
不純物濃度とする。このように不純物濃度を合せること
によって新たな工程を追加することなく、各ＭＯＳＦＥ
ＴとこのＮＰＮバイポーラトランジスタ１４，１５とが
同時に形成できる。なお、Ｎ形ウェルは〜１０16／c
m3 ，Ｐ+ 形層は〜１０17／cm3 ，Ｎ+ 形層は〜１０ 20
／cm3 の不純物濃度であるので、この不純物濃度でＮＰ
Ｎバイポーラトランジスタを形成しても全く支障はな
い。
【００１４】この入力回路部１Ａの動作は、図５に示す
従来の入力回路部１におけるＮ ＭＯＳＦＥＴ１１およ
び１３がＮＰＮバイポーラトランジスタ１４および１５
に置き換ったもので、基本的動作は全く同様であるが、
従来、Ｎ ＭＯＳＦＥＴ１１あるいは１３で問題となっ
た基板バイアス効果によって生じるしきい値の増加が、
ＮＰＮバイポーラトランジスタ１４および１５に置き換
えることでなくなり、入力信号の設定範囲の制限、すな
わち入力信号の上下限を与える正側および負側のライン
電圧ＶDD1 およびＶSSを出力信号の上下限を与える正側
および負側のライン電圧ＶDD2 およびＶEEの間に設定す
る際に生じる設定範囲の制限が緩和される。
従来の入力回路部１におけるＮ ＭＯＳＦＥＴ１１およ
び１３がＮＰＮバイポーラトランジスタ１４および１５
に置き換ったもので、基本的動作は全く同様であるが、
従来、Ｎ ＭＯＳＦＥＴ１１あるいは１３で問題となっ
た基板バイアス効果によって生じるしきい値の増加が、
ＮＰＮバイポーラトランジスタ１４および１５に置き換
えることでなくなり、入力信号の設定範囲の制限、すな
わち入力信号の上下限を与える正側および負側のライン
電圧ＶDD1 およびＶSSを出力信号の上下限を与える正側
および負側のライン電圧ＶDD2 およびＶEEの間に設定す
る際に生じる設定範囲の制限が緩和される。
【００１５】なお、前述の説明では半導体基板がＰ形の
場合について述べたがＮ形の場合もそれぞれ導電をかえ
ることで同様に実施できる。この場合図３における入力
回路部１の正側電源ラインＶD1に接続されるＮ ＭＯＳ
ＦＥＴ１１，１３がそれぞれＰＮＰバイポーラトランジ
スタに置き換わる。図２は本発明の異なる実施例を示す
回路図である。図２は図１の入力回路部１Ａが入力回路
部１Ｂに置き換ったもので、この入力回路部１Ｂは、正
側電源ラインＶD1と負側電源ラインＶE との間に直列に
接続された抵抗１７およびＰＮＰバイポーラトランジス
タ１８からなる入力インバータと、これの後段の抵抗１
８およびＰＮＰバイポーラトランジスタ１９からなるイ
ンバータとからなり、ＰＮＰバイポーラトランジスタ１
８のベースは信号入力端子ＩＮに、ＰＮＰバイポーラト
ランジスタ１９のベースは反信号入力端子ｒＩＮに、抵
抗１８とＰＮＰバイポーラトランジスタ１９の接続点は
低電圧レベル変換部２のＰ ＭＯＳＦＥＴ２１のゲート
に、抵抗１７とＰＮＰバイポーラトランジスタ１８の接
続点はＰ ＭＯＳＦＥＴ２３のゲートに接続される。
図４は図２の回路に用いられている高耐圧Ｐ ＭＯＳＦ
ＥＴおよび高耐圧Ｎ ＭＯＳＦＥＴ、例えば４１，４３
および４２，４４（これらは図６（ｃ）および（ｄ）と
同じ）と、入力回路部１Ｂに用いたＰＮＰバイポーラト
ランジスタ１８，１９の断面図であり、図４においてＰ
ＮＰバイポーラトランジスタ１８，１９はＰ形シリコン
基板６１からなるエミッタ６６と、Ｎ+ 形層からなるベ
ース６７と、Ｐ+ 形層からなるコレクタ６８とからな
り、ここでＮ+ 形層からなるベース６７の不純物濃度は
高耐圧Ｎ ＭＯＳＦＥＴのＮ+ 形層からなる電界強度緩
和用のオフセット部６３Ａあるいは６４Ａと同じ低不純
物濃度とし、Ｐ+ 形層からなるコレクタは高耐圧Ｐ Ｍ
ＯＳＦＥＴのＰ + 形層からなるドレイン６３あるいはソ
ース６４と同じ高不純物濃度とする。このように不純物
濃度を合せることによって新たな工程を追加することな
く、各ＭＯＳＦＥＴとこのＰＮＰバイポーラトランジス
タ１８，１９とが同時に形成できる。なお、Ｐ形基板は
〜１０-16 ／cm3 , Ｎ+ 形層は〜１０17／cm3 ，Ｐ+ 形
層は〜１０20／cm3 の不純物濃度であるので、この不純
物濃度でＰＮＰバイポーラトランジスタを形成しても全
く支障はない。
場合について述べたがＮ形の場合もそれぞれ導電をかえ
ることで同様に実施できる。この場合図３における入力
回路部１の正側電源ラインＶD1に接続されるＮ ＭＯＳ
ＦＥＴ１１，１３がそれぞれＰＮＰバイポーラトランジ
スタに置き換わる。図２は本発明の異なる実施例を示す
回路図である。図２は図１の入力回路部１Ａが入力回路
部１Ｂに置き換ったもので、この入力回路部１Ｂは、正
側電源ラインＶD1と負側電源ラインＶE との間に直列に
接続された抵抗１７およびＰＮＰバイポーラトランジス
タ１８からなる入力インバータと、これの後段の抵抗１
８およびＰＮＰバイポーラトランジスタ１９からなるイ
ンバータとからなり、ＰＮＰバイポーラトランジスタ１
８のベースは信号入力端子ＩＮに、ＰＮＰバイポーラト
ランジスタ１９のベースは反信号入力端子ｒＩＮに、抵
抗１８とＰＮＰバイポーラトランジスタ１９の接続点は
低電圧レベル変換部２のＰ ＭＯＳＦＥＴ２１のゲート
に、抵抗１７とＰＮＰバイポーラトランジスタ１８の接
続点はＰ ＭＯＳＦＥＴ２３のゲートに接続される。
図４は図２の回路に用いられている高耐圧Ｐ ＭＯＳＦ
ＥＴおよび高耐圧Ｎ ＭＯＳＦＥＴ、例えば４１，４３
および４２，４４（これらは図６（ｃ）および（ｄ）と
同じ）と、入力回路部１Ｂに用いたＰＮＰバイポーラト
ランジスタ１８，１９の断面図であり、図４においてＰ
ＮＰバイポーラトランジスタ１８，１９はＰ形シリコン
基板６１からなるエミッタ６６と、Ｎ+ 形層からなるベ
ース６７と、Ｐ+ 形層からなるコレクタ６８とからな
り、ここでＮ+ 形層からなるベース６７の不純物濃度は
高耐圧Ｎ ＭＯＳＦＥＴのＮ+ 形層からなる電界強度緩
和用のオフセット部６３Ａあるいは６４Ａと同じ低不純
物濃度とし、Ｐ+ 形層からなるコレクタは高耐圧Ｐ Ｍ
ＯＳＦＥＴのＰ + 形層からなるドレイン６３あるいはソ
ース６４と同じ高不純物濃度とする。このように不純物
濃度を合せることによって新たな工程を追加することな
く、各ＭＯＳＦＥＴとこのＰＮＰバイポーラトランジス
タ１８，１９とが同時に形成できる。なお、Ｐ形基板は
〜１０-16 ／cm3 , Ｎ+ 形層は〜１０17／cm3 ，Ｐ+ 形
層は〜１０20／cm3 の不純物濃度であるので、この不純
物濃度でＰＮＰバイポーラトランジスタを形成しても全
く支障はない。
【００１６】この入力回路部１Ｂの動作は、入力端子Ｉ
Ｎおよび反入力端子ｒＩＮに入力される入力信号ａおよ
びｒａによってＰＮＰバイポーラトランジスタ１８と１
９とが相反してオン・オフするので、基本的動作は図３
に示す従来の入力インバータ１の動作と同様であるが、
入力信号の下限を与える負側電源ラインＶS のライン電
圧ＶSSが出力信号の負側電源ラインＶE のライン電圧Ｖ
EEまで拡張される。
Ｎおよび反入力端子ｒＩＮに入力される入力信号ａおよ
びｒａによってＰＮＰバイポーラトランジスタ１８と１
９とが相反してオン・オフするので、基本的動作は図３
に示す従来の入力インバータ１の動作と同様であるが、
入力信号の下限を与える負側電源ラインＶS のライン電
圧ＶSSが出力信号の負側電源ラインＶE のライン電圧Ｖ
EEまで拡張される。
【００１７】なお、前述の説明では半導体基板がＰ形の
場合について述べたがＮ形の場合もそれぞれ導電をかえ
ることで同様に実施できる。
場合について述べたがＮ形の場合もそれぞれ導電をかえ
ることで同様に実施できる。
【００１８】
【発明の効果】本発明の半導体集積回路装置では、新し
く工程を追加することなく基板バイアス効果により生じ
る入力信号の設定範囲の制限が緩和されるのでその実用
的効果は大きい。
く工程を追加することなく基板バイアス効果により生じ
る入力信号の設定範囲の制限が緩和されるのでその実用
的効果は大きい。
【図１】本発明の半導体集積回路装置の一実施例を示す
回路図
回路図
【図２】本発明の半導体集積回路装置の異なる実施例を
示す回路図
示す回路図
【図３】図１に示す回路に用いる高耐圧ＭＯＳＦＥＴお
よびバイポーラトランジスタの断面図
よびバイポーラトランジスタの断面図
【図４】図２に示す回路に用いる高耐圧ＭＯＳＦＥＴお
よびバイポーラトランジスタの断面図
よびバイポーラトランジスタの断面図
【図５】従来の半導体集積回路装置の一例を示す回路図
【図６】図５に示す回路に用いる低耐圧ＭＯＳＦＥＴお
よび高耐圧ＭＯＳＦＥＴの断面図
よび高耐圧ＭＯＳＦＥＴの断面図
１Ａ 入力回路部 １Ｂ 入力回路部 ２ 低電圧レベル変換部 ３ 低電圧論理回路部 ４ 高電圧レベル変換部 １４ ＮＰＮバイポーラトランジスタ １５ ＮＰＮバイポーラトランジスタ １８ ＰＮＰバイポーラトランジスタ １９ ＰＮＰバイポーラトランジスタ ４１ 高耐圧Ｐ ＭＯＳＦＥＴ ４２ 高耐圧Ｎ ＭＯＳＦＥＴ ４３ 高耐圧Ｐ ＭＯＳＦＥＴ ４４ 高耐圧Ｎ ＭＯＳＦＥＴ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0185 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ａ
Claims (4)
- 【請求項１】入力回路部と、この入力回路部に接続され
た低電圧論理回路部と、この論理回路部に接続された高
電圧レベル変換部とを備えた半導体集積回路装置におい
て、前記入力回路部は、バイポーラトランジスタをスイ
ッチイング素子とした入力インバータを有することを特
徴とする半導体集積回路装置。 - 【請求項２】請求項１記載の装置において、前記入力イ
ンバータが、ＭＯＳＦＥＴと前記バイポーラトランジス
タの相補形回路からなることを特徴とする半導体集積回
路装置。 - 【請求項３】請求項１又は２記載の装置において、高電
圧レベル変換部は、一導電形半導体基板上に形成された
低不純物濃度の他導電形層およびこの低不純物濃度の他
導電形層上に形成された高不純物濃度の他導電形層から
なる高耐圧他導電形ＭＯＳＦＥＴと、一導電形半導体基
板上に形成された他導電形ウェル，この他導電形ウェル
上に形成された低不純物濃度の一導電形層およびこの低
不純物濃度の一導電形層上に形成された高不純物濃度の
一導電形層からなる高耐圧一導電形ＭＯＳＦＥＴとを備
え、入力インバータのバイポーラトランジスタは、一導
電形半導体基板上に形成された他導電形ウェル，この他
導電形ウェル上に形成され前記高耐圧一導電形ＭＯＳＦ
ＥＴの低不純物濃度の一導電形層と同じ低不純物濃度の
一導電形層およびこの低不純物濃度の一導電形層上に形
成され前記高耐圧他導電形ＭＯＳＦＥＴの高不純物濃度
の他導電形層と同じ高不純物濃度の他導電形層からなる
ことを特徴とする半導体集積回路装置。 - 【請求項４】請求項１又は２記載の装置において、高電
圧レベル変換部は、一導電形半導体基板上に形成された
低不純物濃度の他導電形層およびこの低不純物濃度の他
導電形層上に形成された高不純物濃度の他導電形層から
なる高耐圧他導電形ＭＯＳＦＥＴと、一導電形半導体基
板上に形成された他導電形ウェル，この他導電形ウェル
上に形成された低不純物濃度の一導電形層およびこの低
不純物濃度の一導電形層上に形成された高不純物濃度の
一導電形層からなる高耐圧一導電形ＭＯＳＦＥＴとを備
え、入力インバータのバイポーラトランジスタは、一導
電形半導体基板上に形成され前記高耐圧他導電形ＭＯＳ
ＦＥＴの低不純物濃度の他導電形層と同じ低不純物濃度
の他導電形層およびこの低不純物濃度の他導電形層上に
形成され前記高耐圧一導電形ＭＯＳＦＥＴの高不純物濃
度の一導電形層と同じ高不純物濃度の一導電形層からな
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101627A JPH06314772A (ja) | 1993-04-28 | 1993-04-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101627A JPH06314772A (ja) | 1993-04-28 | 1993-04-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314772A true JPH06314772A (ja) | 1994-11-08 |
Family
ID=14305645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5101627A Pending JPH06314772A (ja) | 1993-04-28 | 1993-04-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057739A (ja) * | 2003-07-31 | 2005-03-03 | Agilent Technol Inc | 精密な振幅と長さを有する高電圧パルスを低電圧エッジから生成するための回路および方法 |
-
1993
- 1993-04-28 JP JP5101627A patent/JPH06314772A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057739A (ja) * | 2003-07-31 | 2005-03-03 | Agilent Technol Inc | 精密な振幅と長さを有する高電圧パルスを低電圧エッジから生成するための回路および方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100207338B1 (ko) | 드라이버 회로 | |
| US4139880A (en) | CMOS polarity reversal circuit | |
| JPH03190426A (ja) | 集積ＢｉＣＭＯＳ回路 | |
| US4352092A (en) | Digital to analog converter | |
| JPH11205123A (ja) | 高耐圧パワー集積回路 | |
| JP2560018B2 (ja) | Ｃｍｏｓ回路 | |
| JPH09270699A (ja) | レベルシフト回路 | |
| JPH06314772A (ja) | 半導体集積回路装置 | |
| JP2978346B2 (ja) | 半導体集積回路装置の入力回路 | |
| JPS6232722A (ja) | プツシユプル出力回路 | |
| JPH09219458A (ja) | Ｃｍｏｓ半導体装置 | |
| JP2920061B2 (ja) | 高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置 | |
| JPH0226816B2 (ja) | ||
| JPH0846145A (ja) | 半導体回路装置 | |
| JPH0532908B2 (ja) | ||
| JPH10333756A (ja) | 電子装置並びにその電子装置を有する電子スイッチ装置及びその製造方法 | |
| JP2000307068A (ja) | 半導体装置および半導体装置の使用方法ならびに半導体装置の試験方法 | |
| JP2002100978A (ja) | 両極性レベルシフト回路 | |
| JP2003338555A (ja) | 電子スイッチ装置及びその製造方法 | |
| JPH1126596A (ja) | 半導体集積回路とその製造方法 | |
| JP2559141B2 (ja) | アナログスイツチ | |
| JP3199472B2 (ja) | Ｍｏｓトランジスタ | |
| JPH07249740A (ja) | 昇圧回路およびこれを利用した電圧駆動型半導体素子の駆動回路 | |
| JPS6220415A (ja) | 半導体集積回路装置 | |
| JP2007134657A (ja) | スイッチング電源回路 |