JPS62199118A - アナログ・ロジツク間インタ−フエイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はアナログ（リニア）回路とロジック回路間の
電圧振幅を整合させるアナログ・ロジック間インターフ
ェイス回路に関し、例えばＡ／Ｄコンバータ等に用いら
れるものである。

［発明の技術的背景とその問題点］ 例えばＡ／Ｄコンバータ等の回路装置には、一般にアナ
ログ回路とロジック回路とが備えられている。そしてこ
のような従来の回路装置において、ロジック回路は１電
源により正の電源電圧と基準電位（接地電位）とが与え
られて、この基準電位および正の電ｍＴｉ圧間の電圧範
囲を振幅として論理動作するのに対し、アナログ回路は
２電源により、ロジック回路側の電源電圧より高い正の
電源電圧と負の電源電圧とが供給されて作動するという
ものがある。

このような回路装置では、アナログ回路の出力端と、ロ
ジック回路の入力端とを直接接続すると、両回路に供給
されている電源電圧の相異からロジック回路の論理動作
に異常を生じることがあり、また場合によってはロジッ
ク回路を構成する回路素子がラッチアップ現象の発生等
により破壊されるというおそれがある。

このため上記のような回路装置では、アナログ回路とロ
ジック回路間の電圧振幅を適切に整合させるインターフ
ェイス回路が求められ、またＡ／Ｄコンバータ等の回路
装置は、高速性を有することがその性能評価の一つとさ
れるので、これに付設するインターフェイス回路は上記
の電圧振幅整合性に加えて高速動作性を有するものが求
められていた。

［発明の目的コ この発明は、上記事情に基づいてなされたもので、正、
負の電源電圧で動作するアナログ回路と、基＊電位およ
び正の電源電圧間の電圧範囲を論理振幅とするロジック
回路との間に接続して、ロジック回路を正常に論理動作
させることができるとともに、高速動作性を有するアナ
ログ・ロジック間インターフェイス回路を提供すること
を目的とする。

［発明の概要］ この発明は、上記目的を達成するために、少なくとも第
１、第２のダイオードおよび第１、第２の抵抗を備え、
第１、第２の抵抗は直列接続して第１の抵抗の他端はロ
ジック回路における正の電源電圧の線路等の所定の正の
電源電圧点に接続し、第２の抵抗の他端はアナログ回路
の出力端に接続し、また第１．ｊｌＩ２のダイオードは
７ノードを共通接続してその共通接続点に適宜の正電圧
を印加するとともに、第１のダイオードのカソードは基
準電位点に接続して前記共通接続点の電位を、常時基準
電位よりも第１のダイオードの順方向電圧降下分だけ高
い電位に保持し、第２のダイオードのカソードは前記第
１、第２の抵抗の接続中点に接続するとともに、該接続
中点をロジック回路の入力端に接続し、アナログ回路か
らの所要信号の出力時にその出力端の電位が負の電ｍ’
ｓ圧に近い低電位となったとき、第２のダイオードを導
通させて、第１、第２のダイオードの順方向電圧により
Ｏジッ、り回路の入力端の電位を基準電位にクランプし
、アナログ回路からの所要信号の非出力時には第２のダ
イオードを非導通状態としてロジック回路の入力端には
第１の抵抗を介して所定電圧値の正の電ＩＮｔｌ圧が現
れるようにし、ロジック回路の入力端が、基準電位およ
び所定値の正のＷ１電源電圧の電圧範囲内で振幅してロ
ジック回路が正常な論理振幅で動作するようにしたもの
である。

し発明の実施例１ 以下この発明の実施例を図面に基づいて説明する。

第１図は、この発明の第１実施例を示す図である。

まず構成を説明すると、アナログ回路１にはオペアンプ
２およびオーブンコレクタのｎｐｎ形トランジスタ３が
備えられ、オペアンプ２の出力端がトランジスタ３のベ
ースに接続されている。アナログ回路１には十電源線路
４および一電源線路５から、それぞれ正の電源電圧子Ｖ
ｃｃ１　、および負の電源電圧−■ｅｅが供給され、ト
ランジスタ３のコレクタが当該アナログ回路の出力端（
インターフェイス回路の入力端）６となっている。

一方、符号７はロジック回路、８はその入力端で、ロジ
ック回路７には＋１ｍ線路９からの正の電源電圧子ＶＣ
Ｃ２と、基準電位（接地電位）とが与えられている。ロ
ジック回路７に力ける正の電源電圧子Ｖ　ＣＣ２は、前
記アナログ回路１における正の電源電圧子ＶＣＣよりも
通常低い電圧に設定されている。

ロジック回路７としては、ＴＴＬフ？ミリまたは０ＭＯ
８７７ミリ等が用いられ、０ボルト（基準電位）〜＋’
Ｊ　ＣＣ２の電圧範囲を振幅として論理動作をする。

そして上記のアナログ回路１の出力端６と、ロジック回
路７の入力端８との間にインターフェイス回路１１が接
続されている。

インターフェイス回路１１には、少なくとも第１１．第
２のダイオードＤ＋　Ｎ　Ｄ２　Ｎおよび第１、第２の
抵抗Ｒ＋　、Ｒ２が備えられている。

第１の抵抗Ｒ１と第２の抵抗Ｒ２とは直列接続され、第
１の抵抗Ｒ１の他端は、ロジック回路７における十電源
線路（所定の正の電源電圧点）９に接続され、第２の抵
抗Ｒ２の他端は、アナログ回路１の出力端６に接続され
ている。

また第１、第２のダイオードＤ＊　、Ｄ２は、アノード
が共通接続され、その共通接続点ａが第３の抵抗Ｒ３を
介してロジック回路７における十電源線路９に接続され
ている。第１のダイオードＤ１のカソードは接地されて
基準電位に保持され、第２のダイオードＤ２のカソード
は、第１の抵抗Ｒ１と第２の抵抗Ｒ２どの接続中点すに
接続されている。この接続中点すがインターフェイス回
路１１の出力端となってロジック回路７の入力端８に接
続されている。

次に作用を説明する。

第１、第２のダイオードＤ＋　、Ｄ２の共通接続点ａに
は、第３の抵抗Ｒ３を介してロジック回路７における十
電源線路９から＋ＶＣＣ２の正電圧が加えられ、第１の
ダイオードＤ＋は常時導通状態となっている。したがっ
て第１のダイオードＤ１の順方向電圧降下をＶｆＩとす
ると、共通接続点ａの電圧■３は Ｖ３−　Ｖ　ｆ　＋　　　　　　　　　　　　　・・（
１）となっている。

いま、アナログ回路１におけるオペアンプ２の非反転入
力端子■に、反転入力端子○の電位よりも高い電圧レベ
ルの所要の信号電圧Ｖｉｎが入力すると、当該オペアン
プ２の出力はＨレベルとなり、トランジスタ３がオンに
転じる。

したがってトランジスタ３の飽和電圧をＶＣｅｓａｔと
すると、アナログ回路１の出り端６の電圧■１は、 Ｖ　ｔ　−−Ｖ　ｅ　ｅ　＋　Ｖ　ｃ　ｅ　ｓ　ａ　ｔ
　　　　　−＜２）となる。ｖｃｅｓａｔを無視できる
とすれば出力端６の電圧Ｖ＋　は負の電源電圧−Ｖｅｅ
にほぼ等しくなる。

一方、トランジスタ３のオンにより、第３の抵抗Ｒ３、
第２のダイオードＤ２、第２の抵抗Ｒ２およびトランジ
スタ３の回路が閉路するので、第２のダイオードＤ２は
導通状態となる。この結果、第２のダイオードＤ２の順
方向電圧降下をＶｆ２とすると、インターフェイス回路
１１の出力端すの電圧ｖ２は、 Ｖ２−Ｖ３−Ｖｆ２−ＶｆＩ　−Ｖｆ２−（３）となる
。

第１、第２のダイオードＤ１．０２の順方向電圧降下Ｖ
ｆｌ　、Ｖｆ２はほぼ等しいので、上記（３）式からＶ
２　０．即ちインターフェイス回路１１の出力端ｂ１云
い換えればロジック回路７の入力端８の電圧■２は基準
電位とほぼ等しくなる。

したがってアナログ回路１の出力端６の電圧Ｖ１が−Ｖ
ｅｅのとき、ロジック回路７の入力端８の電圧■２は、
第１、第２のダイオード０１、Ｄ２の順方向電圧Ｖｆｌ
　、Ｖｆ２でクランプされてＶ２０（基準電位）となる
。

一方、アナログ回路１におけるオペアンプ２の非反転入
力端子Φに信号電圧Ｖｉｎの入力がなく、オペアンプ２
の出力がＬレベルとなるとトランジスタ３はオフに転じ
て第２のダイオードＤ２は非導通状態となる。

この結果、入力端８からロジック回路７に流入する電流
をゼロとすると、当該ロジック回路７の入力端８の電圧
ｖ２は、Ｖ２　　＋Ｖｃｃ２となる。

而して、アナログ回路１への入力信号電圧ｖ１ｎの有、
無により、当該アナログ回路１の出力端６の電圧は、−
■ｅｅ〜十Ｖ　ＣＣ２の電圧範囲で振幅するのに対し、
ロジック回路７の入力端８の電圧は、０〜ＶＣＣ２の電
圧範囲で振幅し、正常な論理振幅の電圧範囲内に収めら
れる。

そしてこのようにロジック回路７には、過大振幅の電圧
が入力することがないので、ラッチアップ現象の発生等
により素子が破壊されることが防止され、正常な論理動
作が保証される。

次に第２図および第３図の（Ａ）、（Ｂ）には第１実施
例の具体例を示す。

第１〜第３の抵抗Ｒ＋〜Ｒ３、電源電圧＋ＶｃＣ＋　、
＋ＶＣＣ２、Ｖｅｅの各設定値、および使用したオペア
ンプ等は次のとおりである。

Ｒ＊−１０にΩ、　Ｒ２＝１５にΩ、 Ｒ３＝２にΩ、 十ＶＣＣ＋　＝＋１５Ｖ、　　＋ＶＣＣ２−＋５Ｖ。

−ＶｅｌＢ＝−１５Ｖ。

オペアンプ２：ＴＡ７５３３９Ｐ オペアンプ２は反転入力端子○を基準電位とし、非反転
入力端子Φに入力電圧Ｖｉｎを加えて電圧比較回路とし
て動作させた。

入力電圧Ｖｉｎが正のとき、トランジスタ３はオフとな
って、出力端６の電圧■１は、Ｖｌ　−“ＨＩＩの論理
レベルをとり、入力電圧Ｖｉｎが負のとき、トランジス
タ３はオンとなって、電圧■盲は、■１−“Ｌ″の論理
レベルをとる。

入力電圧Ｖｉｎとして正弦波電圧を入力させたときのイ
ンターフェイス回路１１の出力電圧■２の波形、即ち入
力電圧Ｖｉｎ対出力電圧ｖ２の応答特性を、第３図の（
Ａ）、（Ｂ）に示す。

第３図（Ａ）は、入力電圧Ｖｉｎの周波数ｆｉｎが１Ｋ
Ｈｚのときの応答特性、第３図（Ｂ）は入力電圧Ｖｉｎ
の周波数ｆｉｎが１００ＫＨｚのときの応答特性を示し
ている。

第３図の（Ａ）、（Ｂ）の応答特性から、アナログ回路
１の入力電圧Ｖｉｎの正、負の反転により、インターフ
ェイス回路１１の出力端、即ちロジック回路７の入力端
８の電圧ｖ２は、０〜５■の電圧範囲で正確に振幅し、
正常な論理振幅の電圧範囲内に収められている。

また伝達遅れ時間は、０．２〜０．４μｓで極めて高速
に動作している。

ｔ’ｔｎ−１００ＫＨｚのとき出力電圧Ｖ２　（７）立
上り時間はｔｒ−Ｑ、５μｓを示しているが、この立上
り時１ｉ１ｔｒは、インターフェイス回路１１の出力端
すの容量に左右されるので、立上り時間ｔｒを短かくし
て急峻な立上り特性を得る必要があるときは、第１の抵
抗ＲＩの値を小さくして、これに流れる電流を大にする
ことで、これを改善することができる。

次いで第４図には、第１実施例の応用例を示す。

この応用例は、ロジック回路７としてトランジスタ１２
．１３および抵抗１４等で構成されたＴＴしゲートが使
用されたものに第１実施例を応用したものである。

この応用例においてＴＴＬゲートの入力端８の電圧ｖ２
は０〜＋’Ｊ　ＣＣ２の電圧範囲で振幅する。

そしてインターフェイス回路１１は、高速動作性を有し
ているので、ＴＴＬゲートの高速動作性に対して動作速
度の点でも適切な整合性を発揮することができる。

第５図には、第１実施例の他の応用例を示す。

この応用例は、ロジック回路７としてｐＭＯ８１５およ
びｎＭＯ８１６で構成された０ＭＯ８が使用されたもの
に、第１実施例を応用したものである。この応用例にお
いて０ＭＯ８の入力端８の電圧Ｖ２はＯ〜＋Ｖｃｃ２の
電圧範囲で振幅し、０ＭＯ８は正常な論理動作が得られ
る。

第６図にはこの発明の第２実施例を示す。

この実施例は、第１の抵抗Ｒ１の他端をアナログ回路１
における十′ｉ！１′ｆＩＡ線路（所定の正の電源電圧
点）４に接続し、第１、第２の抵抗Ｒｚ　、Ｒ２の接続
中点すと第１、第２の両ダイオードＤ＋、Ｄ２のアノー
ドの共通接続点ａとの間に、接続中点すから共通接続点
ａに向って順方向となるように第３、第４、第５のダイ
オードＤ３．０４　、　Ｄ５を直列接続し、さらに第３
、第４のダイオード０３　、Ｄ４の接続中点Ｃとアナロ
グ回路１における十電源線路４との間に第３の抵抗Ｒ３
を接続したものである。

第３〜第５のダイオードＤ３　、Ｄ４　、Ｄ５の各順方
向電圧降下をＶｌ３、Ｖｌ４、Ｖｆｓとすると、ロジッ
ク回路７の入力端８の電圧Ｖ２は次のようになる。

Ｌレベルのときの電圧Ｖ２　　（Ｌ）は、Ｖ２　　（Ｌ
）−Ｖｆ＋　−Ｖｌ２０ Ｈレベルのときの電圧Ｖ２（１」）は、Ｖ２　　（Ｈ）
−Ｖｆｌ　＋■ｆ５　＋Ｖｆ４＋Ｖｆ３ イマ例えハＶ　ｆ　ＩＶ　ｆ　ｓ　　Ｖ　ｆ　４　　Ｖ
　ｆ　３０．７ｖとすると、Ｖ２　　（Ｈ）　　２．８
Ｖとなる。

即ちロジック回路７の入力端８の電圧が、例えば０〜＋
２．８Ｖの電圧範囲で振幅するインターフェイス回路１
１が得られる。

ロジック回路７としてＴＴＬゲートを使用すると、その
閾値電圧（Ｖｔｈ）は、例えば１．４■であるので、こ
の第２実施例のインターフェイス回路１１は、ｖｔｈ±
１．４■の電圧範凹で振幅してＴＴＬゲートを正常に論
理動作させるものとなる。

第７図にはこの発明の第３実施例を示す。

この実施例は、第１の抵抗Ｒ１の他端をアナログ回路１
における十電源線路４に接続し、インターフェイス回路
１１の出力端すと第１のダイオードＤ１のアノード端ａ
との闇に、第３、第４のダイオードＤ３　、Ｄ４を直列
に順方向接続した構成の部分は、前記第２実施例のもの
と類似している。

そしてこの実施例では、このような構成に加えて、さら
に第２のダイオードに代えてトランジスタ１７が使用さ
れている。

この実施例においては、ロジック回路７の入力端８のＬ
レベル電圧Ｖ２（Ｌ）は、トランジスタ１７のベース・
エミッタ電圧によりり゛ランプされる。

即ちこの発明においてダイオードとは、ｐｎ接合からな
る通常のダイオードのみならず、トランジスタにおける
ペース・エミッタ接合等のｐｎ接合も含めてダイオード
と称するものである。

［発明の効果１ 以上説明したように、この発明によれば少なくとも第１
、第２のダイオードおよび第１、第２の抵抗を備え、第
１、第２の抵抗は直列接続して第１の抵抗の他端は所定
の正の電源電圧点に接続し、第２の抵抗の他端はアナロ
グ回路の出力端に接続し、また第１、第２のダイオード
はアノードを共通接続してその共通接続点に適宜の正電
圧を印加するとともに、第１のダイオードのカソードは
基準電位点に接続して前記共通接続点の電位を、常時基
準電位よりも第１のダイオードの順方向電圧降下分だけ
高い電位に保持し、第２のダイオードのカソードは前記
第１、第２の抵抗の接続中点に接続するとともに、該接
続中点をロジック回路の入力端に接続し、アナログ回路
からの所要信号の出力時にその出力端の電位が負の電源
電圧に近い低電位となったとき、第２のダイオードを導
通させて、第１、第２のダイオードの順方向電圧により
ロジック回路の入力端の電位を基準電位にクランプし、
アナログ回路からの所要信号の非出力時には第２のダイ
オードを非導通状態としてロジック回路の入力端には第
１の抵抗を介して所定電圧値の正の電源電圧が現れるよ
うにしたので、ロジック回路の入力端が、基準電位およ
び所定値の正の電源電圧間の電圧範囲内で振幅しロジッ
ク回路を正常に論理動作させることができるという利点
がある。また回路が少数個のダイオードおよび抵抗等で
比較的簡単に構成されるので伝達遅れが小さくなって高
速動作性が得られるという利点がある。

【図面の簡単な説明】

第１図はこの発明に係るアナログ・ロジック間インター
フェイス回路の第１実施例を示す回路図、第２図は同上
第１実施例の具体例を示す回路図、第３図は同上具体例
におけるアナログ入力電圧対インターフェイス回路出力
の応答特性を示す特性図、第４図は前記第１実施例の応
用例を示す回路図、第５図は前記第１実施例の他の応用
例を示す回路図、第６図はこの発明の第２実施例を示す
回路図、第７図はこの発明の第３実施例を示す回路図で
ある。 １：アナログ回路、 ４：アナログ回路における十電源線路、５：アナログ回
路における一電源線路、６：アナログ回路の出力端、 ７：ロジック回路、 ８：ロジック回路の入力端、 ９：ロジック回路における十電源線路、１１：インター
フェイス回路、 Ｄｌ、Ｄ２　：第１、第２のダイオード、Ｒ＋　、Ｒ２
：第１、第２の抵抗。

Claims (1)

1. 【特許請求の範囲】 正、負の電源電圧が供給され所要信号の出力時に出力端
   の電位が所定の基準電位よりも低電位となるアナログ回
   路と、前記基準電位および正の電源電圧の間で論理動作
   するロジック回路とを接続するインターフェイス回路で
   あって、 少なくとも第１、第２のダイオードおよび第１、第２の
   抵抗を備え、前記第１、第２のダイオードはアノードを
   共通接続して当該共通接続点に適宜の正電圧を印加し、
   前記第１、第２の抵抗は直列接続して第１の抵抗の他端
   は所定の正の電源電圧点に接続し第２の抵抗の他端は前
   記アナログ回路の出力端に接続し、前記第１のダイオー
   ドのカソードは前記基準電位の電位点に接続し、前記第
   ２のダイオードのカソードは前記第１の抵抗と第２の抵
   抗との接続中点に接続し、該接続中点を前記ロジック回
   路の入力端に接続したことを特徴とするアナログ・ロジ
   ック間インターフェイス回路。