JP4880751B2 - パワーmosfetのための回生型ゲート駆動回路 - Google Patents
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Description
第1スイッチング素子に接続された正の電力源と、
第2スイッチング素子に接続された負の電力源と、
パワーMOSFETのゲート入力に接続されたセンタータップの各サイドに、第1巻線および第2巻線を有する第1インダクタ回路と、
前記パワーMOSFETの前記ゲート入力と、前記第1インダクタ回路の前記センタータップとに接続されたセンタータップの各サイドに、第1阻止コンデンサと直列に接続された第1巻線と、第2阻止コンデンサと直列に接続された第2巻線とを有する第2インダクタ回路と、
前記第1スイッチング素子のゲートに接続されるとともに、前記第1スイッチング素子を制御する第1入力信号と、
前記第2スイッチング素子のゲートに接続されるとともに、前記第2スイッチング素子を制御する第2入力信号と、
前記第1スイッチング素子と前記第2スイッチング素子とに接続されるとともに、前記パワーMOSFETのゲートに供給される電圧を制限し、誘導電流を流す手段と、
前記正の電力源と前記第2スイッチング素子との間と、前記負の電力源と第1スイッチング素子との間とに接続されるとともに、前記パワーMOSFETのゲートにおける電圧を制限し、誘導電流を流す手段と
を具備し、
前記第1スイッチング素子は、前記正の電力源と、前記第2インダクタ回路の前記第1巻線に直列した前記第1阻止コンデンサに対して、並列の前記第1インダクタ回路の前記第1巻線との間に接続されるとともに、前記第1スイッチング素子と、前記第1阻止コンデンサに直列した前記第2インダクタの前記第1巻線に対して、並列の前記第1インダクタ回路の前記第1巻線とを流れる第1電流の経路を設け、
前記第2スイッチング素子は、前記負の電力源と、前記第2阻止コンデンサに並列した前記第2インダクタ回路の前記第2巻線に対して、並列の前記第1インダクタ回路の前記第2巻線との間に接続されるとともに、前記パワーMOSFETを共振放電する経路を設けることを特徴とする回生型ゲート駆動回路を提供することによって、さらに実現される。
前記第1入力信号は、前記第1MOSFETの入力ゲートに接続されるとともに、
前記第2入力信号は、前記第2MOSFETの入力ゲートに接続されている。
前記第1インダクタ回路および前記第2インダクタ回路の前記第1巻線と前記第2巻線とは、同一の巻数を有している。
前記制限手段は、前記正の電力源と前記第2スイッチング素子との間に接続された第1ダイオードと、前記負の電力源と前記第1スイッチング素子との間に接続された第2ダイオードとを具備している。
前記第2インダクタ回路は、出力インピーダンスを減少させることによって、耐雑音性を向上させる。
前記第1インダクタ回路と前記第2インダクタ回路とは、前記スイッチング素子が両方同時に導電している場合に、前記第1スイッチング素子と前記第2スイッチング素子との間に高インピーダンスを与える。
前記回路は、前記第1入力信号と前記第2入力信号とが、前記第1スイッチング素子と第2スイッチング素子とをターンオフするレベルである場合、不感時間間隔を有することによって、エネルギー回復を有効にする。
前記不感時間間隔の制御は、前記パワーMOSFETの出力電圧または出力電流、前記パワーMOSFETにかかる電力、あるいは前記パワーMOSFETの接合部における温度の内いずれか1つを感知する手段によって与えられる。
第1スイッチング素子に接続された正の電力源を設けるステップと、
第2スイッチング素子に接続された負の電力源を設けるステップと、
パワーMOSFETのゲート入力に接続されたセンタータップの各サイドに第1巻線および第2巻線を有する第1インダクタ回路を設けるステップと、
前記パワーMOSFETの前記ゲート入力と、前記第1インダクタ回路の前記センタータップとに接続されたセンタータップの各サイドに、第1阻止コンデンサに直列の第1巻線と、第2阻止コンデンサに直列の第2巻線とを有する第2インダクタ回路を設けるステップと、
前記第1スイッチング素子と、前記第1阻止コンデンサに直列した前記第2インダクタの前記第1巻線に対して、並列の前記第1インダクタ回路の前記第1巻線とを流れる第1電流の経路を設けるステップと、
前記負の電力源と、第2阻止コンデンサに直列した前記第2インダクタ回路の前記第2巻線に対して、並列の前記第1インダクタ回路の前記2巻線との間に接続された前記第2スイッチング素子を通して、前記パワーMOSFETを共振放電する経路を設けるステップと、
前記第1スイッチング素子のゲートに接続された第1入力信号によって、前記第1スイッチング素子を制御するステップと、
前記第2スイッチング素子のゲートに接続された第2入力信号によって、
前記第2スイッチング素子を制御するステップと、
前記パワーMOSFETのゲートに供給された電圧を制限するとともに、第1スイッチング素子と第2スイッチング素子とに接続された手段によって誘導電流を流すステップと、
前記パワーMOSFETのゲートに供給された電圧を制限するとともに、前記正の電力源と前記第2スイッチング素子との間と、前記負の電力源と第1スイッチング素子との間とに接続された手段によって誘導電流を流すステップと
を具備し、
前記第1スイッチング素子は、前記正の電力源と、前記第2インダクタ回路の前記第1巻線に直列した前記第1阻止コンデンサに対して、並列の前記第1インダクタ回路の前記第1巻線との間に接続されることを特徴とする回生型ゲート駆動回路を設ける方法によって、さらに実現される。
前記方法は、前記第1入力信号を前記第1MOSFETの入力ゲートに接続するステップと、前記第2入力信号を前記第2MOSFETの入力ゲートに接続するステップとを具備している。
前記方法は、前記第1インダクタ回路および前記第2インダクタ回路の前記第1巻線と前記第2巻線とを同一の巻数で設けるステップをさらに具備している。
前記パワーMOSFETのゲート電圧を制限する前記ステップは、
前記正の電力源と前記第2スイッチング素子との間に接続された第1ダイオードを設けるステップと、
前記負の電力源と前記第1スイッチング素子との間に接続された第2ダイオードを設けるステップと
を具備している。
25,27 センタータップ
33 LLCC回路
38 パワーMOSFET
44 ゲート電圧
46 ゲート電流
C1,C2 阻止コンデンサ
D1,D2 ダイオード
L1,L2,L3,L4 結合インダクタ
Q1,Q2 電界効果スイッチング素子
Vdd 正の電圧源
Vss 負の電圧源
VgateQ1,VgateQ2 ゲート信号
VG1,VG2 入力ゲート信号
Claims (14)
- 第1スイッチング素子に接続された正の電力源と、
第2スイッチング素子に接続された負の電力源と、
パワーMOSFETのゲート入力に接続されたセンタータップの各サイドに、第1巻線および第2巻線を有する第1インダクタ回路と、
前記パワーMOSFETの前記ゲート入力と、前記第1インダクタ回路の前記センタータップとに接続されたセンタータップの各サイドに、第1阻止コンデンサと直列に接続された第1巻線と、第2阻止コンデンサと直列に接続された第2巻線とを有する第2インダクタ回路と、
前記第1スイッチング素子のゲートに接続されるとともに、前記第1スイッチング素子を制御する第1入力信号と、
前記第2スイッチング素子のゲートに接続されるとともに、前記第2スイッチング素子を制御する第2入力信号と、
前記第1スイッチング素子と前記第2スイッチング素子とに接続されるとともに、前記パワーMOSFETのゲートに供給される電圧を制限し、誘導電流を流す手段と、
前記正の電力源と前記第2スイッチング素子との間と、前記負の電力源と第1スイッチング素子との間とに接続されるとともに、前記パワーMOSFETのゲートにおける電圧を制限し、誘導電流を流す手段と
を具備し、
前記第1スイッチング素子は、前記正の電力源と、前記第2インダクタ回路の前記第1巻線に直列した前記第1阻止コンデンサに対して、並列の前記第1インダクタ回路の前記第1巻線との間に接続されるとともに、前記第1スイッチング素子と、前記第1阻止コンデンサに直列した前記第2インダクタの前記第1巻線に対して、並列の前記第1インダクタ回路の前記第1巻線とを流れる第1電流の経路を設け、
前記第2スイッチング素子は、前記負の電力源と、前記第2阻止コンデンサに並列した前記第2インダクタ回路の前記第2巻線に対して、並列の前記第1インダクタ回路の前記第2巻線との間に接続されるとともに、前記パワーMOSFETを共振放電する経路を設けることを特徴とする回生型ゲート駆動回路。 - 前記第1スイッチング素子と前記第2スイッチング素子とは、MOSFETをそれぞれ具備することを特徴とする請求項1に記載の回生型ゲート駆動回路。
- 前記第1入力信号は、前記第1MOSFETの入力ゲートに接続されるとともに、
前記第2入力信号は、前記第2MOSFETの入力ゲートに接続されることを特徴とする請求項2に記載の回生型ゲート駆動回路。 - 前記第1インダクタ回路および前記第2インダクタ回路の前記第1巻線と前記第2巻線とは、同一の巻数を有することを特徴とする請求項1に記載の回生型ゲート駆動回路。
- 前記制限手段は、
前記正の電力源と前記第2スイッチング素子との間に接続された第1ダイオードと、
前記負の電力源と前記第1スイッチング素子との間に接続された第2ダイオードと
を具備することを特徴とする請求項1に記載の回生型ゲート駆動回路。 - 前記第2インダクタ回路は、出力インピーダンスを減少させることによって、耐雑音性を向上させることを特徴とする請求項1に記載の回生型ゲート駆動回路。
- 前記第1インダクタ回路と前記第2インダクタ回路とは、前記スイッチング素子が両方同時に導電している場合に、前記第1スイッチング素子と前記第2スイッチング素子との間に高インピーダンスを与えることを特徴とする請求項1に記載の回生型ゲート駆動回路。
- 前記回路は、前記第1入力信号と前記第2入力信号とが、前記第1スイッチング素子と第2スイッチング素子とをターンオフするレベルである場合、不感時間間隔を有することによって、エネルギー回復を有効にすることを特徴とする請求項1に記載の回生型ゲート駆動回路。
- 前記不感時間間隔の制御は、前記パワーMOSFETの出力電圧または出力電流、前記パワーMOSFETにかかる電力、あるいは前記パワーMOSFETの接合部における温度の内いずれか1つを感知する手段によって与えられることを特徴とする請求項8に記載の回生型ゲート駆動回路。
- 回生型ゲート駆動回路を設ける方法であって、
第1スイッチング素子に接続された正の電力源を設けるステップと、
第2スイッチング素子に接続された負の電力源を設けるステップと、
パワーMOSFETのゲート入力に接続されたセンタータップの各サイドに第1巻線および第2巻線を有する第1インダクタ回路を設けるステップと、
前記パワーMOSFETの前記ゲート入力と、前記第1インダクタ回路の前記センタータップとに接続されたセンタータップの各サイドに、第1阻止コンデンサに直列の第1巻線と、第2阻止コンデンサに直列の第2巻線とを有する第2インダクタ回路を設けるステップと、
前記第1スイッチング素子と、前記第1阻止コンデンサに直列した前記第2インダクタの前記第1巻線に対して、並列の前記第1インダクタ回路の前記第1巻線とを流れる第1電流の経路を設けるステップと、
前記負の電力源と、第2阻止コンデンサに直列した前記第2インダクタ回路の前記第2巻線に対して、並列の前記第1インダクタ回路の前記2巻線との間に接続された前記第2スイッチング素子を通して、前記パワーMOSFETを共振放電する経路を設けるステップと、
前記第1スイッチング素子のゲートに接続された第1入力信号によって、前記第1スイッチング素子を制御するステップと、
前記第2スイッチング素子のゲートに接続された第2入力信号によって、
前記第2スイッチング素子を制御するステップと、
前記パワーMOSFETのゲートに供給された電圧を制限するとともに、第1スイッチング素子と第2スイッチング素子とに接続された手段によって誘導電流を流すステップと、
前記パワーMOSFETのゲートに供給された電圧を制限するとともに、前記正の電力源と前記第2スイッチング素子との間と、前記負の電力源と第1スイッチング素子との間とに接続された手段によって誘導電流を流すステップと
を具備し、
前記第1スイッチング素子は、前記正の電力源と、前記第2インダクタ回路の前記第1巻線に直列した前記第1阻止コンデンサに対して、並列の前記第1インダクタ回路の前記第1巻線との間に接続されることを特徴とする方法。 - 前記第1スイッチング素子と前記第2スイッチング素子とにMOSFETをそれぞれ設けるステップを具備することを特徴とする請求項10に記載の方法。
- 前記第1入力信号を前記第1MOSFETの入力ゲートに接続するステップと、
前記第2入力信号を前記第2MOSFETの入力ゲートに接続するステップと
を具備することを特徴とする請求項10に記載の方法。 - 前記第1インダクタ回路および前記第2インダクタ回路の前記第1巻線と前記第2巻線とを同一の巻数で設けるステップを具備することを特徴とする請求項10に記載の方法。
- 前記パワーMOSFETのゲート電圧を制限する前記ステップは、
前記正の電力源と前記第2スイッチング素子との間に接続された第1ダイオードを設けるステップと、
前記負の電力源と前記第1スイッチング素子との間に接続された第2ダイオードを設けるステップと
を具備することを特徴とする請求項10に記載の方法。
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