JPS6120425A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6120425A JPS6120425A JP59140027A JP14002784A JPS6120425A JP S6120425 A JPS6120425 A JP S6120425A JP 59140027 A JP59140027 A JP 59140027A JP 14002784 A JP14002784 A JP 14002784A JP S6120425 A JPS6120425 A JP S6120425A
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- JP
- Japan
- Prior art keywords
- type transistor
- circuit
- transistor
- base
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明岐論理回路に係り、特に駆動能力の大きい低消費
電力論理回路に関するものである。
電力論理回路に関するものである。
（従来技術）
従来、この種の論理回路の一例としては、 ＣＭＯＳ論
理回路がある。
理回路がある。
第１図は、かかるＣＭＯＳ論理回路の一例を示す回路図
である。ゲーｉ信号印加端子３とし、ソースが電源１に
接続され、ドレインが出力端子５に接続されたＰチャン
ネル型電界効果トランジスタ（以下、Ｐ−ＭＯ８Ｔとい
う。）Ｑ＋と、ゲートを信号印加端子４とし、ソースが
電源１に接続され、ドレインが出力端子５に接続された
Ｐ−ＭＯ８ＴＱ２と、ゲートが信号印加端子３に接続さ
れ、ドレインが出力端子５に接続されたＮチャンネル型
電界効果トランジスタ（以下、Ｎ−ＭＯ８Ｔという。）
Ｑ３と、ゲートが信号印加端子４に接続され、ドレイン
がＮ−ＭＯ８ＴＱ、ｓのソースに接続され、ソースが電
源２に接続されたＮ−ＭＯ８ＴＱ４で構成され、入力信
号印加端子３，４への入力に対するＮＡＮＤ論理出力を
出力端子５から取り出す論理回路である。
である。ゲーｉ信号印加端子３とし、ソースが電源１に
接続され、ドレインが出力端子５に接続されたＰチャン
ネル型電界効果トランジスタ（以下、Ｐ−ＭＯ８Ｔとい
う。）Ｑ＋と、ゲートを信号印加端子４とし、ソースが
電源１に接続され、ドレインが出力端子５に接続された
Ｐ−ＭＯ８ＴＱ２と、ゲートが信号印加端子３に接続さ
れ、ドレインが出力端子５に接続されたＮチャンネル型
電界効果トランジスタ（以下、Ｎ−ＭＯ８Ｔという。）
Ｑ３と、ゲートが信号印加端子４に接続され、ドレイン
がＮ−ＭＯ８ＴＱ、ｓのソースに接続され、ソースが電
源２に接続されたＮ−ＭＯ８ＴＱ４で構成され、入力信
号印加端子３，４への入力に対するＮＡＮＤ論理出力を
出力端子５から取り出す論理回路である。
この回路は、定常状態では同一入力端子に接続されたＰ
−ＭＯ８ＴとＮ−ＭＯ８Ｔのどちらか一方が遮断状態と
なるため、定常状態では電源電流は流れず、出力変化時
のみを生容量の光放電電流が流れるだけであり、低消費
電力論理回路に適している。
−ＭＯ８ＴとＮ−ＭＯ８Ｔのどちらか一方が遮断状態と
なるため、定常状態では電源電流は流れず、出力変化時
のみを生容量の光放電電流が流れるだけであり、低消費
電力論理回路に適している。
しかし、この回路の出力駆動インピーダンスは、ＭＯＳ
トランジスタの導通抵抗で決捷るため、比較的大きく、
負荷容量の駆動能力が小さい七いう欠点を有している。
トランジスタの導通抵抗で決捷るため、比較的大きく、
負荷容量の駆動能力が小さい七いう欠点を有している。
しかも、この回路の場合、高レベルから低しベ点がある
。
。
従って、ＣＮＯ８論理回路は、トランジスタ・トランジ
スタ論理回路（ＴＴＬ回路）等のバイポーラ型の論理回
路に比べ、出力インピーダンスが大きく、駆動能力が小
さいため、負荷容量の増加に伴なう立上り時間および立
下り時間の増加、すなわち、スイッチング特性の負荷容
量依存性が大きいという欠点を有している。近年、集積
回路技術の進歩に伴ない、大規模な集積回路化が進むに
つれて、ファンアウト数の増加や配線長の増加に伴なう
負荷容量の増加がますます顕著罠なってきてお、ｊ７．
ＣＮＯ８論理回路では高速動作の実現がむずかしくなっ
てきている。一方、高速動作の要求は竹に大きくなって
おシ、前記の欠点はます捷す重大になってきている。
スタ論理回路（ＴＴＬ回路）等のバイポーラ型の論理回
路に比べ、出力インピーダンスが大きく、駆動能力が小
さいため、負荷容量の増加に伴なう立上り時間および立
下り時間の増加、すなわち、スイッチング特性の負荷容
量依存性が大きいという欠点を有している。近年、集積
回路技術の進歩に伴ない、大規模な集積回路化が進むに
つれて、ファンアウト数の増加や配線長の増加に伴なう
負荷容量の増加がますます顕著罠なってきてお、ｊ７．
ＣＮＯ８論理回路では高速動作の実現がむずかしくなっ
てきている。一方、高速動作の要求は竹に大きくなって
おシ、前記の欠点はます捷す重大になってきている。
（発明の目的）
本発明の目的は、上記欠点を除去することにより、ＣＮ
Ｏ８論理回路の低消費電力性を損なうことなく、大きな
負荷容量に対しても優れたスイッチング特性を有する論
理回路を提供することである。
Ｏ８論理回路の低消費電力性を損なうことなく、大きな
負荷容量に対しても優れたスイッチング特性を有する論
理回路を提供することである。
（発明の構成）
本発明の論理回路は、Ｐチャンネル型電界効果トランジ
スタとＮチャンネル型電界効果トランジスタで構成され
少くとも１個の入力端子を持つ（”ＭＯ８論理回路と、
コレクタが第１の電源に接続されベースが前記ＣＮＯ８
論理回路の出力に接続されたＮＰＮ型バイポーラトラン
ジスタと、エミッタが出力端子及び前記ＮＰＮ型バイポ
ーラトランジスタのエミッタ（接続されベースが前記Ｎ
ＰＮ型バイポーラトランジスタのベースに接続されコレ
クタが第２の電源に接続されたＰＮＰ型バイポーラトラ
ンジスタとを含むことにより構成される。
スタとＮチャンネル型電界効果トランジスタで構成され
少くとも１個の入力端子を持つ（”ＭＯ８論理回路と、
コレクタが第１の電源に接続されベースが前記ＣＮＯ８
論理回路の出力に接続されたＮＰＮ型バイポーラトラン
ジスタと、エミッタが出力端子及び前記ＮＰＮ型バイポ
ーラトランジスタのエミッタ（接続されベースが前記Ｎ
ＰＮ型バイポーラトランジスタのベースに接続されコレ
クタが第２の電源に接続されたＰＮＰ型バイポーラトラ
ンジスタとを含むことにより構成される。
（作用）
本発明の論理回路は、出力レベルが低レベルから高レベ
ルに変化する時は、ＰＮＰ型バイポーラトランジスタ（
μ下、ＰＮＰ型トランジスタという。）が遮断状態にな
り、ＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮ型
トランジスタという。）が導通状態になり、ＮＰＮ型ト
ランジスタが低駆動インピーダンス特性を有するエミッ
タホロワ回路として動作するため、大負荷容量の駆動に
対しても優れたスイッチング特性を示すことになる。
ルに変化する時は、ＰＮＰ型バイポーラトランジスタ（
μ下、ＰＮＰ型トランジスタという。）が遮断状態にな
り、ＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮ型
トランジスタという。）が導通状態になり、ＮＰＮ型ト
ランジスタが低駆動インピーダンス特性を有するエミッ
タホロワ回路として動作するため、大負荷容量の駆動に
対しても優れたスイッチング特性を示すことになる。
一方、出力レベルカ高レベルカラ低レベルに変化する時
は、逆に、ＮＰＮ型トランジスタが遮断状態になり、Ｐ
ＮＰ型トランジスタが導桶状態になり、今度は、ＰＮＰ
型トランジスタが低駆動インピーダンス特性を有するエ
ミッタホロワ回路として動作するため、やはり、大負荷
容量の駆動に対しても優れたスイッチング特性を示す。
は、逆に、ＮＰＮ型トランジスタが遮断状態になり、Ｐ
ＮＰ型トランジスタが導桶状態になり、今度は、ＰＮＰ
型トランジスタが低駆動インピーダンス特性を有するエ
ミッタホロワ回路として動作するため、やはり、大負荷
容量の駆動に対しても優れたスイッチング特性を示す。
また、ＮＰＮ型トランジスタとＰＮＰ型トランジスタは
互いにベース同士、エミッタ同士が接続されているため
、一方が導通状態にある時、他方は必ず遮断状態となる
。このため、ＣＮＯ８論理回路と同様、出力レベル変化
時のみ寄生容量の充放電電流が流れるだけで、定常状態
では電源電流が流れないので、ＣＮＯ８論理回路の特長
である低消費電力性をその寸ま維持することができる。
互いにベース同士、エミッタ同士が接続されているため
、一方が導通状態にある時、他方は必ず遮断状態となる
。このため、ＣＮＯ８論理回路と同様、出力レベル変化
時のみ寄生容量の充放電電流が流れるだけで、定常状態
では電源電流が流れないので、ＣＮＯ８論理回路の特長
である低消費電力性をその寸ま維持することができる。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第２図は、本発明の一実施例を示す回路図である。
本実施例は第１図のＣＮＯ８論理回路に、さら力端子５
に接続されたＮＰＮＰＮ型トランジスタＱ、エミッタが
出力鳴子５に接続され、ベースがＮＰＮＰＮ型トランジ
スタＱベースに接続され、コレクタが電源２に接続され
たＰＮＰ型トランジスタＱ６が付加された論理回路であ
る。
に接続されたＮＰＮＰＮ型トランジスタＱ、エミッタが
出力鳴子５に接続され、ベースがＮＰＮＰＮ型トランジ
スタＱベースに接続され、コレクタが電源２に接続され
たＰＮＰ型トランジスタＱ６が付加された論理回路であ
る。
この回路におけるＣＭＯＳ論理回路の動作は、第１図の
回路と全く同じである。また、ＮＰＮ型トランジスタＱ
ＩｉとＰＮＰ型トランジスタＱ６からなる回路は、定常
状態では、ＮＰＮＰＮ型トランジスタＱＰ Ｎ Ｉ）型
トランジスタＱ６のどちらか一方が遮断状態になるため
、電源電流は流れず、ＣＭＯＳ論理回路と同様、消費電
力が極めて少ない回とし、ＮＰＮ型トランジスタＱ、の
電流増幅率をβ、とし、ＰＮＰ型トランジスタＱ６の電
流増幅率をβ。
回路と全く同じである。また、ＮＰＮ型トランジスタＱ
ＩｉとＰＮＰ型トランジスタＱ６からなる回路は、定常
状態では、ＮＰＮＰＮ型トランジスタＱＰ Ｎ Ｉ）型
トランジスタＱ６のどちらか一方が遮断状態になるため
、電源電流は流れず、ＣＭＯＳ論理回路と同様、消費電
力が極めて少ない回とし、ＮＰＮ型トランジスタＱ、の
電流増幅率をβ、とし、ＰＮＰ型トランジスタＱ６の電
流増幅率をβ。
とし、低レベルから高レベルへの変化時の駆動インピー
ダンスをＺｌとし、逆に、高レベルから低レベルへの変
化時の駆動インピーダンスをＺｌとし、さらにβ、≧１
．β２≦１とすると、駆動インピーダンス２．．２．は
それぞれ次式で表わされる。
ダンスをＺｌとし、逆に、高レベルから低レベルへの変
化時の駆動インピーダンスをＺｌとし、さらにβ、≧１
．β２≦１とすると、駆動インピーダンス２．．２．は
それぞれ次式で表わされる。
ここで、β、二β、＝１００とすると、駆動インピーダ
ンスは第１図の従来例の回路に比べ約１７１００となり
大幅に小さくなる。また、負荷容量依存性も約１／１０
０となり、大負荷容量に対しても極めてスイッチング特
性のよい論理回路が実現できる。
ンスは第１図の従来例の回路に比べ約１７１００となり
大幅に小さくなる。また、負荷容量依存性も約１／１０
０となり、大負荷容量に対しても極めてスイッチング特
性のよい論理回路が実現できる。
以上の説明の通り、本実施例は、消費電力が極めて小さ
く、シかも、負荷駆動能力が極めて大きい非常に優れた
論理回路であることがわかる。
く、シかも、負荷駆動能力が極めて大きい非常に優れた
論理回路であることがわかる。
なお、前述した実施例につき、この発明の範囲内で種々
の変形を施すことが可能である。
の変形を施すことが可能である。
（発明の効果）
以上、詳細説明したとおり、本発明によれば、上記の構
成により、出力レベル変化時には、ＮＰＮＰＮ型上ＰＮ
Ｐ型トランジスタのどちらか一方が遮断状態又は導通状
態になり、低駆動インピーダンス特性を有するエミッタ
ホロワ回路として動作するため、大負荷容量の駆動に対
しても優れたスイッチング特性を維持することが可能と
なると共に、ＣＭＯＳ論理回路の低消費電力特性を損な
う模化と高性能力の要求に対して、消費電力が極めて小
さく、負荷駆動［１１力が極めて大きい本発明の論理回
路は非常に適しており、今後、ますます重要になってく
ると考えられる。
成により、出力レベル変化時には、ＮＰＮＰＮ型上ＰＮ
Ｐ型トランジスタのどちらか一方が遮断状態又は導通状
態になり、低駆動インピーダンス特性を有するエミッタ
ホロワ回路として動作するため、大負荷容量の駆動に対
しても優れたスイッチング特性を維持することが可能と
なると共に、ＣＭＯＳ論理回路の低消費電力特性を損な
う模化と高性能力の要求に対して、消費電力が極めて小
さく、負荷駆動［１１力が極めて大きい本発明の論理回
路は非常に適しており、今後、ますます重要になってく
ると考えられる。
第１図は従来のＣＭＯＳ論理回路の一例を示す回路図、
第２図は本発明の一実施例を示す回路図である。 １．２・・・・・・電源、３，４・・・・・・信号印加
端子、５・・・・・・出力端子、５′・・・・・出力点
、Ｑ＋、Ｑｚ・・・・・・Ｐチャンネル型電界効果トラ
ンジスタ、Ｑ３１Ｑ４・・・・・・Ｎチャンネル型電界
効果トランジスタＩＱ５・・・・・・ＮＰＮ型バイポー
ラトランジスタ、Ｑ６・・・・・ＰＮＰ型バイポーラト
ランジスタ。 代理人 弁理士 内 原 晋 ゛察 ｌ 聞 某 ２ 目
第２図は本発明の一実施例を示す回路図である。 １．２・・・・・・電源、３，４・・・・・・信号印加
端子、５・・・・・・出力端子、５′・・・・・出力点
、Ｑ＋、Ｑｚ・・・・・・Ｐチャンネル型電界効果トラ
ンジスタ、Ｑ３１Ｑ４・・・・・・Ｎチャンネル型電界
効果トランジスタＩＱ５・・・・・・ＮＰＮ型バイポー
ラトランジスタ、Ｑ６・・・・・ＰＮＰ型バイポーラト
ランジスタ。 代理人 弁理士 内 原 晋 ゛察 ｌ 聞 某 ２ 目
Claims (1)
- Ｐチャンネル型電界効果トランジスタとＮチャンネル型
電界効果トランジスタで構成され少くとも１個の入力端
子を持つＣＭＯＳ論理回路と、コレクタが第１の電源に
接続されベースが前記ＣＭＯＳ論理回路の出力に接続さ
れたＮＰＮ型バイポーラトランジスタと、エミッタが出
力端子及び前記ＮＰＮ型バイポーラトランジスタのエミ
ッタに接続されベースが前記ＮＰＮ型バイポーラトラン
ジスタのベースに接続されコレクタが第２の電源に接続
されたＰＮＰ型バイポーラトランジスタとを含むことか
ら構成されることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140027A JPS6120425A (ja) | 1984-07-06 | 1984-07-06 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140027A JPS6120425A (ja) | 1984-07-06 | 1984-07-06 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120425A true JPS6120425A (ja) | 1986-01-29 |
Family
ID=15259244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140027A Pending JPS6120425A (ja) | 1984-07-06 | 1984-07-06 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0381139A2 (en) * | 1989-01-30 | 1990-08-08 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of manufacture thereof |
-
1984
- 1984-07-06 JP JP59140027A patent/JPS6120425A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0381139A2 (en) * | 1989-01-30 | 1990-08-08 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of manufacture thereof |
| US5583363A (en) * | 1989-01-30 | 1996-12-10 | Kabushiki Kaisha Toshiba | Inverter gate circuit of a bi-CMOS structure having common layers between fets and bipolar transistors |
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