JPH0864707A - バイポーラｃｍｏｓ複合論理回路 - Google Patents
バイポーラｃｍｏｓ複合論理回路Info
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- JPH0864707A JPH0864707A JP20043194A JP20043194A JPH0864707A JP H0864707 A JPH0864707 A JP H0864707A JP 20043194 A JP20043194 A JP 20043194A JP 20043194 A JP20043194 A JP 20043194A JP H0864707 A JPH0864707 A JP H0864707A
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- JP
- Japan
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- terminal
- logic circuit
- power supply
- circuit
- bias control
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Abstract
(57)【要約】
【目的】本発明の目的は、高速，安定，小振幅，低電圧
動作可能なバイポーラＣＭＯＳ複合論理回路を実現する
ことにある。 【構成】バイポーラトランジスタ１０１の出力となるコ
レクタ端子１０２を負荷１０３を介して第１の電源端子
１０４に接続し、バイポーラトランジスタ１０１のベー
ス端子１０５にバイアス制御信号を印加し、エミッタ端
子１０６と第２の電源端子１０７の間に１つ以上の入力
端子１０８を備える論理回路１０９を有し、同時にエミ
ッタ端子１０６と第２の電源端子１０７の間に制御端子
１１０を備えた電流バイアス制御回路１１１を設ける。
動作可能なバイポーラＣＭＯＳ複合論理回路を実現する
ことにある。 【構成】バイポーラトランジスタ１０１の出力となるコ
レクタ端子１０２を負荷１０３を介して第１の電源端子
１０４に接続し、バイポーラトランジスタ１０１のベー
ス端子１０５にバイアス制御信号を印加し、エミッタ端
子１０６と第２の電源端子１０７の間に１つ以上の入力
端子１０８を備える論理回路１０９を有し、同時にエミ
ッタ端子１０６と第２の電源端子１０７の間に制御端子
１１０を備えた電流バイアス制御回路１１１を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積装置に形成
される論理回路に係わり、特にバイポーラトランジスタ
とＭＯＳトランジスタとを複合した多入力で、高速，安
定，小振幅，低電圧動作可能な論理回路に関する。
される論理回路に係わり、特にバイポーラトランジスタ
とＭＯＳトランジスタとを複合した多入力で、高速，安
定，小振幅，低電圧動作可能な論理回路に関する。
【０００２】
【従来の技術】従来、図５の論理回路（特開平3−18591
8 号公報参照）があった。図５はｎチャネルＭＯＳトラ
ンジスタ(ｎＭＯＳ)５０１とｐチャネルＭＯＳトランジ
スタ(ｐＭＯＳ)５０２との間にバイポーラトランジスタ
(Ｂｉｐ)５０３が直列接続される構成である。入力は前
記(Ｂｉｐ)５０３のベース５０４に入力されるＶＢと、
前記(ｎＭＯＳ)５０１のゲート５０５に入力されるＶ１
とでなる。出力VOUTは、前記(ｐＭＯＳ)５０２のドレイ
ン５０６から得る。動作はＶＢ，Ｖ１が同時に高レベル
の時、(ｎＭＯＳ)５０１のオン電流と(ｐＭＯＳ)５０２
のオン抵抗の積が低レベルの出力ＶＯＵＴとなる。また
ＶＢ，Ｖ１の内、少なくとも一つが低レベルの時、すな
わち(Ｂｉｐ)５０３または(ｎＭＯＳ)５０１の少なくと
も１つがオフの時、出力はほぼ電源電圧と等しい高レベ
ルとなる。
8 号公報参照）があった。図５はｎチャネルＭＯＳトラ
ンジスタ(ｎＭＯＳ)５０１とｐチャネルＭＯＳトランジ
スタ(ｐＭＯＳ)５０２との間にバイポーラトランジスタ
(Ｂｉｐ)５０３が直列接続される構成である。入力は前
記(Ｂｉｐ)５０３のベース５０４に入力されるＶＢと、
前記(ｎＭＯＳ)５０１のゲート５０５に入力されるＶ１
とでなる。出力VOUTは、前記(ｐＭＯＳ)５０２のドレイ
ン５０６から得る。動作はＶＢ，Ｖ１が同時に高レベル
の時、(ｎＭＯＳ)５０１のオン電流と(ｐＭＯＳ)５０２
のオン抵抗の積が低レベルの出力ＶＯＵＴとなる。また
ＶＢ，Ｖ１の内、少なくとも一つが低レベルの時、すな
わち(Ｂｉｐ)５０３または(ｎＭＯＳ)５０１の少なくと
も１つがオフの時、出力はほぼ電源電圧と等しい高レベ
ルとなる。
【０００３】
【発明が解決しようとする課題】これは入力信号Ｖ１が
低レベルの時、すなわち(ｎＭＯＳ)５０１がオフの時、
Ｂｉｐのエミッタ５０７の電位はフローティング状態と
なり、回路動作が不安定となる。またこの場合、信号線
の電位が上昇するため、(ｎＭＯＳ)５０１がオン状態に
遷移する時、即ち出力ＶＯＵＴが低レベルに立下る時の
遅延時間が大幅に増加するという問題を有していた。
低レベルの時、すなわち(ｎＭＯＳ)５０１がオフの時、
Ｂｉｐのエミッタ５０７の電位はフローティング状態と
なり、回路動作が不安定となる。またこの場合、信号線
の電位が上昇するため、(ｎＭＯＳ)５０１がオン状態に
遷移する時、即ち出力ＶＯＵＴが低レベルに立下る時の
遅延時間が大幅に増加するという問題を有していた。
【０００４】また、電荷蓄積効果のある(Ｂｉｐ)５０３
のベ−ス５０４を入力ＶＢとしている為、ここで論理を
取ることは実質上高速動作に適さない。強いてＶＢを入
力とする場合は、ベ−ス５０４の電荷を高速に充放電す
るための新たなドライバーを介する必要があり、素子数
及びレイアウト面積が大幅に増加するという問題を有し
ていた。
のベ−ス５０４を入力ＶＢとしている為、ここで論理を
取ることは実質上高速動作に適さない。強いてＶＢを入
力とする場合は、ベ−ス５０４の電荷を高速に充放電す
るための新たなドライバーを介する必要があり、素子数
及びレイアウト面積が大幅に増加するという問題を有し
ていた。
【０００５】本発明の目的は、上述の問題を解決し、高
速，安定，小振幅，低電圧動作可能なバイポーラＣＭＯ
Ｓ複合論理回路を実現することにある。
速，安定，小振幅，低電圧動作可能なバイポーラＣＭＯ
Ｓ複合論理回路を実現することにある。
【０００６】
【課題を解決するための手段】バイポーラトランジスタ
１０１の出力となるコレクタ端子１０２を負荷１０３を
介して第１の電源端子１０４に接続し、上記バイポーラ
トランジスタ１０１のベース端子１０５にバイアス制御
信号を印加し、エミッタ端子１０６と第２の電源端子１
０７の間に１つ以上の入力端子１０８を備える論理回路
１０９を有し、同時に上記エミッタ端子１０６と第２の
電源端子１０７の間に制御端子１１０を備えた電流バイ
アス制御回路１１１を設ける。
１０１の出力となるコレクタ端子１０２を負荷１０３を
介して第１の電源端子１０４に接続し、上記バイポーラ
トランジスタ１０１のベース端子１０５にバイアス制御
信号を印加し、エミッタ端子１０６と第２の電源端子１
０７の間に１つ以上の入力端子１０８を備える論理回路
１０９を有し、同時に上記エミッタ端子１０６と第２の
電源端子１０７の間に制御端子１１０を備えた電流バイ
アス制御回路１１１を設ける。
【０００７】
【作用】エミッタ端子に接続された電流バイアス制御回
路により、論理回路がオフの時でもバイポーラトランジ
スタのエミッタ端子の電位はＶＢとＶＢＥでほぼ一定値
にクランプされる為、回路は安定に動作し、更に高速動
作が可能となる。
路により、論理回路がオフの時でもバイポーラトランジ
スタのエミッタ端子の電位はＶＢとＶＢＥでほぼ一定値
にクランプされる為、回路は安定に動作し、更に高速動
作が可能となる。
【０００８】
【実施例】以下本発明の実施例について説明する。図１
は本発明の第１の実施例を示す図である。ｐｎｐ型(Ｂ
ｉｐ)１０１の出力ＶＯＵＴとなるコレクタ端子１０２
を負荷１０３を介して第１の電源端子１０４に接続す
る。ここでの負荷１０３はゲートを第２の電源端子１０
７に接続したｎＭＯＳを用いている。(Ｂｉｐ)１０１の
ベース端子１０５には(Ｂｉｐ)１０１を飽和させず高速
動作を可能とする為、ＶＯＵＴより大きい値のバイアス
制御信号ＶＢを印加する。そしてエミッタ端子１０６と
第２の電源端子１０７の間にｎ個の入力端子１０８を備
える論理回路１０９、及び制御端子１１０を備えた電流
バイアス制御回路１１１を接続する。論理回路１０９は
ｎ個のｐＭＯＳが並列接続され、入力端子１０８はそれ
ぞれのゲートとなる。電流バイアス制御回路１１１はｐ
ＭＯＳで構成され、制御端子１１０であるゲートは出力
ＶＯＵＴに接続する。第２の電源端子１０７には第１の
電源端子１０４より高い電圧を印加する。
は本発明の第１の実施例を示す図である。ｐｎｐ型(Ｂ
ｉｐ)１０１の出力ＶＯＵＴとなるコレクタ端子１０２
を負荷１０３を介して第１の電源端子１０４に接続す
る。ここでの負荷１０３はゲートを第２の電源端子１０
７に接続したｎＭＯＳを用いている。(Ｂｉｐ)１０１の
ベース端子１０５には(Ｂｉｐ)１０１を飽和させず高速
動作を可能とする為、ＶＯＵＴより大きい値のバイアス
制御信号ＶＢを印加する。そしてエミッタ端子１０６と
第２の電源端子１０７の間にｎ個の入力端子１０８を備
える論理回路１０９、及び制御端子１１０を備えた電流
バイアス制御回路１１１を接続する。論理回路１０９は
ｎ個のｐＭＯＳが並列接続され、入力端子１０８はそれ
ぞれのゲートとなる。電流バイアス制御回路１１１はｐ
ＭＯＳで構成され、制御端子１１０であるゲートは出力
ＶＯＵＴに接続する。第２の電源端子１０７には第１の
電源端子１０４より高い電圧を印加する。
【０００９】ここで入力の少なくとも１つが低レベルの
時、低レベルの入力を受けるpMOSのオン電流の総和とｎ
ＭＯＳのオン抵抗の積が、ほぼ高レベルの出力ＶＯＵＴ
となる。また全ての入力が高レベルの時、すなわち全て
のｐＭＯＳがオフの時、出力はほぼ第１の電源端子の電
圧と等しい低レベルとなる。つまり、ｎ個の入力信号の
ＮＯＲ出力が得られる。
時、低レベルの入力を受けるpMOSのオン電流の総和とｎ
ＭＯＳのオン抵抗の積が、ほぼ高レベルの出力ＶＯＵＴ
となる。また全ての入力が高レベルの時、すなわち全て
のｐＭＯＳがオフの時、出力はほぼ第１の電源端子の電
圧と等しい低レベルとなる。つまり、ｎ個の入力信号の
ＮＯＲ出力が得られる。
【００１０】論理回路１０９はｐＭＯＳだけで構成して
ある為、素子数及びレイアウト面積の大幅な削減が図ら
れている。そして電荷蓄積型の(Ｂｉｐ)１０１のベース
端子１０５では論理を取らず、エミッタ端子１０６に接
続された論理回路１０９で論理を取る為、高速動作が可
能である。また電流バイアス制御回路１１１により、論
理回路１０９がオフの時でも(Ｂｉｐ)１０１のエミッタ
端子１０６の電位はＶＢ＋ＶＢＥにクランプされる為、
回路は安定に動作し、更に高速動作に寄与する。特に
(Ｂｉｐ)１０１のエミッタ端子１０６で多数のドレーン
を共有する多入力論理の場合でも、高速動作が可能であ
る。
ある為、素子数及びレイアウト面積の大幅な削減が図ら
れている。そして電荷蓄積型の(Ｂｉｐ)１０１のベース
端子１０５では論理を取らず、エミッタ端子１０６に接
続された論理回路１０９で論理を取る為、高速動作が可
能である。また電流バイアス制御回路１１１により、論
理回路１０９がオフの時でも(Ｂｉｐ)１０１のエミッタ
端子１０６の電位はＶＢ＋ＶＢＥにクランプされる為、
回路は安定に動作し、更に高速動作に寄与する。特に
(Ｂｉｐ)１０１のエミッタ端子１０６で多数のドレーン
を共有する多入力論理の場合でも、高速動作が可能であ
る。
【００１１】出力ＶＯＵＴの振幅は、負荷１０３と論理
回路１０９の回路定数比により設定することができる。
この場合振幅を小さくすることは回路の高速動作に寄与
する。
回路１０９の回路定数比により設定することができる。
この場合振幅を小さくすることは回路の高速動作に寄与
する。
【００１２】また本回路の動作電圧は、出力振幅と(Ｂ
ｉｐ)１０１のＶＢＥ、及び論理回路１０９を構成する
ｐＭＯＳのソース・ドレーン電圧の和(約１.６Ｖ）であ
り、低電圧動作に好適である。
ｉｐ)１０１のＶＢＥ、及び論理回路１０９を構成する
ｐＭＯＳのソース・ドレーン電圧の和(約１.６Ｖ）であ
り、低電圧動作に好適である。
【００１３】更に、論理処理を不必要とするモードで
は、バイアス制御信号ＶＢを高レベルとすることによ
り、(Ｂｉｐ)１０１をオフし消費電流を削減することが
可能である。
は、バイアス制御信号ＶＢを高レベルとすることによ
り、(Ｂｉｐ)１０１をオフし消費電流を削減することが
可能である。
【００１４】図２は本発明の第２の実施例を示す図であ
る。エミッタ端子１０６に接続される電流バイアス制御
回路１１１の制御端子１１０は第１の電源端子１０４に
接続する。また論理回路１０９は直列接続されたｎ個の
ｐＭＯＳにより構成する。全体としては、入力をｎ個と
するＮＡＮＤ出力が得られる。本回路では、少なくとも
１つの入力信号が高レベルの時、論理回路はオフとな
る。従って、エミッタ端子１０６のフローティングを防
止する電流バイアス制御回路１１１の制御端子１１０
は、第１の電源端子１０４に接続するのが妥当である。
る。エミッタ端子１０６に接続される電流バイアス制御
回路１１１の制御端子１１０は第１の電源端子１０４に
接続する。また論理回路１０９は直列接続されたｎ個の
ｐＭＯＳにより構成する。全体としては、入力をｎ個と
するＮＡＮＤ出力が得られる。本回路では、少なくとも
１つの入力信号が高レベルの時、論理回路はオフとな
る。従って、エミッタ端子１０６のフローティングを防
止する電流バイアス制御回路１１１の制御端子１１０
は、第１の電源端子１０４に接続するのが妥当である。
【００１５】図３は本発明の第３の実施例を示す図であ
る。図１，図２とは逆に負荷１０３をｐＭＯＳ，論理回
路１０９及び電流バイアス制御回路１１１をｎＭＯＳで
構成し、(Ｂｉｐ)１０１はｎｐｎ型を用いている。そし
て第１の電源端子１０４は第２の電源端子１０７よりも
高い電圧を印加している。更に出力ＶＯＵＴとバイアス
制御信号ＶＢとの間には、ＶＯＵＴ＞ＶＢなる関係を満
たす。本回路では、構成は異なるが、図１と同様な出力
及び、同様な効果が得られる。加えて、制御端子１１０
には入力信号のＮＯＲを取った信号を入力している。従
って、論理回路１０９がオフの時のみ電流バイアス制御
回路１１１が機能する為、消費電流が削減される。
る。図１，図２とは逆に負荷１０３をｐＭＯＳ，論理回
路１０９及び電流バイアス制御回路１１１をｎＭＯＳで
構成し、(Ｂｉｐ)１０１はｎｐｎ型を用いている。そし
て第１の電源端子１０４は第２の電源端子１０７よりも
高い電圧を印加している。更に出力ＶＯＵＴとバイアス
制御信号ＶＢとの間には、ＶＯＵＴ＞ＶＢなる関係を満
たす。本回路では、構成は異なるが、図１と同様な出力
及び、同様な効果が得られる。加えて、制御端子１１０
には入力信号のＮＯＲを取った信号を入力している。従
って、論理回路１０９がオフの時のみ電流バイアス制御
回路１１１が機能する為、消費電流が削減される。
【００１６】図４は本発明の第４の実施例を示す図であ
る。図３と同様に、負荷１０３をｐＭＯＳ，論理回路１
０９及び電流バイアス制御回路１１１をｎＭＯＳで構成
し、(Ｂｉｐ)１０１はｎｐｎ型を用いている。そして第
１の電源端子１０４は第２の電源端子１０７よりも高い
電圧を印加している。本回路では構成は異なるが、図２
と同様な機能及び効果が得られる。加えて、制御端子１
１０には入力信号のＮＡＮＤを取った信号を入力してい
る。従って、論理回路１０９がオフの時のみ電流バイア
ス制御回路１１１が機能する為、消費電流が削減され
る。
る。図３と同様に、負荷１０３をｐＭＯＳ，論理回路１
０９及び電流バイアス制御回路１１１をｎＭＯＳで構成
し、(Ｂｉｐ)１０１はｎｐｎ型を用いている。そして第
１の電源端子１０４は第２の電源端子１０７よりも高い
電圧を印加している。本回路では構成は異なるが、図２
と同様な機能及び効果が得られる。加えて、制御端子１
１０には入力信号のＮＡＮＤを取った信号を入力してい
る。従って、論理回路１０９がオフの時のみ電流バイア
ス制御回路１１１が機能する為、消費電流が削減され
る。
【００１７】
【発明の効果】以上説明した様に本発明によれば、(Ｂ
ｉｐ)１０１のエミッタ端子１０６に接続された電流バ
イアス制御回路１１１により、論理回路１０９がオフの
時でも(Ｂｉｐ)１０１のエミッタ端子１０６の電圧はＶ
ＢとＶＢＥとでほぼ一定値にクランプされ、回路の安定
動作及び高速動作が実現できるという効果がある。特
に、エミッタ端子１０６に多数のドレーンを共有する多
入力論理の場合でも、ゲートの高速性は損なわれないと
いう効果があり、多入力の論理回路に好適である。
ｉｐ)１０１のエミッタ端子１０６に接続された電流バ
イアス制御回路１１１により、論理回路１０９がオフの
時でも(Ｂｉｐ)１０１のエミッタ端子１０６の電圧はＶ
ＢとＶＢＥとでほぼ一定値にクランプされ、回路の安定
動作及び高速動作が実現できるという効果がある。特
に、エミッタ端子１０６に多数のドレーンを共有する多
入力論理の場合でも、ゲートの高速性は損なわれないと
いう効果があり、多入力の論理回路に好適である。
【図１】本発明の第１の実施例を示す図である。
【図２】本発明の第２の実施例を示す図である。
【図３】本発明の第３の実施例を示す図である。
【図４】本発明の第４の実施例を示す図である。
【図５】従来のバイポーラ・ＣＭＯＳ複合論理回路を示
す図である。
す図である。
１０１…バイポーラトランジスタ(Ｂｉｐ)、１０２…コ
レクタ端子、１０３…負荷、１０４…第１の電源端子、
１０５…ベース端子、１０６…エミッタ端子、１０７…
第２の電源端子、１０８…入力端子、１０９…論理回
路、１１０…制御端子、１１１…電流バイアス制御回
路、３０１…ＮＯＲ回路、４０１…ＮＡＮＤ回路、５０
１…ｎチャンネルＭＯＳトランジスタ(ｎＭＯＳ)、５０
２…ｐチャンネルＭＯＳトランジスタ(ｐＭＯＳ)、５０
３…バイポーラトランジスタ(Ｂｉｐ)５０４…ベース、
５０５…ゲート、５０６…ドレーン、５０７…エミッ
タ。
レクタ端子、１０３…負荷、１０４…第１の電源端子、
１０５…ベース端子、１０６…エミッタ端子、１０７…
第２の電源端子、１０８…入力端子、１０９…論理回
路、１１０…制御端子、１１１…電流バイアス制御回
路、３０１…ＮＯＲ回路、４０１…ＮＡＮＤ回路、５０
１…ｎチャンネルＭＯＳトランジスタ(ｎＭＯＳ)、５０
２…ｐチャンネルＭＯＳトランジスタ(ｐＭＯＳ)、５０
３…バイポーラトランジスタ(Ｂｉｐ)５０４…ベース、
５０５…ゲート、５０６…ドレーン、５０７…エミッ
タ。
Claims (1)
- 【請求項１】バイポーラトランジスタ（１０１）の出力
となるコレクタ端子（１０２）を負荷（１０３）を介し
て第１の電源端子（１０４）に接続し、上記バイポーラ
トランジスタ（１０１）のベース端子（１０５）にバイ
アス制御信号を印加し、エミッタ端子（１０６）と第２
の電源端子（１０７）の間に１つ以上の入力端子（１０
８）を備える論理回路(１０９)を有し、同時に上記エミ
ッタ端子(１０６)と第２の電源端子（１０７）の間に制
御端子（１１０）を備えた電流バイアス制御回路（１１
１）を設けたことを特徴とするバイポーラＣＭＯＳ複合
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20043194A JPH0864707A (ja) | 1994-08-25 | 1994-08-25 | バイポーラｃｍｏｓ複合論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20043194A JPH0864707A (ja) | 1994-08-25 | 1994-08-25 | バイポーラｃｍｏｓ複合論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864707A true JPH0864707A (ja) | 1996-03-08 |
Family
ID=16424189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20043194A Pending JPH0864707A (ja) | 1994-08-25 | 1994-08-25 | バイポーラｃｍｏｓ複合論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024066508A1 (zh) * | 2022-09-28 | 2024-04-04 | 华为数字能源技术有限公司 | 多输入电源电路及电子设备 |
-
1994
- 1994-08-25 JP JP20043194A patent/JPH0864707A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024066508A1 (zh) * | 2022-09-28 | 2024-04-04 | 华为数字能源技术有限公司 | 多输入电源电路及电子设备 |
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