TW201916593A - 輸出級電路 - Google Patents

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Abstract

一種輸出級電路。輸出級電路包括偏置電壓產生器、第一及第二電壓追隨器以及第一及第二級聯電晶體組。偏置電壓產生器依據介面電壓產生偏置電壓。第一電壓追隨器將偏置電壓以及輸出電壓之間的電壓較低者作為第一追隨電壓。第一級聯電晶體組依據第一信號、偏置電壓以及第一追隨電壓來判斷是否將介面電壓作為輸出電壓。第二電壓追隨器將定額電壓以及輸出電壓之間的電壓較高者作為第二追隨電壓。第二級聯電晶體組依據第一信號、定額電壓以及第二追隨電壓來判斷是否將接地電壓作為輸出電壓。

Description

輸出級電路
本發明是有關於一種輸出級電路、使用輸出級電路的積體電路以及輸入輸出緩衝器。
一般而言，常用的諸多介面應用（如，簡化型千兆位元媒體獨立介面（reduced Gigabit Media Independent Interface；RGMII）、安全數位（Secure Digital；SD）、多媒體記憶卡（Multimedia Card；MMC）、使用者身分模組（Subscriber Identity Module；SIM）、積體電路匯流排（Inter-Integrated Circuit；IIC））所使用的主機控制器通常是將介面所需的諸多功能利用單晶片系統（System on chip；SOC）將不同的電路整合在一起。在設計SOC晶片時，由於半導體工藝的不同，所製造出來的晶片中的各個元件特性也將會不同。因此，在使用不同的半導體工藝來設計SOC晶片時，需要利用不同的電路設計來適應這些元件特性。
例如，上述介面應用（如，RGMII/SD/MMC/SIM/WIFI/IIC）所使用的通訊協定通常需要對外傳輸1.8V、2.5V或是3.3V的信號。若是直接使用65奈米/40奈米/28奈米的半導體工藝所製造出來的晶片，由於上述半導體工藝中的電晶體可以直接承受較大的耐壓，因此可使用習知的電路設計即可實現。然而，若是採用較先進的半導體工藝（如，16奈米、10奈米、7奈米等制程）來設計上述介面應用的SOC晶片時，由於其中的電晶體可承受的耐壓較低，若直接採用習知的電路來設計的話，將會使得位於輸出端的電路難以承受較高的電壓而導致電晶體故障甚至燒毀。
因此，廠商便希望能夠透過先進的半導體工藝以及具備較低耐壓的電晶體來實現出能夠傳輸較高介面電壓（如，1.8V、2.5V及3.3V）的電路設計，從而讓晶片能夠正常運作的前提下進而節省耗電情形。
本發明實施例公開一種輸出級電路。所述輸出級電路包括偏置電壓產生器、第一電壓追隨器、第一級聯（cascade）電晶體組、第二電壓追隨器以及第二級聯電晶體組。偏置電壓產生器依據介面電壓產生偏置電壓。第一電壓追隨器包括第一輸入端、第二輸入端以及輸出端。第一電壓追隨器的第一輸入端接收所述偏置電壓，第一電壓追隨器的第二輸入端接收所述輸出級電路的輸出電壓。第一電壓追隨器將所述偏置電壓以及所述輸出電壓之間的電壓較低者作為第一追隨電壓，並將所述第一追隨電壓提供至所述第一電壓追隨器的輸出端。第一級聯電晶體組耦接所述第一電壓追隨器以及所述偏置電壓產生器。第一級聯電晶體組依據第一信號、所述偏置電壓以及所述第一追隨電壓來判斷是否導通其自身以將所述介面電壓作為所述輸出電壓。第二電壓追隨器包括第一輸入端、第二輸入端以及輸出端。第二電壓追隨器的第一輸入端接收定額電壓，第二電壓追隨器的第二輸入端接收所述輸出級電路的所述輸出電壓。第二電壓追隨器將所述定額電壓以及所述輸出電壓之間的電壓較高者作為第二追隨電壓，並將所述第二追隨電壓提供至所述第二電壓追隨器的輸出端。第二級聯電晶體組耦接所述第二電壓追隨器。第二級聯電晶體組依據所述第一信號、所述定額電壓以及所述第二追隨電壓來判斷是否導通其自身以將接地電壓作為所述輸出電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下公開內容闡述用於實作本揭露的不同特徵的各種示例性實施例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，應理解，當稱一元件“連接至（connected to）”或“耦合至（coupled to）”另一元件時，所述元件可直接連接至或直接耦合至所述另一元件，或者可存在一個或多個中間元件。
一般來說，介面應用（如，RGMII/SD/MMC/SIM/WIFI/IIC）所使用的通訊協定通常需要支援1.8V、2.5V或是3.3V的介面電壓來作為對外傳輸的信號需求。若是使用65奈米/40奈米/28奈米的半導體工藝所製造出來的晶片或是電路設計，由於以上述半導體工藝製造的電晶體可以直接承受較大的耐壓，例如可以承受2.5v甚至3.3v的介面電壓來進行對外傳輸，因此可使用習知的輸出級電路（或稱為，輸出緩衝器）設計即可實現。然而，採用較先進的半導體工藝（如，16奈米/10奈米/7奈米制程）來設計上述介面應用的SOC晶片或是電路時，將會發生電路本身的可靠性問題。詳細來說，由於採用較先進半導體工藝的電晶體可承受的耐壓較低，若直接採用習知的電路來設計的話，將會使得位於輸出端的電路難以承受較高的電壓而導致電晶體故障甚至燒毀。例如，以16奈米/10奈米/7奈米半導體工藝製造的電晶體在其閘級端至源極端或汲極端其中一個之間的電壓差不能大於1.98V，否則電晶體將會有可靠度問題，甚至讓電晶體燒毀、損壞。以16奈米/10奈米/7奈米半導體工藝製造的晶片通常可採用1.8V的介面電壓來作為對外傳輸，但若想要將上述晶片支援2.5V或是3.3V的介面電壓，則需要特殊的電路設計才能實現。
本揭露是利用級聯電晶體組來加強晶片或輸入出緩衝器中輸出級電路的耐壓能力，並使用偏置電壓產生器以根據不同的介面電壓而動態地調整偏置電壓的數值，讓級聯電晶體組中每個電晶體的耐壓不超過受限於半導體工藝的電晶體操作條件。例如，電晶體在其閘級端至源極端或汲極端其中一個之間的電壓差不能大於1.98V。如此一來，本揭露的輸出級電路在過壓條件（如，超過1.8V的2.5V/3.3V）下仍然能夠維持輸出級電路的運作可靠度。換句話說，本揭露的輸出級電路可用以靈活地提供多種介面電壓的操作與應用，以在不同的過壓條件下仍能使輸出級電路正常運作。
圖1說明根據本揭露某些實施例的輸出級電路100的示例性方塊圖。輸出級電路100可使用於多種介面應用（如，RGMII/SD/MMC/SIM/WIFI/IIC）的晶片、輸入輸出緩衝器或其他電路設計工藝上。輸出級電路100包括偏置電壓產生器110、第一電壓追隨器120、第一級聯電晶體組130、第二電壓追隨器140以及第二級聯電晶體組150。輸出級電路100還包括第一反相器135。
偏置電壓產生器110依據介面電壓VDDIO的電壓數值而產生偏置電壓Vbias。本實施例的介面電壓VDDIO可為選自1.8V、2.5V及3.3V的其中一個，且此介面電壓VDDIO可由晶片所採用的介面應用及通訊協定來決定。介面電壓VDDIO可通過用來放置晶片的電路板上的供電模組（如，電源產生器）來獲得。在本揭露中，當介面電壓為1.8V時，偏置電壓產生器110所產生的偏置電壓Vbias為0V。當介面電壓為2.5V時，偏置電壓產生器110所產生的偏置電壓Vbias為0.8V。當介面電壓為3.3V時，偏置電壓產生器110所產生的偏置電壓Vbias則為1.8V。詳細的偏置電壓產生器110電路結構及作動方式請見後續的圖2及相關描述。應用本實施例者應可依據其需求來調整上述介面電壓與偏置電壓Vbias之間的關係，上述描述僅為適用於本實施例的設計。
第一電壓追隨器120包括第一輸入端IN11、第二輸入端IN12以及輸出端ON1。第一電壓追隨器120的第一輸入端IN11接收偏置電壓Vbias。第一電壓追隨器120的第二輸入端IN12耦接輸出級電路100的輸出襯墊160以接收輸出級電路100的輸出電壓Vo。第一電壓追隨器120比較偏置電壓Vbias以及輸出電壓Vo的電壓值，將偏置電壓Vbias以及輸出電壓Vo之間的電壓較低者作為或設定為第一追隨電壓Vtr1，然後第一追隨電壓Vtr1提供至第一電壓追隨器120的輸出端ON1。
第一級聯電晶體組130耦接第一電壓追隨器120以及偏置電壓產生器110。第一級聯電晶體組130依據第一信號S1、偏置電壓Vbias以及第一追隨電壓Vtr1來判斷是否導通其自身中的所有電晶體，從而將介面電壓VDDIO作為輸出電壓Vo。
第二電壓追隨器140包括第一輸入端IN21、第二輸入端IN22以及輸出端ON2。第二電壓追隨器140的第一輸入端IN21接收定額電壓VDDPST。若使用16奈米、10奈米或7奈米的半導體工藝製造輸出級電路100，本揭露的定額電壓VDDPST便為1.8V。第二電壓追隨器140的第二輸入端IN22耦接輸出級電路100的輸出襯墊160以接收輸出級電路100的輸出電壓Vo。第二電壓追隨器140比較定額電壓VDDPST以及輸出電壓Vo的電壓值，將定額電壓VDDPST以及輸出電壓Vo之間的電壓較高者作為第二追隨電壓Vtr2，並將第二追隨電壓Vtr2提供至第二電壓追隨器140的輸出端ON2。
第二級聯電晶體組150耦接第二電壓追隨器140。第二級聯電晶體組150依據第一信號S1、定額電壓VDDPST以及第二追隨電壓Vtr2來判斷是否導通其自身中的所有電晶體，從而將接地電壓Vss作為輸出電壓Vo。
圖2說明根據本揭露某些實施例的偏置電壓產生器110的電路圖。請參見圖2，圖2的偏置電壓產生器110包括第一電壓電晶體VM1、第二電壓電晶體VM2以及第二電壓電晶體VM3。第一電壓電晶體VM1的第一端（源極端）接收接地電壓Vss。第一電壓電晶體VM1的控制端（閘極端）接收第一介面電壓信號Con18。第二電壓電晶體VM2的第一端（汲極端）接收核心電壓源VDD，第二電壓電晶體VM2的控制端（閘極端）接收第二介面電壓信號Con25。第三電壓電晶體VM3的第一端Vtr2而使得第二追隨電晶體NM3正常運作。
第三電壓電晶體VM3的第二端（源極端）接收定額電壓VDDPST，第三電壓電晶體VM3的控制端（閘極端）接收第三介面電壓信號Con33。第一電壓電晶體VM1的第二端（汲極端）、第二電壓電晶體VM2的第二端（源極端）以及第三電壓電晶體VM1的第二端（汲極端）皆耦接至偏置電壓產生器110的輸出端（以偏置電壓襯墊210表示）。偏置電壓產生器110依據第一介面電壓信號Con18、第二介面電壓信號Con25以及第三介面電壓信號Con33以產生偏置電壓Vbias。定額電壓VDDPST的電壓值大於核心電壓VDD，且核心電壓VDD大於接地電壓Vss。本揭露中的第一電壓電晶體VM1及第二電壓電晶體VM2為的N通道金屬氧化物半導體場效電晶體（NMOS），第三電壓電晶體VM3則為P通道金屬氧化物半導體場效電晶體（PMOS）。應用本揭露者應可依據其需求來調整第一至第三電壓電晶體VM1-VM3為NMOS或PMOS，只要能夠實現偏置電壓產生器110的功能即可。
在此說明定額電壓VDDPST以及核心電壓VDD。在16奈米、10奈米或7奈米半導體工藝中生產的晶片中，預設對外部其他晶片傳遞信號所用的電壓值為1.8V，因此晶片本身便會具備生產1.8V的電壓產生器，以供信號傳遞、晶片內部各電路作為電壓源來使用。在此將1.8V稱為是定額電壓VDDPST。另一方面，由於晶片內的各個電路距離十分接近，因此是以相較於預設的介面電壓值（1.8V）來的低的電壓值來傳輸信號，從而降低晶片的消耗功率。在此將晶片中的各個電路傳輸所使用的電壓值稱為是核心電壓VDD。在16奈米/10奈米/7奈米的半導體工藝中，核心電壓VDD分別為0.8V/0.75V/0.7V。本揭露利用定額電壓VDDPST以及核心電壓VDD來作為電壓基準，讓偏置電壓產生器110可以根據不同的介面電壓（1.8V/2.5V/3.3V）而動態地調整偏置電壓的數值（0V/0.8V/1.8V）。表1為實現偏置電壓產生器110的功能的各個介面電壓信號Con18-Con33與偏至電壓的實例。
表1
如表1所示，當介面電壓為1.8V時（在此稱為操作模式（1）），可將第一介面電壓信號Con18設定為邏輯1、將第二介面電壓信號Con25設定為邏輯0、且將第三介面電壓信號Con33設定為邏輯1，使得第一電壓電晶體VM1導通、第二電壓電晶體VM2及第三電壓電晶體VM3截止。因此，圖2中的路徑P1導通而將偏置電壓襯墊210上的電壓設定為接地電壓Vss。在操作模式（1）中，由於16奈米、10奈米或7奈米半導體工藝中生產的電晶體本身就可以耐受住1.8V的電壓差，因此將偏置電壓Vbias設定為0V的接地電壓Vss。
當介面電壓為2.5V時（在此稱為操作模式（2）），可將第一介面電壓信號Con18/第二介面電壓信號Con25/第三介面電壓信號Con33分別設定為邏輯0/邏輯1/邏輯1。因此，第二電壓電晶體VM2導通、第一電壓電晶體VM1及第三電壓電晶體VM3截止，讓圖2中的路徑P2導通而將偏置電壓襯墊210上的電壓設定為核心電壓VDD。在操作模式（2）中，由於16奈米、10奈米或7奈米半導體工藝中生產的電晶體僅能耐受住約1.98V的電壓差，因此將偏置電壓Vbias設定為0.8V/0.75V/0.7V（對應16奈米/10奈米/7奈米半導體工藝）的核心電壓VDD，使得第一級聯電晶體組130中的電晶體能夠通過串接方式來承受2.5v的介面電壓。
當介面電壓為3.3V時（在此稱為操作模式（3）），可將第一介面電壓信號Con18/第二介面電壓信號Con25/第三介面電壓信號Con33分別設定為邏輯0/邏輯0/邏輯0，使得第三電壓電晶體VM3導通、第一電壓電晶體VM1及第二電壓電晶體VM2截止。因此，圖2中的路徑P3導通而將偏置電壓襯墊210上的電壓設定為定額電壓VDDPST。在操作模式（2）中，由於16奈米、10奈米或7奈米半導體工藝中生產的電晶體僅能耐受住約1.98V的電壓差，因此將偏置電壓Vbias設定為1.8V的定額電壓VDDPST，使得第一級聯電晶體組130中的電晶體能夠通過串接方式來承受3.3V的介面電壓。
圖3說明根據本揭露某些實施例中輸出級電路100的第一電壓追隨器120、第一反相器135、第一級聯電晶體組130、第二電壓追隨器140以及第二級聯電晶體組150的電路圖。在本揭露實施例中，第一級聯電晶體組130中的電晶體以及第二電壓追隨器140中的電晶體為P通道金屬氧化物半導體場效電晶體，第二級聯電晶體組150中的電晶體以及第一電壓追隨器120中的電晶體為N通道金屬氧化物半導體場效電晶體。第一級聯電晶體組130包括第一開關電晶體PM1、至少一個第一串接電晶體（在此以單個串接電晶體PM2作為舉例）以及第一追隨電晶體PM3。第一開關電晶體PM1的第一端（源極端）接收介面電壓VDDIO，第一開關電晶體PM1的控制端（閘極端）接收反相的第一信號S1，第一開關電晶體PM1的第二端（汲極端）耦接第一串接電晶體PM2的第一端（源極端）。第一串接電晶體PM2的控制端（閘極端）接收偏置電壓Vbias。第一追隨電晶體PM3的第一端（源極端）耦接第一串接電晶體PM2的第二端（汲極端），第一追隨電晶體PM3的第二端（汲極端）耦接輸出級電路100的輸出端，且第一追隨電晶體PM3的控制端（閘極端）接收第一追隨電壓Vtr1。
第一反相器135的第一電源端接收介面電壓VDDIO。第一反相器135的第二電源端接收偏置電壓Vbias。第一反相器135的輸入端接收需要透過輸出及電路100轉換的第一信號S1，且第一開關電晶體PM1的控制端（閘極端）耦接第一反相器135的輸出端以接收經反相的第一信號S1。因第一反相器135的電源端分別接收介面電壓VDDIO以及偏置電壓Vbias，因此第一信號S1的信號輸出電壓範圍變為偏置電壓Vbias至介面電壓VDDIO，從而讓第一開關電晶體PM1不至於因電壓過大而燒毀，從而維持電路的可靠度。
串接電晶體PM2在圖3中是以單個電晶體呈現。若輸出級電路100需要承受較高的過壓條件時，可通過增加串接電晶體PM2的串接數量來實現，例如可將串接電晶體PM2的串接數量設定為2至5個電晶體。在本揭露中，由於串接電晶體PM2的控制端（閘極端）皆為接收偏置電壓Vbias，將使得串接電晶體PM2皆為導通。換句話說，控制第一級聯電晶體組130是否全部導通是由第一開關電晶體PM1來實現，串接電晶體PM2則為常態性導通狀態。
第一電壓追隨器120包括第一電晶體M1及第二電晶體M2。第一電晶體M1的第一端（汲極端）耦接第一電壓追隨器120的第一輸入端IN11，第一電晶體M1的控制端（閘極端）耦接第一電壓追隨器120的第二輸入端IN12。第二電晶體M2的第一端（汲極端）耦接第一電壓追隨器120的第二輸入端IN12。第二電晶體M2的控制端（閘極端）耦接第一電壓追隨器120的第一輸入端IN11。第一電晶體M1的第二端（源極端）以及第二電晶體M2的第二端（源極端）相互耦接以形成第一電壓追隨器120的輸出端且產生第一追隨電壓Vtr1。如此一來，第一電壓追隨器120將偏置電壓Vbias以及輸出電壓Vo之間的電壓較低者作為第一追隨電壓Vtr1。也就是說，當偏置電壓Vbias的電壓值低於輸出電壓Vo的電壓值時，第一追隨電壓Vtr1等於偏置電壓Vbias。當輸出電壓Vo的電壓值低於偏置電壓Vbias的電壓值時，第一追隨電壓Vtr1等於輸出電壓Vo。
第二級聯電晶體組150包括第二開關電晶體NM1、至少一個第二串接電晶體（在此以單個串接電晶體NM2作為舉例）以及第二追隨電晶體NM3。第二開關電晶體NM1的第一端（源極端）接收接地電壓Vss，第二開關電晶體NM1的第二端（汲極端）耦接第二串接電晶體NM2的第一端（源極端），第二開關電晶體NM1的控制端（閘極端）接收第一信號S1。在本揭露中，第一信號S1是以0V至1.8V的電壓範圍在傳遞。第二追隨電晶體NM3的第一端（源極端）耦接第二串接電晶體NM2的第二端（汲極端）。第二追隨電晶體NM3的第二端（汲極端）耦接輸出級電路100的輸出端NP1以連接至輸出襯墊160。第二追隨電晶體NM3的控制端（閘極端）接收第二追隨電壓Vtr2。
第二電壓追隨器140包括第三電晶體M3以及第四電晶體M4。第三電晶體M3的第一端（源極端）耦接第二電壓追隨器140的第一輸入端IN21，第三電晶體M3的控制端（閘極端）耦接第二電壓追隨器140的第二輸入端IN22。第四電晶體M4的第一端（源極端）耦接第二電壓追隨器140的第二輸入端IN22，第四電晶體M4的控制端（閘極端）耦接第二電壓追隨器140的第一輸入端IN21，並且第三電晶體M3的第二端（汲極端）以及第四電晶體M4的第二端（汲極端）相互耦接以形成第二電壓追隨器140的輸出端ON2且產生第二追隨電壓Vtr2。
在此以圖2及圖3中輸出級電路100的詳細電路結構來說明當介面電壓分別為1.8V、2.5V及3.3V時各個電晶體的運作。
當介面電壓為1.8V時，偏置電壓產生器110產生0V的偏置電壓Vbias。此時，第一開關電晶體PM1所接收到反相的第一信號S1的電壓範圍為0V至1.8v。串接電晶體PM2的控制端接收0V的偏置電壓Vbias而使得串接電晶體PM2保持導通。第一電壓追隨器120比較偏置電壓Vbias（0V）以及輸出電壓Vo（電壓範圍位於0v至1.8v之間）的電壓值，以將偏置電壓Vbias以及輸出電壓Vo之間的電壓較低者（0V）設定為第一追隨電壓Vtr1。因此，第一追隨電晶體PM3的控制端接收0V的第一追隨電壓Vtr1而使得第一追隨電晶體PM3保持導通。第二開關電晶體NM1所接收到第一信號S1的電壓範圍亦為0V至1.8v。第二串接電晶體NM2的控制端接收1.8V的定額電壓VDDPST而使得串接電晶體NM2保持導通。第二電壓追隨器140比較偏置電壓Vbias（1.8V）以及輸出電壓Vo（電壓範圍位於0v至1.8v之間）的電壓值，以將偏置電壓Vbias以及輸出電壓Vo之間的電壓較高者（1.8v）設定為第二追隨電壓Vtr2。因此，第二追隨電晶體NM3的控制端接收1.8v的第二追隨電壓Vtr2而使得第第二追隨電晶體NM3常態性導通。
當介面電壓為2.5V時，偏置電壓產生器110產生0.8V至0.7V的偏置電壓Vbias。本揭露以0.8V的偏置電壓Vbias作為舉例。第一開關電晶體PM1所接收到反相的第一信號S1的電壓範圍為0.8V（偏置電壓Vbias）至2.5v（介面電壓VDDIO）。另一方面，由於串接電晶體PM2的控制端接收0.8 V的偏置電壓Vbias，使得第一開關電晶體PM1在其閘極端至源極端之間承受的耐壓為1.7V（2.5-0.8=1.7）而不超過1.98V，第一開關電晶體PM1得以正常運作。串接電晶體PM2的控制端接收0.8V的偏置電壓Vbias而使得串接電晶體PM2保持導通。第一電壓追隨器120比較偏置電壓Vbias（0.8V）以及輸出電壓Vo（電壓範圍位於0v至2.5v之間）的電壓值，以將偏置電壓Vbias以及輸出電壓Vo之間的電壓較低者（0V或0.8v）設定為第一追隨電壓Vtr1。因此，第一追隨電晶體PM3的控制端接收0V或0.8v的第一追隨電壓Vtr1而使得第一追隨電晶體PM3正常運作。
第二開關電晶體NM1所接收到第一信號S1的電壓範圍為0V至1.8v，因此第二開關電晶體NM1得以正常運作。第二串接電晶體NM2的控制端接收1.8V的定額電壓VDDPST而使得串接電晶體NM2保持導通。第二電壓追隨器140比較偏置電壓Vbias（1.8V）以及輸出電壓Vo（電壓範圍位於1.8V至2.5V之間）的電壓值，以將偏置電壓Vbias以及輸出電壓Vo之間的電壓較高者（1.8V或2.5V）設定為第二追隨電壓Vtr2。因此，第二追隨電晶體NM3的控制端接收第二追隨電壓Vtr2而使得第二追隨電晶體NM3常態性導通。
當介面電壓為3.3V時，偏置電壓產生器110產生1.8V的偏置電壓Vbias。第一開關電晶體PM1所接收到反相的第一信號S1的電壓範圍為1.8V（偏置電壓Vbias）至3.3v（介面電壓VDDIO）。另一方面，由於串接電晶體PM2的控制端接收1.8V的偏置電壓Vbias，使得第一開關電晶體PM1在其閘極端至源極端之間承受的耐壓為1.5V（3.3–1.8=1.5）而不超過1.98V，第一開關電晶體PM1得以正常運作。串接電晶體PM2的控制端接收1.8V的偏置電壓Vbias而使得串接電晶體PM2保持導通。第一電壓追隨器120比較偏置電壓Vbias（1.8V）以及輸出電壓Vo（電壓範圍位於0v至3.3v之間）的電壓值，以將偏置電壓Vbias以及輸出電壓Vo之間的電壓較低者（0V或1.8v）設定為第一追隨電壓Vtr1。因此，第一追隨電晶體PM3的控制端接收0V或1.8v的第一追隨電壓Vtr1而使得第一追隨電晶體PM3正常運作。
第二開關電晶體NM1所接收到第一信號S1的電壓範圍為0V至1.8v，因此第二開關電晶體NM1得以正常運作。第二串接電晶體NM2的控制端接收1.8V的定額電壓VDDPST而使得串接電晶體NM2保持導通。第二電壓追隨器140比較偏置電壓Vbias（1.8V）以及輸出電壓Vo（電壓範圍位於1.8V至3.3V之間）的電壓值，以將偏置電壓Vbias以及輸出電壓Vo之間的電壓較高者（1.8V或3.3V）設定為第二追隨電壓Vtr2。因此，第二追隨電晶體NM3的控制端接收第二追隨電壓。
本揭露的其他實施例可通過積體電路來實現。圖4說明根據本揭露某些實施例所述使用輸出級電路的積體電路400的示例性方塊圖。積體電路400可包括處理電路410以及輸出級電路100。處理電路410用以產生第一信號S1。輸出級電路100依據第一信號S1以輸出輸出電壓Vo。輸出級電路100的詳細結構請見上述各實施例。本揭露的其他實施例可通過輸入輸出緩衝器來實現。圖5說明根據本揭露某些實施例所述使用輸出級電路500的輸入輸出緩衝器的示例性方塊圖。輸入輸出緩衝器500可包括輸入級電路510以及輸出級電路100。輸出級電路100的詳細結構請見上述各實施例。
在實施例中，公開了一種輸出級電路。輸出級電路包括偏置電壓產生器、第一電壓追隨器、第一級聯電晶體組、第二電壓追隨器以及第二級聯電晶體組。偏置電壓產生器依據介面電壓產生偏置電壓。第一電壓追隨器包括第一輸入端、第二輸入端以及輸出端。第一輸入端接收所述偏置電壓，所述第二輸入端接收所述輸出級電路的輸出電壓，所述第一電壓追隨器將所述偏置電壓以及所述輸出電壓之間的電壓較低者作為第一追隨電壓，並將所述第一追隨電壓提供至所述第一電壓追隨器的輸出端。第一級聯電晶體組耦接所述第一電壓追隨器以及所述偏置電壓產生器。所述第一級聯電晶體組依據第一信號、所述偏置電壓以及所述第一追隨電壓來判斷是否導通其自身以將所述介面電壓作為所述輸出電壓。第二電壓追隨器包括第一輸入端、第二輸入端以及輸出端，所述第一輸入端接收定額電壓，所述第二輸入端接收所述輸出級電路的所述輸出電壓，所述第二電壓追隨器將所述定額電壓以及所述輸出電壓之間的電壓較高者作為第二追隨電壓，並將所述第二追隨電壓提供至所述第二電壓追隨器的輸出端。第二級聯電晶體組耦接所述第二電壓追隨器。所述第二級聯電晶體組依據所述第一信號、所述定額電壓以及所述第二追隨電壓來判斷是否導通其自身以將接地電壓作為所述輸出電壓。
在一些實施例中，所述第一級聯電晶體組包括第一開關電晶體、至少一個第一串接電晶體以及第一追隨電晶體。第一開關電晶體的第一端接收所述介面電壓，所述第一開關電晶體的控制端接收反相的所述第一信號。至少一個第一串接電晶體的控制端接收所述偏置電壓，所述至少一個第一串接電晶體耦接所述第一開關電晶體的第二端。第一追隨電晶體的第一端耦接所述至少一個第一串接電晶體，所述第一追隨電晶體的第二端耦接所述輸出級電路的輸出端，且所述第一追隨電晶體的控制端接收所述第一追隨電壓。
在一些實施例中，輸出級電路進一步包括第一反相器。所述第一反相器的第一電源端接收所述介面電壓，所述第一反相器的第二電源端接收所述偏置電壓，所述第一反相器的輸入端接收所述第一信號，且所述第一開關電晶體的控制端耦接所述第一反相器的輸出端以提供經反相的所述第一信號。
在一些實施例中，所述第二級聯電晶體組包括第二開關電晶體、至少一個第二串接電晶體以及第二追隨電晶體。第二開關電晶體的第一端接收所述接地電壓，所述第二開關電晶體的控制端接收所述第一信號。至少一個第二串接電晶體的控制端接收所述定額電壓，所述至少一個第二串接電晶體耦接所述第二開關電晶體的第二端。第二追隨電晶體的第一端耦接所述至少一個第二串接電晶體，所述第二追隨電晶體的第二端耦接所述輸出級電路的輸出端，且所述第二追隨電晶體的控制端接收所述第二追隨電壓。
在一些實施例中，所述第一電壓追隨器包括第一電晶體以及第二電晶體。第一電晶體的第一端耦接所述第一電壓追隨器的所述第一輸入端，所述第一電晶體的控制端耦接所述第一電壓追隨器的所述第二輸入端。第二電晶體的第一端耦接所述第一電壓追隨器的所述第二輸入端，所述第二電晶體的控制端耦接所述第一電壓追隨器的所述第一輸入端，並且所述第一電晶體的第二端以及所述第二電晶體的第二端相互耦接以形成所述第一電壓追隨器的輸出端且產生所述第一追隨電壓。
在一些實施例中，所述第二電壓追隨器包括第三電晶體以及第四電晶體。第三電晶體的第一端耦接所述第二電壓追隨器的所述第一輸入端，所述第三電晶體的控制端耦接所述第二電壓追隨器的所述第二輸入端。第四電晶體的第一端耦接所述第二電壓追隨器的所述第二輸入端，所述第四電晶體的控制端耦接所述第二電壓追隨器的所述第一輸入端，並且所述第三電晶體的第二端以及所述第四電晶體的第二端相互耦接以形成所述第二電壓追隨器的輸出端且產生所述第二追隨電壓。
在一些實施例中，第一級聯電晶體組中的電晶體以及所述第二電壓追隨器中的電晶體為P通道金屬氧化物半導體場效電晶體，所述第二級聯電晶體組中的電晶體以及所述第一電壓追隨器中的電晶體為N通道金屬氧化物半導體場效電晶體。
在一些實施例中，所述偏置電壓產生器包括第一電壓電晶體、第二電壓電晶體以及第三電壓電晶體。第一電壓電晶體的第一端接收所述接地電壓，其控制端接收第一介面電壓信號。第二電壓電晶體的第一端接收核心電壓，其控制端接收第二介面電壓信號。第三電壓電晶體的第一端接收所述定額電壓，其控制端接收第三介面電壓信號。第一電壓電晶體的第二端、所述第二電壓電晶體的第二端以及所述第三電壓電晶體的第二端皆耦接至所述偏置電壓產生器的輸出端。所述偏置電壓產生器依據所述第一介面電壓信號、所述第二介面電壓信號以及所述第三介面電壓信號以產生所述偏置電壓。所述定額電壓大於所述核心電壓。所述核心電壓大於所述接地電壓。
在一些實施例中，所述輸出級電路由16奈米、10奈米或7奈米的半導體工藝所製造。所述定額電壓為1.8V。所述介面電壓為選自1.8V、2.5V及3.3V的其中一個。
在一些實施例中，當所述介面電壓為1.8V時，所述偏置電壓產生器所產生的所述偏置電壓為0V；當所述介面電壓為2.5V時，所述偏置電壓產生器所產生的所述偏置電壓為0.8V；當所述介面電壓為3.3V時，所述偏置電壓產生器所產生的所述偏置電壓為1.8V。
在實施例中，公開了一種積體電路。積體電路包括處理電路以及輸出級電路。處理電路用以產生第一信號。輸出級電路耦接所述處理電路。輸出級電路依據所述第一信號以輸出所述輸出電壓。輸出級電路包括偏置電壓產生器、第一電壓追隨器、第一級聯電晶體組、第二電壓追隨器以及第二級聯電晶體組。偏置電壓產生器依據介面電壓產生偏置電壓。第一電壓追隨器包括第一輸入端、第二輸入端以及輸出端。第一輸入端接收所述偏置電壓，所述第二輸入端接收所述輸出級電路的輸出電壓，所述第一電壓追隨器將所述偏置電壓以及所述輸出電壓之間的電壓較低者作為第一追隨電壓，並將所述第一追隨電壓提供至所述第一電壓追隨器的輸出端。第一級聯電晶體組耦接所述第一電壓追隨器以及所述偏置電壓產生器。所述第一級聯電晶體組依據第一信號、所述偏置電壓以及所述第一追隨電壓來判斷是否導通其自身以將所述介面電壓作為所述輸出電壓。第二電壓追隨器包括第一輸入端、第二輸入端以及輸出端，所述第一輸入端接收定額電壓，所述第二輸入端接收所述輸出級電路的所述輸出電壓，所述第二電壓追隨器將所述定額電壓以及所述輸出電壓之間的電壓較高者作為第二追隨電壓，並將所述第二追隨電壓提供至所述第二電壓追隨器的輸出端。第二級聯電晶體組耦接所述第二電壓追隨器。所述第二級聯電晶體組依據所述第一信號、所述定額電壓以及所述第二追隨電壓來判斷是否導通其自身以將接地電壓作為所述輸出電壓。
在一些實施例中，所述第一級聯電晶體組包括第一開關電晶體、至少一個第一串接電晶體以及第一追隨電晶體。第一開關電晶體的第一端接收所述介面電壓，所述第一開關電晶體的控制端接收反相的所述第一信號。至少一個第一串接電晶體的控制端接收所述偏置電壓，所述至少一個第一串接電晶體耦接所述第一開關電晶體的第二端。第一追隨電晶體的第一端耦接所述至少一個第一串接電晶體，所述第一追隨電晶體的第二端耦接所述輸出級電路的輸出端，且所述第一追隨電晶體的控制端接收所述第一追隨電壓。
在一些實施例中，輸出級電路進一步包括第一反相器。所述第一反相器的第一電源端接收所述介面電壓，所述第一反相器的第二電源端接收所述偏置電壓，所述第一反相器的輸入端接收所述第一信號，且所述第一開關電晶體的控制端耦接所述第一反相器的輸出端以提供經反相的所述第一信號。
在一些實施例中，所述第二級聯電晶體組包括第二開關電晶體、至少一個第二串接電晶體以及第二追隨電晶體。第二開關電晶體的第一端接收所述接地電壓，所述第二開關電晶體的控制端接收所述第一信號。至少一個第二串接電晶體的控制端接收所述定額電壓，所述至少一個第二串接電晶體耦接所述第二開關電晶體的第二端。第二追隨電晶體的第一端耦接所述至少一個第二串接電晶體，所述第二追隨電晶體的第二端耦接所述輸出級電路的輸出端，且所述第二追隨電晶體的控制端接收所述第二追隨電壓。
在一些實施例中，所述第一電壓追隨器包括第一電晶體以及第二電晶體。第一電晶體的第一端耦接所述第一電壓追隨器的所述第一輸入端，所述第一電晶體的控制端耦接所述第一電壓追隨器的所述第二輸入端。第二電晶體的第一端耦接所述第一電壓追隨器的所述第二輸入端，所述第二電晶體的控制端耦接所述第一電壓追隨器的所述第一輸入端，並且所述第一電晶體的第二端以及所述第二電晶體的第二端相互耦接以形成所述第一電壓追隨器的輸出端且產生所述第一追隨電壓。
在一些實施例中，所述第二電壓追隨器包括第三電晶體以及第四電晶體。第三電晶體的第一端耦接所述第二電壓追隨器的所述第一輸入端，所述第三電晶體的控制端耦接所述第二電壓追隨器的所述第二輸入端。第四電晶體的第一端耦接所述第二電壓追隨器的所述第二輸入端，所述第四電晶體的控制端耦接所述第二電壓追隨器的所述第一輸入端，並且所述第三電晶體的第二端以及所述第四電晶體的第二端相互耦接以形成所述第二電壓追隨器的輸出端且產生所述第二追隨電壓。
在一些實施例中，第一級聯電晶體組中的電晶體以及所述第二電壓追隨器中的電晶體為P通道金屬氧化物半導體場效電晶體，所述第二級聯電晶體組中的電晶體以及所述第一電壓追隨器中的電晶體為N通道金屬氧化物半導體場效電晶體。
在一些實施例中，所述輸出級電路由16奈米、10奈米或7奈米的半導體工藝所製造。所述定額電壓為1.8V。所述介面電壓為選自1.8V、2.5V及3.3V的其中一個。
在一些實施例中，當所述介面電壓為1.8V時，所述偏置電壓產生器所產生的所述偏置電壓為0V；當所述介面電壓為2.5V時，所述偏置電壓產生器所產生的所述偏置電壓為0.8V；當所述介面電壓為3.3V時，所述偏置電壓產生器所產生的所述偏置電壓為1.8V。
在實施例中，公開了一種輸入輸出緩衝器。輸入輸出緩衝器包括輸出級電路。輸出級電路包括偏置電壓產生器、第一電壓追隨器、第一級聯電晶體組、第二電壓追隨器以及第二級聯電晶體組。偏置電壓產生器依據介面電壓產生偏置電壓。第一電壓追隨器包括第一輸入端、第二輸入端以及輸出端。第一輸入端接收所述偏置電壓，所述第二輸入端接收所述輸出級電路的輸出電壓，所述第一電壓追隨器將所述偏置電壓以及所述輸出電壓之間的電壓較低者作為第一追隨電壓，並將所述第一追隨電壓提供至所述第一電壓追隨器的輸出端。第一級聯電晶體組耦接所述第一電壓追隨器以及所述偏置電壓產生器。所述第一級聯電晶體組依據第一信號、所述偏置電壓以及所述第一追隨電壓來判斷是否導通其自身以將所述介面電壓作為所述輸出電壓。第二電壓追隨器包括第一輸入端、第二輸入端以及輸出端，所述第一輸入端接收定額電壓，所述第二輸入端接收所述輸出級電路的所述輸出電壓，所述第二電壓追隨器將所述定額電壓以及所述輸出電壓之間的電壓較高者作為第二追隨電壓，並將所述第二追隨電壓提供至所述第二電壓追隨器的輸出端。第二級聯電晶體組耦接所述第二電壓追隨器。所述第二級聯電晶體組依據所述第一信號、所述定額電壓以及所述第二追隨電壓來判斷是否導通其自身以將接地電壓作為所述輸出電壓。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧輸出級電路
110‧‧‧偏置電壓產生器
120‧‧‧第一電壓追隨器
130‧‧‧第一級聯電晶體組
135‧‧‧第一反相器
140‧‧‧第二電壓追隨器
150‧‧‧第二級聯電晶體組
160‧‧‧輸出襯墊
400‧‧‧積體電路
S1‧‧‧第一信號
Vo‧‧‧輸出電壓
Vbias‧‧‧偏置電壓
Vtr1‧‧‧第一追隨電壓
Vtr2‧‧‧第二追隨電壓
VDDIO‧‧‧介面電壓
VDDPST‧‧‧定額電壓
Vss‧‧‧接地電壓
IN11、IN12‧‧‧第一輸入端
IN21、IN22‧‧‧第二輸入端
ON1、ON2‧‧‧輸出端
VDD‧‧‧核心電壓
VM1-VM3‧‧‧電壓電晶體
P1-P3‧‧‧路徑
Con18‧‧‧第一介面電壓信號
Con25‧‧‧第二介面電壓信號
Con33‧‧‧第三介面電壓信號
PM1‧‧‧第一開關電晶體
PM2‧‧‧第一串接電晶體
PM3‧‧‧第一追隨電晶體
NM1‧‧‧第二開關電晶體
NM2‧‧‧第二串接電晶體
NM3‧‧‧第二追隨電晶體
M1、M2、M3、M4‧‧‧電晶體
圖1說明根據本揭露某些實施例的輸出級電路的示例性方塊圖。 圖2說明根據本揭露某些實施例的偏置電壓產生器的電路圖。 圖3說明根據本揭露某些實施例中輸出級電路的第一電壓追隨器、第一反相器、第一級聯電晶體組、第二電壓追隨器以及第二級聯電晶體組的電路圖。 圖4說明根據本揭露某些實施例所述使用輸出級電路的積體電路的示例性方塊圖。 圖5說明根據本揭露某些實施例所述使用輸出級電路的輸入輸出緩衝器的示例性方塊圖。

Claims (1)

  1. 一種輸出級電路，包括： 偏置電壓產生器，依據介面電壓產生偏置電壓； 第一電壓追隨器，包括第一輸入端、第二輸入端以及輸出端，所述第一輸入端接收所述偏置電壓，所述第二輸入端接收所述輸出級電路的輸出電壓，所述第一電壓追隨器將所述偏置電壓以及所述輸出電壓之間的電壓較低者作為第一追隨電壓，並將所述第一追隨電壓提供至所述第一電壓追隨器的輸出端； 第一級聯電晶體組，耦接所述第一電壓追隨器以及所述偏置電壓產生器，所述第一級聯電晶體組依據第一信號、所述偏置電壓以及所述第一追隨電壓來判斷是否導通其自身以將所述介面電壓作為所述輸出電壓； 第二電壓追隨器，包括第一輸入端、第二輸入端以及輸出端，所述第一輸入端接收定額電壓，所述第二輸入端接收所述輸出級電路的所述輸出電壓，所述第二電壓追隨器將所述定額電壓以及所述輸出電壓之間的電壓較高者作為第二追隨電壓，並將所述第二追隨電壓提供至所述第二電壓追隨器的輸出端；以及 第二級聯電晶體組，耦接所述第二電壓追隨器，所述第二級聯電晶體組依據所述第一信號、所述定額電壓以及所述第二追隨電壓來判斷是否導通其自身以將接地電壓作為所述輸出電壓。
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