JP2013150092A - インターフェイス回路、および、半導体記憶装置 - Google Patents

Abstract

【課題】広い電源電圧範囲でより高速に動作することが可能なインターフェイス回路を提供する。
【解決手段】インターフェイス回路は、第１の電源電圧が印加される第１の電源端子にソースおよびバッグゲートが接続され、出力信号を出力する出力端子にドレインが接続された第１導電型の第１のＭＯＳトランジスタを備える。インターフェイス回路は、前記出力端子にドレインが接続され、固定電位にソースおよびバッグゲートが接続された第２導電型の第２のＭＯＳトランジスタを備える。インターフェイス回路は、前記第１の電源端子にドレインが接続され、前記出力端子にソースおよびバッグゲートが接続された第２導電型の第３のＭＯＳトランジスタを備える。
【選択図】図２

Description

本発明の実施形態は、インターフェイス回路、および、半導体記憶装置に関する。

従来のインターフェイス回路では、入力端子の電源電圧を下げると最終段のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの動作電流が小さくなる。このため、インターフェイス回路の動作速度が低下してしまう。

すなわち、上記従来のインターフェイス回路は、高い電圧から低い電圧まで広範囲の電源電圧で動作速度を下げずに動作させることができない。

特開２００９−２６０８３２

広い電源電圧範囲でより高速に動作することが可能なインターフェイス回路、および、半導体記憶装置を提供する。

実施例に従ったインターフェイス回路は、第１の電源電圧が印加される第１の電源端子にソースが接続され、出力信号を出力する出力端子にドレインが接続された第１導電型の第１のＭＯＳトランジスタを備える。インターフェイス回路は、前記出力端子にドレインが接続され、固定電位にソースが接続された第２導電型の第２のＭＯＳトランジスタを備える。インターフェイス回路は、前記第１の電源端子にドレインが接続され、前記出力端子にソースが接続された第２導電型の第３のＭＯＳトランジスタを備える。インターフェイス回路は、前記第１の電源端子から供給される前記第１の電源電圧により駆動し、信号端子に入力されるデジタル信号に応じた第１のゲート制御信号を前記第１のＭＯＳトランジスタのゲートに出力する第１のプリドライバ回路を備える。インターフェイス回路は、前記第１の電源電圧よりも高い第２の電源電圧が印加される第２の電源端子から供給される前記第２の電源電圧により駆動し、前記第１のゲート制御信号と同じ位相の第２のゲート制御信号を前記第２のＭＯＳトランジスタのゲートに出力する第２のプリドライバ回路を備える。インターフェイス回路は、前記第２の電源端子から供給される前記第２の電源電圧により駆動し、前記第１のゲート制御信号に対して位相が反転している第３のゲート制御信号を前記第３のＭＯＳトランジスタのゲートに出力する第３のプリドライバ回路を備える。

図１は、実施例１に係る半導体記憶装置１０００の構成を示すブロック図である。 図２は、図１に示すインターフェイス回路１００の構成の一例を示す回路図である。 図３は、実施例２に係るインターフェイス回路２００の構成の一例を示す回路図である。 図４は、実施例３に係るインターフェイス回路３００の構成の一例を示す回路図である。 図５は、実施例４に係るインターフェイス回路４００の構成の一例を示す回路図である。

以下、各実施例について、図面に基づいて説明する。

図１は、実施例１に係る半導体記憶装置１０００の構成を示すブロック図である。また、図２は、図１に示すインターフェイス回路１００の構成の一例を示す回路図である。

図１に示すように、半導体記憶装置１０００は、メモリ１００２と、コントローラ１００１と、を備える。

メモリ１００２は、インターフェイス回路１００を有し、データを書き込みおよび読み出しが可能である。このメモリ１００２は、例えば、ＮＡＮＤ型フラッシュメモリである。

コントローラ１００１は、メモリ１００２のインターフェイス回路１００との間で信号を入出力するインターフェイス回路１０１を有し、メモリの動作を制御するようになっている。

メモリ１００２のインターフェイス回路１００は、例えば、図２に示す回路構成を有する。なお、コントローラ１００１のインターフェイス回路１０１も、同様に、図２に示す回路構成を有するようにしてもよい。

ここで、図２に示すように、インターフェイス回路１００は、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第２導電型の第２のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ２と、第２導電型の第３のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ３と、第１のプリドライバ回路ＰＤ１と、第２のプリドライバ回路ＰＤ２と、第３のプリドライバ回路ＰＤ３と、を備える。

第１の電源端子ＴＤ１には、第１の電源電圧ＶＤＤ１が印加されるようになっている。

また、第２の電源端子ＴＤ２には、第１の電源電圧ＶＤＤ１よりも高い第２の電源電圧ＶＤＤ２が印加されるようになっている。

すなわち、このインターフェイス回路１００には、異なる２つの電源が備えられている。

また、第１のＭＯＳトランジスタＭ１は、第１の電源電圧ＶＤＤ１が印加される第１の電源端子ＴＤ１にソースおよびバッグゲートが接続され、出力信号Ｓｏｕｔを出力する出力端子ＴＩＯにドレインが接続されている。

第２のＭＯＳトランジスタＭ２は、出力端子ＴＩＯにドレインが接続され、固定電位（ここでは、例えば、接地電位）にソースおよびバッグゲートが接続されている。

第３のＭＯＳトランジスタＭ３は、第１の電源端子ＴＤ１にドレインが接続され、出力端子ＴＩＯにソースおよびバッグゲートが接続されている。すなわち、第１のＭＯＳトランジスタＭ１と第３のＭＯＳトランジスタＭ３とは、第１の電源端子ＴＤ１と出力端子ＴＩＯとの間で並列に接続されている。

第１のプリドライバ回路ＰＤ１は、第１の電源端子ＴＤ１から供給される第１の電源電圧ＶＤＤ１により駆動するようになっている。この第１のプリドライバ回路ＰＤ１は、信号端子ＴＳに入力されるデジタル信号（出力信号）Ｓｄに応じた第１のゲート制御信号ＳＧ１を、第１のＭＯＳトランジスタＭ１のゲートに出力するようになっている。

この第１のプリドライバ回路ＰＤ１は、例えば、図２に示すように、第１のバッファＢ１である。この第１のバッファＢ１は、信号端子ＴＳに入力が接続され、第１のＭＯＳトランジスタＭ１のゲートに出力が接続され、第１の電源端子ＴＤ１から供給される第１の電源電圧ＶＤＤ１により駆動するようになっている。

第２のプリドライバ回路ＰＤ２は、第２の電源電圧ＶＤＤ２が印加される第２の電源端子ＴＤ２から供給される第２の電源電圧ＶＤＤ２により駆動するようになっている。この第２のプリドライバ回路ＰＤ２は、第１のゲート制御信号ＳＧ１と同じ位相の第２のゲート制御信号ＳＧ２を第２のＭＯＳトランジスタＭ２のゲートに出力するようになっている。

例えば、図２に示すように、第２のプリドライバ回路ＰＤ２は、第２のバッファＢ２である。この第２のバッファＢ２は、信号端子ＴＳに入力が接続され、第２のＭＯＳトランジスタＭ２のゲートに出力が接続され、第２の電源端子ＴＤ２から供給される第２の電源電圧ＶＤＤ２により駆動するようになっている。

第３のプリドライバ回路ＰＤ３は、第２の電源端子ＴＤ２から供給される第２の電源電圧ＶＤＤ２により駆動するようになっている。この第３のプリドライバ回路ＰＤ３は、第１のゲート制御信号ＳＧ１に対して位相が反転している第３のゲート制御信号ＳＧ３を第３のＭＯＳトランジスタＭ３のゲートに出力するようになっている。

例えば、図２に示すように、この第３のプリドライバ回路ＰＤ３は、インバータＩＮ１である。このインバータＩＮ１は、信号端子ＴＳに入力が接続され、第３のＭＯＳトランジスタＭ３のゲートに出力が接続され、第２の電源端子ＴＤ２から供給される第２の電源電圧ＶＤＤ２により駆動するようになっている。

ここで、以上のような構成・機能を有するインターフェイス回路１００の動作特性について説明する。

既述のように、第２のゲート制御信号ＳＧ２は、第１のゲート制御信号ＳＧ１と同じ位相である。これにより、第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２とは、データ信号Ｓｄに応じて、相補的にオン／オフが制御されるようになっている。

また、第３のゲート制御信号ＳＧ３は、第１のゲート制御信号ＳＧ１に対して位相が反転している。これにより、第１のＭＯＳトランジスタＭ１と第３のＭＯＳトランジスタＭ３とは、デジタル信号Ｓｄに応じて、同期してオン／オフが制御されるようになっている。

また、既述のように、第１のプリドライバ回路ＰＤ１は、第１の電源電圧ＶＤＤ１で駆動し、第２、第３のプリドライバ回路ＰＤ２、ＰＤ３は、第１の電源電圧ＶＤＤ１より高い第２の電源電圧ＶＤＤ２で駆動する。すなわち、第１のゲート制御信号ＳＧ１のレベルよりも、第２、第３のゲート制御信号ＳＧ２、ＳＧ３のレベルの方が大きい。これにより、第１のＭＯＳトランジスタＭ１の動作電流よりも、第２、第３のＭＯＳトランジスタＭ２、Ｍ３の動作電流の方が大きい。したがって、第１の電源電圧ＶＤＤ１のレベルが下がって第１のＭＯＳトランジスタＭ１が高速動作できない場合でも、第２、第３のＭＯＳトランジスタＭ２、Ｍ３は高速動作可能である。

以上より、第１の電源電圧ＶＤＤ１が該所定値未満場合には、第１のＭＯＳトランジスタＭ１は動作速度が低下するが、高速動作が可能な第３のＭＯＳトランジスタＭ３が出力端子ＴＩＯをプルアップするように動作し、また、高速動作が可能な第２のＭＯＳトランジスタＭ２が出力端子ＴＩＯをプルダウンするように動作する。

一方、第１の電源電圧ＶＤＤ１が所定値以上場合は、第１、第３のＭＯＳトランジスタＭ１、Ｍ３が出力端子ＴＩＯをプルアップするように動作し、また、第２のＭＯＳトランジスタＭ２が出力端子ＴＩＯをプルダウンするように動作する。

このように、インターフェイス回路１００は、デジタル信号Ｓｄに応じて、広い電源電圧範囲でより高速に出力信号Ｓｏｕｔを出力することができる。

特に、インターフェイス回路１００は、低電力化のために低電源電圧化しても、高速動作が可能である。

以上のように、本実施例１に係るインターフェイス回路によれば、広い電源電圧範囲でより高速に動作することができる。

既述の実施例１においては、第１の電源電圧の値に拘わらず、第１、第３のＭＯＳトランジスタは動作するように制御が実行される。

本実施例２においては、第１の電源電圧の値に応じて、第１および第３のＭＯＳトランジスタの何れか一方を動作させる構成の一例について、説明する。

図３は、実施例２に係るインターフェイス回路２００の構成の一例を示す回路図である。なお、この図３において、図２と同じ符号は、実施例１と同様の構成を示す。また、この実施例２に係るインターフェイス回路２００は、実施例１のインターフェイス回路１００と同様に、図１に示す半導体記憶装置１０００に適用される。

図３に示すように、インターフェイス回路２００は、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第２導電型の第２のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ２と、第２導電型の第３のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ３と、第１のプリドライバ回路ＰＤ１と、第２のプリドライバ回路ＰＤ２と、第３のプリドライバ回路ＰＤ３と、制御回路ＣＯＮと、を備える。

すなわち、インターフェイス回路２００は、実施例１と比較して、制御回路ＣＯＮをさらに備える。

ここで、第１のプリドライバ回路ＰＤ１は、例えば、図３に示すように、ＮＡＮＤ回路Ｎである。このＮＡＮＤ回路Ｎは、信号端子ＴＳおよび制御回路ＣＯＮの出力に入力が接続され、第１のＭＯＳトランジスタＭ１のゲートに出力が接続され、第１の電源端子ＴＤ１から供給される第１の電源電圧ＶＤＤ１により駆動するようになっている。

また、第２のプリドライバ回路ＰＤ２は、例えば、図３に示すように、インバータＩＮ２である。このインバータＩＮ２は、信号端子ＴＳに入力が接続され、第２のＭＯＳトランジスタＭ２のゲートに出力が接続され、第２の電源端子ＴＤ２から供給される第２の電源電圧ＶＤＤ２により駆動するようになっている。

また、第３のプリドライバ回路ＰＤ３は、例えば、図３に示すように、ＡＮＤ回路Ａである。このＡＮＤ回路Ａは、信号端子ＴＳに非反転入力が接続され、制御回路ＣＯＮの出力に反転入力が接続され、第３のＭＯＳトランジスタＭ３のゲートに出力が接続され、第２の電源端子ＴＤ２から供給される第２の電源電圧ＶＤＤ２により駆動するようになっている。

制御回路ＣＯＮは、第１の電源端子ＴＤ１の第１の電源電圧ＶＤＤ１を検出し、検出した第１の電源端子ＴＤ１の第１の電源電圧ＶＤＤ１と予め設定された規定値とを比較し、この比較結果に応じて、駆動させるＭＯＳトランジスタを切り替えるようになっている。

例えば、制御回路ＣＯＮは、第１の電源電圧ＶＤＤ１が該規定値未満の場合には、第１の切替制御信号ＳＣ１（例えば、“Ｌｏｗ”レベル）を出力して第１のプリドライバ回路ＰＤ１から第１のＭＯＳトランジスタＭ１をオフする信号（例えば、“Ｈｉｇｈ”レベル）を出力させ且つ第３のプリドライバ回路ＰＤ３からデジタル信号Ｓｄに応じた第３のゲート制御信号ＳＧ３を出力させる。

すなわち、第１の電源電圧ＶＤＤ１が該規定値未満の場合には、高速動作が可能な第３のＭＯＳトランジスタＭ３が出力端子ＴＩＯをプルアップするように動作し、また、高速動作が可能な第２のＭＯＳトランジスタＭ２が出力端子ＴＩＯをプルダウンするように動作する。

一方、制御回路ＣＯＮは、第１の電源電圧ＶＤＤ１が該規定値以上の場合には、第２の切替制御信号ＳＣ２（例えば、“Ｈｉｇｈ”レベル）を出力して第１のプリドライバ回路ＰＤ１からデジタル信号Ｓｄに応じた第１のゲート制御信号ＳＧ１を出力させ且つ第３のプリドライバ回路ＰＤ３から第３のＭＯＳトランジスタＭ３をオフする信号（例えば“Ｌｏｗ”レベル）を出力させる。

すなわち、第１の電源電圧ＶＤＤ１が該規定値以上の場合には、第１のＭＯＳトランジスタＭ１が出力端子ＴＩＯをプルアップするように動作し、また、第２のＭＯＳトランジスタＭ２が出力端子ＴＩＯをプルダウンするように動作する。

これにより、インターフェイス回路２００は、実施例１と比較して、出力端子ＴＩＯをプルアップするために動作するＭＯＳトランジスタが１つであるので、出力端子ＴＩＯの出力信号Ｓｏｕｔの波形の品質を良好に保つことができる。

なお、インターフェイス回路２００のその他の構成・機能は、実施例１と同様である。

すなわち、本実施例２に係るインターフェイス回路によれば、実施例１と同様に、広い電源電圧範囲でより高速に動作することができる。

既述の実施例１では、第３のプリドライバ回路がインバータである例について説明した。

本実施例３では、実施例1の回路構成に対して、第３のＭＯＳトランジスタのゲートに印加する電圧を、第２の電源電圧ＶＤＤ２よりも高くするように昇圧する機能を加えて、より確実に第３のＭＯＳトランジスタを駆動させることが可能な、第３のプリドライバ回路の構成例について、説明する。

図４は、実施例３に係るインターフェイス回路３００の構成の一例を示す回路図である。なお、この図４において、図２と同じ符号は、実施例１と同様の構成を示す。また、この図４においては、第３のプリドライバ回路ＰＤ３の回路構成に注目しているため、インターフェイス回路３００の構成要素の一部は省略されているが、この省略された部分は実施例１と同様である。また、この実施例３に係るインターフェイス回路３００は、実施例１のインターフェイス回路１００と同様に、図１に示す半導体記憶装置１０００に適用される。

ここで、例えば、第３のプリドライバ回路ＰＤ３は、図４に示すように、第１導電型の第４のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ４と、第１導電型の第５のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ５と、第２導電型の第６のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ６と、第１の昇圧用バッファＢｂ１と、第２の昇圧用バッファＢｂ２と、昇圧用容量Ｃｂと、昇圧用インバータＩＮｂと、を有する。

第４のＭＯＳトランジスタＭ４は、第２の電源端子ＴＤ２にソースが接続され、ドレインとバッグゲートとが接続されている。

第５のＭＯＳトランジスタＭ５は、第４のＭＯＳトランジスタＭ４のドレインにソースおよびバッグゲートが接続され、第３のＭＯＳトランジスタＭ３のゲートにドレインが接続されている。

第６のＭＯＳトランジスタＭ６は、第５のＭＯＳトランジスタＭ５のドレインにドレインが接続され、固定電位（接地電位）にソースおよびバッグゲートが接続されている。

第１の昇圧用バッファＢｂ１は、信号端子ＴＳに入力が接続され、第４のＭＯＳトランジスタＭ４のゲートに出力が接続されている。この第１の昇圧用バッグゲートＢｂ１は、第２の電源端子ＴＤ２から供給される第２の電源電圧ＶＤＤ２により駆動するようになっている。

第２の昇圧用バッファＢｂ２は、信号端子ＴＳに入力が接続されている。この第２の昇圧用バッファＢｂ２は、第２の電源端子ＴＤ２から供給される第２の電源電圧ＶＤＤ２により駆動するようになっている。

昇圧用容量Ｃｂは、第２の昇圧用バッファＢｂ２の出力と第４のＭＯＳトランジスタＭ４のドレインとの間に接続されている。

昇圧用インバータＩＮｂは、信号端子ＴＳに入力が接続され、第６のＭＯＳトランジスタＭ６のゲートに出力が接続されている。この昇圧用インバータＩＮｂは、第２の電源端子ＴＤ２から供給される第２の電源電圧ＶＤＤ２により駆動するようになっている。

ここで、以上のような構成を有する第３のプリドライバ回路ＰＤ３の動作の一例について説明する。

例えば、デジタル信号Ｓｄが“Ｌｏｗ”レベルの場合、第４、第６のＭＯＳトランジスタＭ４、Ｍ６がオンし、第５のＭＯＳトランジスタＭ５がオフする。

これにより、第３のＭＯＳトランジスタＭ３のゲート電圧（第３のゲート制御信号ＳＧ３）が０Ｖ（“Ｌｏｗ”レベル）になり、昇圧用容量Ｃｂは一端が正、他端が負の極性で第２の電源電圧ＶＤＤ２に充電される。

そして、デジタル信号Ｓｄが“Ｈｉｇｈ”レベルの場合、第４、第６のＭＯＳトランジスタＭ４、Ｍ６がオフし、第５のＭＯＳトランジスタＭ５がオンする。

この場合、昇圧用容量Ｃｂに充電された第２の電源端子２の電圧よりも高い電圧が第３のＭＯＳトランジスタＭ３のゲートに供給され、第３のＭＯＳトランジスタＭ３のゲート電圧が“Ｈｉｇｈ”レベルになる。

このように、インターフェイス回路３００の第３のプリドライバ回路ＰＤ３は、第２の電源電圧ＶＤＤ２を昇圧して第２の電源電圧ＶＤＤ２より高い電圧を出力することが可能である。

これにより、第２の電源電圧ＶＤＤ２が低下しても、より確実に第３のＭＯＳトランジスタＭ３を駆動させることができる。

すなわち、インターフェイス回路３００は、第１の電源電圧ＶＤＤ１が高いときには第１のＭＯＳトランジスタＭ１で駆動し、第２の電源電圧ＶＤＤ２が低いときには第３のＭＯＳトランジスタＭ３で駆動することができるので、広い電源電圧範囲で動作させることが可能となる。

なお、インターフェイス回路３００のその他の構成・機能は、実施例１と同様である。

すなわち、本実施例３に係るインターフェイス回路によれば、実施例１と同様に、広い電源電圧範囲でより高速に動作することができる。

既述の実施例１では、第１のプリドライバ回路がバッファである例について説明した。

本実施例４では、実施例1の回路構成に対して、第１のＭＯＳトランジスタのゲートに印加する電圧を、負電圧にする機能を加えて、より確実に第１のＭＯＳトランジスタを駆動させることが可能な、第１のプリドライバ回路の構成例について、説明する。

図５は、実施例４に係るインターフェイス回路４００の構成の一例を示す回路図である。なお、この図５において、図２と同じ符号は、実施例１と同様の構成を示す。また、この図５においては、第１のプリドライバ回路ＰＤ１の回路構成に注目しているため、インターフェイス回路３００の構成要素の一部は省略されているが、この省略された部分は実施例１と同様である。また、この実施例４に係るインターフェイス回路４００は、実施例１のインターフェイス回路１００と同様に、図１に示す半導体記憶装置１０００に適用される。

ここで、例えば、第１のプリドライバ回路ＰＤ１は、図５に示すように、第１の負電圧用バッファＢｎ１と、第２の負電圧用バッファＢｎ２と、第１の負電圧用インバータＩＮｎ１と、第２の負電圧用インバータＩＮｎ２と、負電圧用容量Ｃｎと、第２導電型の第７のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ７と、第１導電型の第８のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ８と、第２導電型の第９のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ９と、を有する。

第１の負電圧用バッファＢｎ１は、信号端子ＴＳに入力が接続されている。この第１の負電圧用バッファＢｎ１は、第１の電源端子ＴＤ１から供給される第１の電源電圧ＶＤＤ１により駆動するようになっている。

負電圧用容量Ｃｎは、第１の負電圧用バッファＢｎ１の出力に一端が接続されている。

第７のＭＯＳトランジスタＭ７は、負電圧用容量Ｃｎの他端にドレインおよびバッグゲートが接続され、固定電位（接地電位）にソースが接続されている。

第２の負電圧用バッファＢｎ２は、信号端子ＴＳに入力が接続され、第７のＭＯＳトランジスタＭ７のゲートに出力が接続されている。この第２の負電圧用バッファＢｎ２は、第１の電源端子ＴＤ１から供給される第１の電源電圧ＶＤＤ１により駆動するようになっている。

第８のＭＯＳトランジスタＭ８は、第１の電源端子ＴＤ１にソースおよびバッグゲートが接続されている。

第１の負電圧用インバータＩＮｎ１は、信号端子ＴＳに入力が接続され、第８のＭＯＳトランジスタＭ８のゲートに出力が接続されている。この第１の負電圧用インバータＩＮｎ１は、第１の電源端子ＴＤ１から供給される第１の電源電圧ＶＤＤ１により駆動するようになっている。

第９のＭＯＳトランジスタＭ９は、第８のＭＯＳトランジスタＭ８のドレインにドレインが接続され、負電圧用容量Ｃｎの他端にソースおよびバッグゲートが接続されている。

第２の負電圧用インバータＩＮｎ２は、信号端子ＴＳに入力が接続され、第９のＭＯＳトランジスタＭ９のゲートに出力が接続されている。この第２の負電圧用インバータＩＮｎ２は、第１の電源端子ＴＤ１から供給される第１の電源電圧ＶＤＤ１により駆動するようになっている。

ここで、以上のような構成を有する第１のプリドライバ回路ＰＤ１の動作の一例について説明する。

例えば、デジタル信号Ｓｄが“Ｈｉｇｈ”レベルの場合、第７、第８のＭＯＳトランジスタＭ７、Ｍ８がオンし、第９のＭＯＳトランジスタＭ９がオフする。

この場合、第１のプリバッファ回路ＰＤ１は、負電圧用容量Ｃｎに一端が正、他端が負の極性で第１の電源電圧ＶＤＤ１に充電される。このとき、第８のＭＯＳトランジスタＭ８がオンし、第９のＭＯＳトランジスタＭ９がオフしているので、第１のＭＯＳトランジスタＭ１のゲート電圧（第１のゲート制御信号ＳＧ１）は、第１の電源電圧ＶＤＤ１（“Ｈｉｇｈ”レベル）になる。

そして、デジタル信号Ｓｄが“Ｌｏｗ”レベルの場合、第７、第８のＭＯＳトランジスタＭ４、Ｍ６がオフし、第９のＭＯＳトランジスタＭ５がオンする。

この場合、負電圧用容量Ｃｎの一端が０Ｖ（接地電位）になるので、負電圧用容量Ｃｎの他端は負電圧（“Ｌｏｗ”レベル）になる。これにより、第１のＭＯＳトランジスタＭ１のゲート電圧（第１のゲート制御信号ＳＧ１）が負電圧になる。

このように、インターフェイス回路４００の第１のプリドライバ回路ＰＤ１は、負電圧を出力することが可能である。

これにより、第１の電源電圧ＶＤＤ１が低い場合に、第１のＭＯＳトランジスタＭ１の駆動力を上げることができる。

すなわち、インターフェイス回路４００は、広範囲の電源電圧で動作可能となる。

なお、インターフェイス回路３００のその他の構成・機能は、実施例１と同様である。

すなわち、本実施例４に係るインターフェイス回路によれば、実施例１と同様に、広い電源電圧範囲でより高速に動作することができる。

なお、既述の実施例では、第１導電型のＭＯＳトランジスタがｐＭＯＳトランジスタであり、第２導電型のＭＯＳトランジスタが、ｎＭＯＳトランジスタである場合について説明したが、回路の極性を逆にしても同様に説明される。

また、既述の実施例は、信号を出力する出力端子に適用された場合について説明しているが、信号を入出力する入出力端子にも同様に適用される。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１００ インターフェイス回路
１０００ 半導体記憶装置は、
１００１ コントローラ
１００２ メモリ
Ｍ１ 第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）
Ｍ２ 第２導電型の第２のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）
Ｍ３ 第２導電型の第３のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）
ＰＤ１ 第１のプリドライバ回路
ＰＤ２ 第２のプリドライバ回路
ＰＤ３ 第３のプリドライバ回路

Claims (9)

1. 出力端子と、
   第１の電源電圧が印加される第１の電源端子と、
   前記第１の電源電圧よりも高い第２の電源電圧が印加される第２の電源端子と、
   前記第１の電源端子にソースが接続され、前記出力端子にドレインが接続された第１導電型の第１のＭＯＳトランジスタと、
   前記出力端子にドレインが接続され、固定電位にソースが接続された第２導電型の第２のＭＯＳトランジスタと、
   前記第１の電源端子にドレインが接続され、前記出力端子にソースが接続された第２導電型の第３のＭＯＳトランジスタと、
   前記第１の電源電圧により駆動し、前記第１のＭＯＳトランジスタのゲートに出力が接続された第１のプリドライバ回路と、
   前記第２の電源電圧により駆動し、前記第２のＭＯＳトランジスタのゲートに出力が接続された第２のプリドライバ回路と、
   前記第２の電源電圧により駆動し、前記第３のＭＯＳトランジスタのゲートに出力が接続された第３のプリドライバ回路と、を備え、
   前記第１のプリドライバ回路は、出力信号が入力され、前記第１のＭＯＳトランジスタのゲートに出力が接続され、前記第１の電源端子から供給される前記第１の電源電圧により駆動する第１のバッファであり、
   前記第２のプリドライバ回路は、前記出力信号が入力され、前記第２のＭＯＳトランジスタのゲートに出力が接続され、前記第２の電源端子から供給される前記第２の電源電圧により駆動する第２のバッファであり、
   前記第３のプリドライバ回路は、前記出力信号が入力され、前記第３のＭＯＳトランジスタのゲートに出力が接続され、前記第２の電源端子から供給される前記第２の電源電圧により駆動するインバータであり、
   前記第１の電源端子の前記第１の電源電圧と規定値とを比較し、前記第１の電源電圧が前記規定値未満の場合には、第１の切替制御信号を出力して前記第１のプリドライバ回路から第１のＭＯＳトランジスタをオフする信号を出力させ、一方、前記第１の電源電圧が前記規定値以上の場合には、第２の切替制御信号を出力して前記第３のプリドライバ回路から前記第３のＭＯＳトランジスタをオフする信号を出力させる制御回路をさらに備える
   ことを特徴とするインターフェイス回路。
2. 出力端子と、
   第１の電源電圧が印加される第１の電源端子と、
   前記第１の電源電圧よりも高い第２の電源電圧が印加される第２の電源端子と、
   前記第１の電源端子にソースが接続され、前記出力端子にドレインが接続された第１導電型の第１のＭＯＳトランジスタと、
   前記出力端子にドレインが接続され、固定電位にソースが接続された第２導電型の第２のＭＯＳトランジスタと、
   前記第１の電源端子にドレインが接続され、前記出力端子にソースが接続された第２導電型の第３のＭＯＳトランジスタと、
   前記第１の電源電圧により駆動し、前記第１のＭＯＳトランジスタのゲートに出力が接続された第１のプリドライバ回路と、
   前記第２の電源電圧により駆動し、前記第２のＭＯＳトランジスタのゲートに出力が接続された第２のプリドライバ回路と、
   前記第２の電源電圧により駆動し、前記第３のＭＯＳトランジスタのゲートに出力が接続された第３のプリドライバ回路と、を備えることを特徴とするインターフェイス回路。
3. 前記第１のＭＯＳトランジスタは、ｐＭＯＳトランジスタであり、
   前記第２および第３のＭＯＳトランジスタは、ｎＭＯＳトランジスタであり、
   前記固定電位は、接地電位であることを特徴とする請求項２に記載のインターフェイス回路。
4. 前記第１のプリドライバ回路は、出力信号が入力され、前記第１のＭＯＳトランジスタのゲートに出力が接続され、前記第１の電源端子から供給される前記第１の電源電圧により駆動する第１のバッファであり、
   前記第２のプリドライバ回路は、前記出力信号が入力され、前記第２のＭＯＳトランジスタのゲートに出力が接続され、前記第２の電源端子から供給される前記第２の電源電圧により駆動する第２のバッファであり、
   前記第３のプリドライバ回路は、前記出力信号が入力され、前記第３のＭＯＳトランジスタのゲートに出力が接続され、前記第２の電源端子から供給される前記第２の電源電圧により駆動するインバータである
   ことを特徴とする請求項２または３に記載のインターフェイス回路。
5. 前記第１のプリドライバ回路は、前記信号端子および前記制御回路の出力に入力が接続され、前記第１のＭＯＳトランジスタのゲートに出力が接続され、前記第１の電源端子から供給される前記第１の電源電圧により駆動するＮＡＮＤ回路であり、
   前記第２のプリドライバ回路は、前記信号端子に入力が接続され、前記第２のＭＯＳトランジスタのゲートに出力が接続され、前記第２の電源端子から供給される前記第２の電源電圧により駆動するインバータであり、
   前記第３のプリドライバ回路は、前記信号端子に非反転入力が接続され、前記制御回路の出力に反転入力が接続され、前記第３のＭＯＳトランジスタのゲートに出力が接続され、前記第２の電源端子から供給される前記第２の電源電圧により駆動するＡＮＤ回路であり、
   ことを特徴とする請求項１ないし４のいずれか一項に記載のインターフェイス回路。
6. 前記第３のプリドライバ回路は、前記第２の電源電圧を昇圧して前記第２の電源電圧より高い電圧を出力することが可能である
   ことを特徴とする請求項１または２に記載のインターフェイス回路。
7. 前記第１のプリドライバ回路は、負電圧を出力することが可能であることを特徴とする請求項１または２に記載のインターフェイス回路。
8. 前記第１のＭＯＳトランジスタは、前記第１の電源端子にソースおよびバッグゲートが接続され、
   前記第２のＭＯＳトランジスタは、前記固定電位にソースおよびバッグゲートが接続され、
   前記第３のＭＯＳトランジスタは、前記出力端子にソースおよびバッグゲートが接続されていることを特徴とする請求項１ないし７のいずれか一項に記載のインターフェイス回路。
9. インターフェイス回路を有し、データを書き込みおよび読み出しが可能であるメモリと、
   前記メモリのインターフェイス回路との間で信号を入出力するインターフェイス回路を有し、前記メモリの動作を制御するコントローラと、を備え、
   前記メモリおよび前記コントローラの少なくとも何れか一方のインターフェイス回路は、
   第１の電源電圧が印加される第１の電源端子にソースが接続され、出力信号を出力する出力端子にドレインが接続された第１導電型の第１のＭＯＳトランジスタと、
   前記出力端子にドレインが接続され、固定電位にソースが接続された第２導電型の第２のＭＯＳトランジスタと、
   前記第１の電源端子にドレインが接続され、前記出力端子にソースが接続された第２導電型の第３のＭＯＳトランジスタと、
   前記第１の電源端子から供給される前記第１の電源電圧により駆動し、信号端子に入力されるデジタル信号に応じた第１のゲート制御信号を前記第１のＭＯＳトランジスタのゲートに出力する第１のプリドライバ回路と、
   前記第１の電源電圧よりも高い第２の電源電圧が印加される第２の電源端子から供給される前記第２の電源電圧により駆動し、前記第１のゲート制御信号と同じ位相の第２のゲート制御信号を前記第２のＭＯＳトランジスタのゲートに出力する第２のプリドライバ回路と、
   前記第２の電源端子から供給される前記第２の電源電圧により駆動し、前記第１のゲート制御信号に対して位相が反転している第３のゲート制御信号を前記第３のＭＯＳトランジスタのゲートに出力する第３のプリドライバ回路と、を備える
   ことを特徴とする半導体記憶装置。

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