KR20010069194A - 전압 레벨 시프터 및 폴리실리콘 디스플레이 - Google Patents

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KR20010069194A
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Abstract

전압 레벨 시프터는 전원 vdd와 반전 입력 /IN 간에 접속된 상보형 트랜지스터 T1, T2를 포함한다. 상기 트랜지스터 T1, T2의 게이트는 트랜지스터 T3 및 T4를 구비하는 소스 폴로워로부터 직접 입력 신호 IN의 시프트 버젼을 수신한다.

Description

전압 레벨 시프터 및 폴리실리콘 디스플레이{VOLTAGE LEVEL SHIFTER AND POLY-SILICON DISPLAY}
본 발명은 전압 레벨 시프터에 관한 것이다. 이와 같은 시프터는, 예컨대 진폭이 작은 신호와 인터페이스하기 위한 대면적 실리콘-온-인슐레이터(SOI)에 사용될 수 있다. 이와 같은 응용의 일예로서, 종종 3.3 내지 5V의 신호 레벨과 10 내지 20V의 신호간의 인터페이스가 요구되는 저온 폴리실리콘(poly-silicon) 박막 트랜지스터(TFT)로 제조되는 액정 디스플레이와 같은 평판 매트릭스 디스플레이용 모놀리틱 구동회로를 들 수 있다. 본 발명은 또한, 폴리실리콘 디스플레이에 관한 것이다.
첨부 도면의 도1은 간단한 전압 레벨 시프터로서 사용될 수 있는 기본 CMOS 인버터를 도시한다. 상기 인버터는 P형 트랜지스터 T1 및 N형 트랜지스터 T2를 구비하며 이들 트랜지스터의 드레인은 서로 접속되고 그들의 소스는 전원 vdd 및 그라운드 gnd에 각각 접속되어 있다. 트랜지스터 T1 및 T2의 게이트는 함께 접속되고 또한 입력 단자 IN에 접속되며 트랜지스터 T1 및 T2의 드레인은 반전 출력 /OUT에 함께 접속된다. 입력신호는 전원선 vdd와 그라운드 gnd에 의해 정의되는 전압 이하의 논리 레벨들간의 인버터 스위치 포인트 주위로 스윙할 수 있다. 출력이 전원선 vdd 및 접지 gnd의 전압과 거의 동일한 전압 레벨들간에 변동하기 때문에, 인버터는 레벨 시프터로서 동작할 수 있다. 그러나, 실제로, 인버터 스위치 포인트에 가까운 전압이 동기되어 트랜지스터 T1,T2이 바람직하지(임계치 이상) 않게 도통되기 때문에 레벨 시프팅의 정도는 비교적 작다. 이를 야기하지 않는 조건은 다음과 같다:
｜ΔVIN｜＞ VDD-VTn-｜VTP｜
단, VDD는 전원 vdd의 전압이고 VTn및 VTP는 각각 N형 트랜지스터 및 P형 트랜지스터의 임계전압이다.
도2는 예컨대 US 4 707 623에 개시된 바와 같이 저 입력전압을 위한 단일 입력 레벨 시프터의 다른 형태를 도시한다. 이 시프터는, 그들의 드레인이 반전출력 /OUT에 함께 접속되고 그들의 소스가 전원 vdd 및 그라운드 gnd에 각각 접속되어 있는 제1 P형 트랜지스터 T1 및 제2 N형 트랜지스터 T2를 구비하는 제1 회로 브랜치를 포함한다. 상기 레벨 시프터는, 제3 및 제4 P형 트랜지스터 T3, T4를 구비하는 제2 회로 브랜치를 포함한다. 상기 제3 트랜지스터 T3의 소스는 전원 vdd에 접속되고 제4 트랜지스터 T4의 드레인은 그라운드 gnd에 접속된다. 트랜지스터 T3의 드레인은 트랜지스터 T4의 소스 및 트랜지스터 T2의 게이트에 접속된다. 입력 IN은 트랜지스터 T1 및 T4의 게이트에 접속된다. 바이어스 전압 입력 Vb는 트랜지스터 T3의 게이트에 접속된다.
트랜지스터 T3 및 T4는, 이 트랜지스터 T3 및 T4가 정합되어 포화될 때 출력전압이 대략 VIN+(VDD-Vb)로 주어지는 소스 폴로워로서 접속된다. 입력신호는 트랜지스터 T1의 게이트를 직접 구동하고 소스 폴로워의 출력은 (VDD-Vb) 만큼 정(positive) 방향으로 시프트되는 입력신호의 복사신호로 트랜지스터 T2의 게이트를 구동한다. 이들 전압 레벨은 트랜지스터 T1 및 T2를 스위칭하기에 충분하며, 이트랜지스터들은 전원전압보다 낮은 하이 상태의 논리 입력 레벨 및 그라운드 전위와 거의 동등한 로우 상태의 논리 입력 레벨을 갖는 푸쉬풀 소자로서 동작한다.
도3은 GB 9905041.1에 기재된 형태의 레벨 시프터를 나타낸다. 도3에 도시한 레벨 시프터는 도2에 도시한 것과 유사하며 그의 차이점에 대해서만 상세히 기술한다. 특히, 제2 트랜지스터 T2의 소스는 반전 입력 신호, 즉 입력신호 IN에 공급되는 직접 입력신호의 논리적 상보 신호를 수신하는 제2 반전 입력 /IN에 접속된다.
도3의 레벨 시프터의 동작시, 입력 IN이 하이이고 입력 /IN이 로우이면, 레벨 시프터는 도2의 레벨 시프터에 대해 전술한 바와 같이 동작한다. 이에 따라 출력 /OUT이 로우로 된다. 입력 IN이 로우이고 입력 /IN이 하이로 되면, 제1 트랜지스터 T1은 강하게 턴온되어 출력 /OUT을 하이로 하도록 시도한다. 제3 및 제4 트랜지스터 T3 및 T4로 형성되는 소스 폴로워는 전원전압 VDD보다는 낮으나 트랜지스터 T2를 ON시키기에는 충분한 전압으로 트랜지스터 T2의 게이트를 구동한다. 입력 /IN에서의 하이 논리 입력 신호가 트랜지스터 T2의 소스에 공급됨에 따라 그의 게이트-소스 전압을 감소시켜 게이트 오버-드라이브 및 출력 /OUT에서의 풀다운 능력이 억제된다. 따라서, 출력 /OUT이 제1 트랜지스터 T1의 동작에 의해 보다 용이하게 풀업된다. 이는 도2에 도시한 레벨 시프터에 의해 발생된 것보다 큰 출력 변동을 야기한다.
본 발명의 제1 양태에 의하면, 직접 입력 신호를 수신하기 위한 제1 입력; 반전 입력 신호를 수신하기 위한 제2 입력; 상기 직접 입력 신호에 대해 반전되고레벨 시프트된 반전 출력 신호를 발생하기 위한 출력; 그의 입력이 상기 제1 입력에 접속된 전압 폴로워; 및 그의 출력전극이 상기 출력에 접속되고 그의 제어전극이 상기 전압 폴로워의 출력에 접속된 제1 도전 형태의 제1 트랜지스터, 및 그의 출력전극이 상기 출력에 접속되고 그의 제어전극이 상기 전압 폴로워의 출력에 접속되고 그의 공통 전극이 상기 제2 입력에 접속된, 상기 제1 도전 형태와는 상이한 제2 도전 형태의 제2 트랜지스터를 구비하는 출력회로를 포함하는 전압 레벨 시프터가 제공된다.
상기 전압 폴로워는 그의 주 도전로가 제1 전원 입력과 제2 전원 입력간에 직렬로 접속된 제1 도전형의 제3 및 제4 트랜지스터를 포함하고, 상기 제4 트랜지스터의 제어전극은 상기 제1 입력에 접속되고, 상기 제1 및 제2 트랜지스터의 제어전극은 상기 제3 트랜지스터의 출력전극 및 상기 제4 트랜지스터의 공통전극에 접속되어 있다.
상기 제1 트랜지스터의 공통전극은 상기 제1 전원입력에 접속될 수 있다.
상기 제3 트랜지스터의 제어전극은 바이어스 전압 입력에 접속될 수 있다. 또는, 상기 제3 트랜지스터의 제어전극은 상기 제2 전원 입력에 접속될 수 있다. 또는, 상기 제3 트랜지스터의 제어전극은 상기 제2 입력에 접속될 수 있다.
상기 제1 및 제2 트랜지스터의 제어전극은, 그의 공통전극이 상기 제2 전원 입력에 접속되고 그의 제어전극이 상기 제2 입력에 접속된 제2 도전형태의 제5 트랜지스터의 출력전극에 접속될수 있다.
상기 제1 및 제2 트랜지스터의 제어전극은, 그의 공통전극이 상기 제2 전원입력에 접속된 제2 도전형태의 제5 트랜지스터의 출력전극에 접속될수 있으며, 상기 제3 및 제5 트랜지스터의 제어전극은 액티브 로우 게이팅 입력에 접속된다.
상기 전압 폴로워 입력은 그의 제어전극이 액티브 하이 게이팅 입력에 접속된 제2 도전형태의 제6 트랜지스터의 주 도전로를 통해 상기 제1 입력에 접속될 수 있다.
상기 제2 트랜지스터의 공통 전극은 그의 제어전극이 상기 액티브 하이 게이팅 입력에 접속된 제2 도전형태의 제7 트랜지스터의 주 도전로를 통해 상기 제2 입력에 접속될 수 있다.
상기 제2 트랜지스터의 공통 전극 및 상기 제3 트랜지스터의 제어 전극은, 그의 제어전극이 상기 액티브 하이 게이팅 입력에 접속된 제1 도전형태의 제8 트랜지스터의 출력에 접속될 수 있다.
상기 각 트랜지스터는 전계 효과 트랜지스터를 구비할 수 있고 상기 출력, 제어 및 공통 전극들은 각각 드레인, 게이트 및 소스 전극을 구비할 수 있다. 각 트랜지스터는 비정질 실리콘 박막 트랜지스터로 구성될수 있다. 또는, 각 트랜지스터는 폴리실리콘 박막 트랜지스터로 구성될수 있다. 상기 시프터는 CMOS 박막 트랜지스터의 적어도 일부를 포함할 수 있다.
본 발명의 제2 양태에 의하면, 상기 각 트랜지스터가 폴리실리콘 박막 트랜지스터를 포함하는 본 발명의 제1 양태에 의한 시프터를 포함하는 집적 드라이버를 구비하는 폴리실리콘 디스플레이를 제공한다.
이에 따라 레벨 시프터의 성능을 향상시킬 수 있다. 특히, 다음과 같은 이점중 하나 이상을 달성할 수 있다:
(a) 매우 낮은 입력전압으로의 동작을 가능케하는 높은 감도;
(b) 프로세스 변동에 대한 높은 안정성;
(c) 개선된 논리 레벨 전압에 따른 낮은 소비 전력;
(d) N형 임계전압이 낮을 경우 하나의 극성에서의 동작을 보증;
(e) 단일 신호에 의한 게이팅 또는 인에이블 가능
(f) 비슷한 크기의 트랜지스터로 구현 가능.
도1은 종래 CMOS 인버터의 회로도이다.
도2는 종래 레벨 시프터의 회로도이다.
도3은 GB 9905041.1에 기재된 형태의 레벨 시프터의 회로도이다.
도4는 본 발명의 제 1 실시예를 구성하는 레벨 시프터의 회로도이다.
도5는 본 발명의 제 2 실시예를 구성하는 레벨 시프터의 회로도이다.
도6은 도2 내지 도5에 도시된 레벨 시프터의 시뮬레이션에 의해 발생된 파형도이다.
도7은 본 발명의 제 3 실시예를 구성하는 레벨 시프터의 회로도이다.
도8은 본 발명의 제 4 실시예를 구성하는 레벨 시프터의 회로도이다.
도9는 본 발명의 제 5 실시예를 구성하는 레벨 시프터의 회로도이다.
도10은 본 발명의 제 6 실시예를 구성하는 레벨 시프터의 회로도이다.
도11은 본 발명의 제 7 실시예를 구성하는 레벨 시프터의 회로도이다.
도12는 본 발명의 실시예들을 구성하는 레벨 시프터를 사용한 매트릭스 디스플레이용 구동회로의 개략 블록도이다.
도4에 보인 레벨 시프터는 도3에 보인 레벨 시프터와 유사하며 상이한 점에 대해서만 상세히 설명한다. 특히, 제1 트랜지스터 T1의 게이트는 제3 및 제4 트랜지스터 T3 및 T4로 형성된 소스 폴로워의 출력에 접속되어 있다. 바이어스 전압 입력 Vb는 그라운드에 접속되나, 이 경우, 제4 트랜지스터(T4)는 제3 트랜지스터(T3) 보다 높은 구동을 지녀야 한다.
트랜지스터 T3 및 T4로 형성된 P형 소스 폴로워는 입력(IN)에서의 논리 입력 신호의 시프트 버전이 트랜지스터 T1 및 T2의 게이트에 공급되도록 하며, 상기 트랜지스터들은 입력 /IN에 접속되는 제2 트랜지스터 T2의 소스로써 인버터로서 기능한다. 시프트가 그다지 크지 않으면, 논리 레벨들간의 크기의 차가 인버터에 전송되며 이 인버터는 시프트된 입력에 응답한다. 이 단은 비교적 낮은 입력에 대해, 제2 트랜지스터 T2의 게이트-소스간 오버드라이브가 상보 입력 신호를 수신하기 위한 입력 /IN에 그의 소스를 접속함으로써 감소되기 때문에 종래 형태의 인버터보다안정적이다.
도5에 보인 레벨 시프터는 제3 트랜지스터(T3)의 게이트가 입력 /IN에 접속되는 점에서 도4에 도시된 것과 상이하다. 이 구성은 트랜지스터 T1 및 T2를 구비하는 단에 공급되는 전압 변동을 증가시킨다. 특히, 입력 IN의 신호가 하이일 때, 제3 트랜지스터(T3)의 게이트는 로우이고 소스 폴로워는 최대의 시프트로 동작하여 그의 출력이 가능한한 높게 된다. 또는, 입력 IN의 신호가 로우일 때, 트랜지스터(T3)에 공급되는 바이어스 전압은 입력신호의 하이 레벨과 같다. 이에 따라 소스 폴로워는 부스트가 낮도록 동작하거나 또는 정방향으로 약간 시프트되어 그의 출력이 상기 경우보다 낮아지도록 한다.
도6은 도2 내지 도5에 도시한 레벨 시프터의 시뮬레이션으로부터의 파형도를 도시한 것이다. 특히, 이 도면은 0V와 3V간에 스위칭되는 동일 입력신호에 응답할 때 이들 레벨 시프터의 출력 파형을 도시한다. 전원전압 VDD는 도시된 바와 같이 15V이고 인버터 스위치 레벨은 약 7.5V이다.
시뮬레이션에 있어서, 모든 트랜지스터는 동일한 게이트 길이를 가지나 게이트폭은 가변적이다. 각 회로의 P형 소스폴로워는 1:4와 같은 트랜지스터 T3과 T4의 게이트폭의 비와 동일하였다. 트랜지스터 T1과 T2에 있어서, 게이트폭의 비는 출력의 전압 변동이 7.5V의 중간범위치에 대해 거의 대칭으로 되도록 선택했다. 이에 따라, 트랜지스터 T1과 T2의 게이트폭의 비는 도2의 레벨 시프터에 대해서는 1:2.5, 도3의 레벨 시프터에 대해서는 1:4.5, 도4의 레벨 시프터에 대해서는 1:1, 도5의 레벨 시프터에 대해서는 1:1.5였다. 필요할 경우, 입력 Vb에서의 바이어스전압은 그라운드 전위로 설정된다. 시뮬레이트된 트랜지스터의 성능은 저온 폴리실리콘 TFT 기술로 달성할수 있는 것과 유사하였다.
도6에 도시한 바와 같이, 도3의 레벨 시프터는 매우 큰 전압의 시프트가 달성될 수 있는 도2에 보인 공지의 레벨 시프터보다 큰 이점을 제공한다. 동일하게, 도4에 보인 레벨 시프터는 도3에 보인 것보다 개선된 것을 나타내고 도5에 보인 레벨 시프터는 도4에 보인 것보다 개선된 것을 제공한다.
도7에 보인 레벨 시프터는 N형 트랜지스터 T5가 제1 트랜지스터 및 제 2 트랜지스터 T1, T2의 게이트에 접속되어 있는 소스, 제2 입력 /IN에 접속되어 있는 게이트 및 접지되어 있는 드레인을 갖는 점에서 도5에 보인 것과 상이하다. 트랜지스터 T5의 게이트는 비교적 낮은 전압신호를 수신하기 때문에, 트랜지스터 T5의 임계전압은 이 입력전압보다 충분히 작아야 한다. 예컨대, 폴리실리콘 TFT로서 구현시, 트랜지스터 T5는 5V의 입력전압 진폭으로 기능하도록 요구될 때 2V의 임계전압을 갖는 것이 바람직하다. 트랜지스터 T5가 입력 IN에 공급되는 신호가 로우이고 입력 /IN에 공급되는 신호가 하이일 때 트랜지스터 T1 및 T2로 형성된 인버터의 입력을 로우로 한다. 이에 따라 트랜지스터 T5의 드레인이 접속되는 회로 노드의 전압 변동이 개선된다.
도8에 보인 레벨 시프터는, 트랜지스터(T3,T5)의 게이트들이 레벨 시프터의 게이팅 동작을 제공하기 위해 액티브 로우 게이팅 신호를 수신하기 위한 반전 게이팅 입력(/G)에 접속되어 있는 점에서 도7에 보인 것과 상이하다. 레벨 시프터가 액티브로 되도록 요구될 때, 입력(/G)에 공급되는 반전 게이팅 신호는 로우이며 이에따라 소스 폴로워가 트랜지스터(T3)의 게이트에서 OV의 바이어스 전압으로 동작하고 트랜지스터(T5)가 OFF로 스위칭된다. 전압 시프터가 비액티브로 되도록 요구될 때, 입력(/G)에서의 신호는 하이로 된다. 트랜지스터(T3)는 OFF되고 트랜지스터(T5)는 트랜지스터(T1,T2)로 형성된 인버터의 입력이 접지되어 레벨 시프터의 출력이 논리적 하이 레벨로 디폴트된다.
도9에 보인 레벨 시프터는, 입력 IN과 /IN이 트랜지스터(T6,T7)의 소스 드레인 경로를 통해 트랜지스터(T4)의 게이트 및 트랜지스터(T2)의 소스에 각각 접속되는 점에서 도9에 보인 것과 상이하다. 트랜지스터(T6,T7)의 게이트는 액티브 하이 게이팅 신호를 수신하기 위한 게이팅 입력(G)에 접속되며, 이에 따라 액티브 하이 게이팅 신호가 하이 레벨일 때, 트랜지스터(T6,T7)는 트랜지스터(T4)의 게이트 및 트랜지스터(T2)의 소스로 입력신호를 통과시킨다. 액티브 하이 게이팅 신호가 로우 레벨일 때, 입력 IN과 /IN은 레벨 시프터의 다른 트랜지스터로부터, 특히 트랜지스터(T4)의 게이트로부터 분리된다. 입력(IN)으로부터 트랜지스터(T4)를 분리하는 것은, 게이트 용량을 분리하고 이에 따라 입력(IN)에 접속된 신호선상의 부하를 감소시키기 때문에 바람직하다. 트랜지스터(T7)는 트랜지스터(T2)의 소스에 의해 야기되는 로딩이 비교적 낮고 많은 용도에 대해 입력(/IN)에 접속된 신호선으로부터 분리될 필요가 없는 점에서 선택적이다.
도10에 보인 레벨 시프터는 도9에 도시한 것의 게이팅 버전으로 트랜지스터(T5 내지 T7)를 포함한다. 또한, 풀업 트랜지스터(T8)는 트랜지스터(T3)의 게이트 및 트랜지스터(T2)의 소스에 접속된 드레인, 전원 vdd에 접속된 소스 및게이팅 입력(G)에서 액티브 하이 게이팅 신호를 수신하도록 접속된 게이트를 구비한다. 이에 따라, 트랜지스터(T8)는 비액티브 기간 동안, 트랜지스터(T3)의 게이트를 하이로 하여 전원(vdd)과 그라운드(gnd)간의 도전로가 트랜지스터(T3,T5)를 통하지 않도록 한다. 이 비액티브 위상 동안, 트랜지스터 T3 및 T4의 게이트 용량으로 나타낸 부하는 트랜지스터(T6,T7)에 의해 입력 IN 및 /IN으로부터 분리된다. 도11에 보인 레벨 시프터는, 트랜지스터(T5)의 게이트가 입력신호를 수신하기 위한 트랜지스터(T3)의 게이트 및 트랜지스터(T2)의 소스에 각각 접속되는 점에서 도10에 보인 것과 상이하다. 레벨 시프터가 액티브일 때, 트랜지스터(T5)는 도7을 참조하여 전술한 바와 같이 레벨 시프팅에 기여한다. 비액티브 기간 동안, 트랜지스터(T5)의 게이트는 트랜지스터(T8)에 의해 하이로 되어 레벨 시프터의 출력이 정확한 논리적 하이 상태로 디폴트된다.
이 구성의 이점은 레벨 시프터의 게이팅이 입력 G에서의 포지티브 논리 게이팅 신호 또는 단일 액티브 하이에 의해 제어되는 점이다. 또한, 트랜지스터(T6)는 선택적이며 비액티브 기간시 입력(IN)에 접속된 신호선에 제공된 부하가 중요하지 않을 경우 생략될 수 있다.
도12는 예컨대 액티브매트릭스 액정표시장치를 구동하기 위한 폴리실리콘 TFT로부터 제조된 매트릭스 디스플레이의 구동회로에 있어서의 본 명세서에 기재된 형태의 레벨 시프터의 응용예를 나타낸다. 상기 구동회로는, 매트릭스 디스플레이의 소스 및 게이트 라인 드라이버의 기본 부품인 쌍방향 시프트 레지스터(1)를 구비한다. 이 시프트 레지스터(1)는 통상적으로 10V 이상의 비교적 높은 공급 전압으로 동작하며, 이에 따라 클록 및 스타트 펄스의 형태로 있는 높은 전압 입력 신호를 필요로 한다. 그러나, 호환성 및 저소비전력을 위해, 패널 입력 전압은 예컨대 3.3V 또는 5.0V의 진폭을 갖는 낮은 전압이 바람직하다.
상기 구동회로는 상보적 클록신호 CK 및 /CK를 수신하기 위한 상보적 입력을 갖는 도7에 보인 형태의 레벨 시프터(2)를 구비한다. 이에 따라, 레벨 시프터(2) 및 조합된 버퍼 회로는 저전압 클록신호 CK 및 /CK로부터 생성된 시프트 레지스터(1)에 하나 이상의 고전압 클록신호를 공급한다.
도11에 보인 형태의 레벨 시프터(3,4)는, 조합된 버퍼 회로와 함께, 상보적 저전압 스타트 펄스 SP 및 /SP로부터 생성된 시프트 레지스터(1)에 고전압 스타트 펄스들을 공급하도록 사용된다. 좌/우 방향 제어신호 LR은 레벨 시프터(3)의 게이팅 입력(G)에 또한 인버터(5)를 통해 레벨 시프터(4)의 게이팅 입력(G)에 공급된다. 이에 따라, 방향 제어신호 LR의 상태는 레벨 시프터(3,4)의 상태가 인에이블되는 것을 결정하며, 또한, 쌍방향 시프트 레지스터(1)의 단부에 스타트 펄스가 공급되는 것을 결정한다.
상기와 같이 본 발명에 의하면 레벨 시프터의 성능을 향상시킬 수 있으며, 특히, 다음과 같은 효과를 제공할 수 있다:
(a) 매우 낮은 입력전압으로의 동작을 가능케하는 높은 감도;
(b) 프로세스 변동에 대한 높은 안정성;
(c) 개선된 논리 레벨 전압에 따른 낮은 소비 전력;
(d) N형 임계전압이 낮을 경우 하나의 극성에서의 동작을 보증;
(e) 단일 신호에 의한 게이팅 또는 인에이블 가능
(f) 비슷한 크기의 트랜지스터로 구현 가능.

Claims (27)

  1. 직접 입력 신호를 수신하기 위한 제1 입력; 반전 입력 신호를 수신하기 위한 제2 입력; 상기 직접 입력 신호에 대해 반전되고 레벨 시프트된 반전 출력 신호를 발생하기 위한 출력; 그의 입력이 상기 제1 입력에 접속된 전압 폴로워; 및 그의 출력전극이 상기 출력에 접속되고 그의 제어전극이 상기 전압 폴로워의 출력에 접속된 제1 도전 형태의 제1 트랜지스터, 및 그의 출력전극이 상기 출력에 접속되고 그의 제어전극이 상기 전압 폴로워의 출력에 접속되고 그의 공통 전극이 상기 제2 입력에 접속된, 상기 제1 도전 형태와는 상이한 제2 도전 형태의 제2 트랜지스터를 구비하는 출력회로를 포함하는 전압 레벨 시프터.
  2. 제1항에 있어서, 상기 전압 폴로워는 그의 주 도전로가 제1 전원 입력과 제2 전원 입력간에 직렬로 접속된 제1 도전형의 제3 및 제4 트랜지스터를 포함하고, 상기 제4 트랜지스터의 제어전극은 상기 제1 입력에 접속되고, 상기 제1 및 제2 트랜지스터의 제어전극은 상기 제3 트랜지스터의 출력전극 및 상기 제4 트랜지스터의 공통전극에 접속되어 있는 시프터.
  3. 제2항에 있어서, 상기 제1 트랜지스터의 공통전극이 상기 제1 전원 입력에 접속되어 있는 시프터.
  4. 제2항에 있어서, 상기 제3 트랜지스터의 제어전극이 바이어스 전압 입력에 접속되어 있는 시프터.
  5. 제2항에 있어서, 상기 제3 트랜지스터의 제어전극이 제2 전원 입력에 접속되어 있는 시프터.
  6. 제2항에 있어서, 상기 제3 트랜지스터의 제어전극이 상기 제2 입력에 접속되어 있는 시프터.
  7. 제3항에 있어서, 상기 제1 및 제2 트랜지스터의 제어전극은, 그의 공통전극이 상기 제2 전원 입력에 접속되고 그의 제어전극이 상기 제2 입력에 접속된 제2 도전형태의 제5 트랜지스터의 출력전극에 접속되는 시프터.
  8. 제4항에 있어서, 상기 제1 및 제2 트랜지스터의 제어전극은, 그의 공통전극이 상기 제2 전원 입력에 접속되고 그의 제어전극이 상기 제2 입력에 접속된 제2 도전형태의 제5 트랜지스터의 출력전극에 접속되는 시프터.
  9. 제5항에 있어서, 상기 제1 및 제2 트랜지스터의 제어전극은, 그의 공통전극이 상기 제2 전원 입력에 접속되고 그의 제어전극이 상기 제2 입력에 접속된 제2 도전형태의 제5 트랜지스터의 출력전극에 접속되는 시프터.
  10. 제6항에 있어서, 상기 제1 및 제2 트랜지스터의 제어전극은, 그의 공통전극이 상기 제2 전원 입력에 접속되고 그의 제어전극이 상기 제2 입력에 접속된 제2 도전형태의 제5 트랜지스터의 출력전극에 접속되는 시프터.
  11. 제2항에 있어서, 상기 제1 및 제2 트랜지스터의 제어전극은, 그의 공통전극이 상기 제2 전원 입력에 접속된 제2 도전형태의 제5 트랜지스터의 출력전극에 접속되고, 상기 제3 및 제5 트랜지스터의 제어전극은 액티브 로우 게이팅 입력에 접속되는 시프터.
  12. 제1항에 있어서, 상기 전압 폴로워 입력은 그의 제어전극이 액티브 하이 게이팅 입력에 접속된 제2 도전형태의 제6 트랜지스터의 주 도전로를 통해 상기 제1 입력에 접속되는 시프터.
  13. 제1항에 있어서, 상기 제2 트랜지스터의 공통 전극은 그의 제어전극이 상기 액티브 하이 게이팅 입력에 접속된 제2 도전형태의 제7 트랜지스터의 주 도전로를 통해 상기 제2 입력에 접속되는 시프터.
  14. 제12항에 있어서, 상기 제2 트랜지스터의 공통 전극 및 상기 제3 트랜지스터의 제어 전극은, 그의 제어전극이 상기 액티브 하이 게이팅 입력에 접속된 제1 도전형태의 제8 트랜지스터의 출력에 접속되는 시프터.
  15. 제13항에 있어서, 상기 제2 트랜지스터의 공통 전극 및 상기 제3 트랜지스터의 제어 전극은, 그의 제어전극이 상기 액티브 하이 게이팅 입력에 접속된 제1 도전형태의 제8 트랜지스터의 출력에 접속되는 시프터.
  16. 제1항에 있어서, 상기 각 트랜지스터는 전계 효과 트랜지스터를 구비하고 상기 출력, 제어 및 공통 전극들은 각각 드레인, 게이트 및 소스 전극을 구비하는 시프터.
  17. 제14항에 있어서, 상기 각 트랜지스터는 비정질 실리콘 박막 트랜지스터를 구비하는 시프터.
  18. 제15항에 있어서, 상기 각 트랜지스터는 비정질 실리콘 박막 트랜지스터를 구비하는 시프터.
  19. 제14항에 있어서, 상기 각 트랜지스터는 폴리실리콘 박막 트랜지스터를 구비하는 시프터.
  20. 제15항에 있어서, 상기 각 트랜지스터는 폴리실리콘 박막 트랜지스터를 구비하는 시프터.
  21. 제16항에 있어서, CMOS 집적회로의 적어도 일부를 구비하는 시프터.
  22. 제17항에 있어서, CMOS 집적회로의 적어도 일부를 구비하는 시프터.
  23. 제18항에 있어서, CMOS 집적회로의 적어도 일부를 구비하는 시프터.
  24. 제19항에 있어서, CMOS 집적회로의 적어도 일부를 구비하는 시프터.
  25. 제20항에 있어서, CMOS 집적회로의 적어도 일부를 구비하는 시프터.
  26. 제19항에 청구된 적어도 하나의 시프트를 포함하는 집적 드라이버를 구비하는 폴리실리콘 디스플레이.
  27. 제20항에 청구된 적어도 하나의 시프트를 포함하는 집적 드라이버를 구비하는 폴리실리콘 디스플레이.
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