TWI530098B - 位準偏移器 - Google Patents

Description

位準偏移器

本發明是有關於一種位準偏移器，特別是有關於一種具有提昇迴轉率(slew rate)的位準偏移器。

為了避免漏電流，在傳統的位準偏移器的設計中，下拉電晶體的尺寸通常會大於上拉電晶體的尺寸。然而，如此一來，將導致輸出電壓上升時的迴轉率小於輸出電壓下降時的迴轉率。

因此，有需要提出一種新的位準偏移器，其之輸出電壓上升時的迴轉率本質上等於輸出電壓下降時的迴轉率。

有鑑於此，本發明實施例提出一種新的位準偏移器來解決上述問題。

本發明一示範性實施例提出一種位準偏移器。該位準偏移器包括一第一電壓轉換器，具有一輸入端耦接於一第一輸入節點，以及一輸出端耦接於一第一節點。該位準偏移器更包括一第一上拉電晶體，耦接於一電源節點及一第三節點之間，並具有耦接於該第一節點之閘極。該位準偏移器更包括一第一下拉電晶體，耦接於一第四節點與一參考節點之間，並具有耦接於該第一輸入節點之閘極。該位準偏移器更包括一第二電壓轉換器，具有一輸入端耦接於一第二輸入節點，以及一輸 出端耦接於一第二節點，其中該第二輸入節點的電位反向於該第一輸入節點的電位。該位準偏移器更包括一第二上拉電晶體，耦接於該電源節點及該第四節點之間並具有耦接於該第二節點之閘極。該位準偏移器更包括一第二下拉電晶體，耦接於該第三節點及該參考節點之間，並具有耦接於該第二輸入節點之閘極。該位準偏移器更包括一第二下拉電晶體，耦接於該第三節點及該參考節點之間，並具有耦接於該第二輸入節點之閘極。該位準偏移器更包括一第三反向器，具有一輸入端耦接於該第三節點，以及一輸出端耦接於該第四節點。該位準偏移器更包括一第四反向器，具有一輸入端耦接於該第四節點，以及一輸出端耦接於該第三節點。

在本發明之一較佳實施例中，上述之位準偏移器之該第三反向器包括一第一電晶體，耦接於該電源節點及該第四節點之間，並具有耦接於該第三節點之閘極。該第三反向器更包括一第二電晶體，耦接於該第四節點及該參考節點之間，並具有耦接於該第三節點之閘極。上述之位準偏移器之該第四反向器包括一第三電晶體，耦接於該電源節點及該第三節點之間，並具有耦接於該第四節點之閘極。該第四反向器更包括一第四電晶體，耦接於該第三節點及該參考節點之間，並具有耦接於該第四節點之閘極。

在本發明之一較佳實施例中，上述之第一電壓轉換器包括一第五電晶體，耦接於該電源節點及該第一節點之間，並具有耦接於該第一輸入節點之閘極。上述之第一電壓轉換器更包括一第六電晶體，耦接於該第一節點及一第五節點之 間，並具有耦接於一第一輸出節點之閘極，其中該第一輸出節點之電位反向於該第三節點的電位。上述之第一電壓轉換器更包括一第七電晶體，耦接於該第五節點及該參考節點之間，並具有耦接於該第一輸入節點之閘極。上述之第二電壓轉換器包括一第八電晶體，耦接於該電源節點及該第二節點之間，並具有耦接於該第二輸入節點之閘極。上述之第二電壓轉換器更包括一第九電晶體，耦接於該第二節點及一第六節點之間，並具有耦接於一第二輸出節點之閘極，其中該第二輸出節點之電位反向於該第四節點的電位。上述之第二電壓轉換器更包括一第十電晶體，耦接於該第六節點及該參考節點之間，並具有耦接於該第二輸入節點之閘極。

在本發明之一較佳實施例中，上述之位準偏移器更包括一輸入反向器，具有一輸入端耦接於該第一輸入節點，以及一輸出端耦接於該第二輸入節點。上述之位準偏移器更包括一第一輸出反向器，具有一輸入端耦接於該第三節點，以及一輸出端耦接於該第一輸出節點。上述之位準偏移器更包括一第二輸出反向器，具有一輸入端耦接於該第四節點，以及一輸出端耦接於該第二輸出節點。

本發明上述之位準偏移器具有當輸出電壓上升時的迴轉率本質上相同於當輸出電壓下降時的迴轉率。

IN‧‧‧時脈訊號

bIN‧‧‧反向時脈訊號

10‧‧‧位準偏移器

inv1‧‧‧第一電壓轉換器

inv2‧‧‧第二電壓轉換器

inv3‧‧‧第三反向器

inv4‧‧‧第四反向器

inv5‧‧‧輸入反向器

inv6‧‧‧第一輸出反向器

inv7‧‧‧第二輸出反向器

M_up1‧‧‧第一上拉電晶體

M_do1‧‧‧第一下拉電晶體

M_up2‧‧‧第二上拉電晶體

M_do2‧‧‧第二下拉電晶體

n_IN1‧‧‧第一輸入節點

n_IN2‧‧‧第二輸入節點

n₁‧‧‧第一節點

n₂‧‧‧第二節點

n₃‧‧‧第三節點

n₄‧‧‧第四節點

n_p‧‧‧電源節點

n_ref‧‧‧參考節點

bOUT‧‧‧第一輸出節點

OUT‧‧‧第二輸出節點

V_DD‧‧‧電壓源

GND‧‧‧參考接地

M₁‧‧‧第一電晶體

M₂‧‧‧第二電晶體

M₃‧‧‧第三電晶體

M₄‧‧‧第四電晶體

M₅‧‧‧第五電晶體

M₆‧‧‧第六電晶體

M₇‧‧‧第七電晶體

M₈‧‧‧第八電晶體

M₉‧‧‧第九電晶體

M₁₀‧‧‧第十電晶體

第1A圖是顯示根據本發明一示範性實施例所述之位準偏移器的電路架構圖。

第1B圖是顯示當時脈訊號的電位為低電位時，第1A圖之位準偏移器的操作示意圖。

第1C圖是顯示當時脈訊號的電位為高電位時，第1A圖之位準偏移器的操作示意圖。

第1D圖是顯示第1A圖之位準偏移器的輸出節點的波形示意圖。

第2圖是顯示根據本發明一示範性實施例所述之位準偏移器。

第3A圖是顯示根據本發明一示範性實施例所述之位準偏移器。

第3B圖是顯示當時脈訊號的電位為低電位時，第3A圖之位準偏移器的操作示意圖。

第3C圖是顯示當時脈訊號的電位為高電位時，第3A圖之位準偏移器的操作示意圖。

參看圖示來描述所主張標的的各種方面，其中相似參考數字遍及全文用以代表相似元件。在以下的敘述中，為了解釋之用途，提出各種特定細節使所主張的標的能被理解。然而，顯然的不用這些特定細節所主張的標的可被實現。在其他情況下，以方塊圖示形式描繪結構及裝置將有助於描述所主張的標的。

第1A圖是顯示根據本發明一示範性實施例所述之位準偏移器的電路架構圖。位準偏移器10包括第一電壓轉換器inv1、第二電壓轉換器inv2、第三反向器inv3、第四反向器 inv4、輸入反向器inv5、第一輸出反向器inv6、第二輸出反向器inv7、第一上拉電晶體M_up1、第一下拉電晶體M_do1、第二上拉電晶體M_up2及第二下拉電晶體M_do2。

第一電壓轉換器inv1，具有一輸入端耦接於第一輸入節點n_IN1，以及一輸出端耦接於第一節點n₁及第一上拉電晶體M_up1之閘極。第一電壓轉換器inv1用以接收輸入訊號IN，並用以輸出與輸入訊號IN反向的訊號至第一上拉電晶體M_up1之閘極。輸入訊號IN例如是時脈訊號，如圖所示，時脈訊號的高電位為1.2V，時脈訊號的低電位為0V。

第一上拉電晶體M_up1耦接於電源節點n_p及第三節點n₃之間，並具有耦接於第一節點n₁之閘極。第一上拉電晶體M_up1透過電源節點n_p耦接至電壓源V_DD，電壓源V_DD的電位例如是1.8V。

第一下拉電晶體M_do1，耦接於第四節點n₄與參考節點n_ref之間，並具有耦接於第一輸入節點n_IN1之閘極。第一下拉電晶體M_do1透過參考節點n_ref耦接至參考接地GND，參考接地GND的電位例如是0V。

輸入反向器inv5具有一輸入端耦接於第一輸入節點n_IN1，以及一輸出端耦接於第二輸入節點n_IN2。輸入反向器inv5用以接收輸入訊號IN，並用以輸出與輸入訊號IN反向的訊號bIN至第二電壓轉換器inv2及第二下拉電晶體M_do2的閘極。

第二電壓轉換器inv2，具有一輸入端耦接於第二輸入節點n_IN2，以及一輸出端耦接於第二節點n₂及第二上拉電晶體M_up2的閘極。第二電壓轉換器inv2用以接收訊號bIN，並用以 輸出與訊號bIN反向的訊號至第二上拉電晶體M_up2之閘極。

第二上拉電晶體M_up2，耦接於電源節點n_p及第四節點n₄之間，並具有耦接於第二節點n₂之閘極。第二上拉電晶體M_up2透過電源節點n_p耦接至電壓源V_DD。

第二下拉電晶體M_do2，耦接於第三節點n₃與參考節點n_ref之間，並具有耦接於第二輸入節點n_IN2之閘極。第二下拉電晶體M_do2透過參考節點n_ref耦接至參考接地GND。

第三反向器inv3，具有一輸入端耦接於第三節點n3以及第四反向器inv4的輸出端，以及一輸出端耦接於第四節點n4及第四反向器inv4的輸入端。

第四反向器inv4，具有一輸入端耦接於第四節點n₄及第三反向器inv3的輸出端，以及一輸出端耦接於第三節點n₃及第三反向器inv3的輸入端。

第一輸出反向器inv6，具有一輸入端耦接於第三節點n₃，以及一輸出端耦接於第一輸出節點bOUT，其中第三節點的電位反向於第一輸出節點bOUT的電位。

第二輸出反向器inv7，具有一輸入端耦接於第四節點n₄，以及一輸出端耦接於第二輸出節點OUT，其中第四節點n₄的電位反向於第二輸出節點OUT的電位。

第1B圖是顯示當時脈訊號的電位為低電位時，第1A圖之位準偏移器的操作示意圖。第1C圖是顯示當時脈訊號的電位為高電位時，第1A圖之位準偏移器的操作示意圖。在第1B及1C圖中，假設電壓源的電位為1.8V，以及第一電壓轉換器inv1、第二電壓轉換器inv2、第三反向器inv3、第四反向器 inv4、第一輸出反向器inv6及第二輸出反向器inv7的飽和電壓為1.8V；輸入反向器inv5的飽和電壓為1.2V；時脈訊號的高電位為1.2V及低電位為0V。

參照第1B圖，此時時脈訊號的電位為0V，輸入反向器inv5將0V反向為1.8V，並將1.8V輸出至第二電壓轉換器inv2以及第二下拉電晶體M_do2的閘極。第二電壓轉換器inv2將1.8V反向為0V，並將0V輸出至第二上拉電晶體M_up2的閘極。第二上拉電晶體M_up2導通，電壓源V_DD透過第二上拉電晶體M_up2提昇第四節點n₄的電位至1.8V，使得第二輸出節點OUT的電位為減少至0V；第二下拉電晶體M_do2導通，參考接地GND透過第二下拉電晶體M_do2降低第三節點n₃的電位至0V，使得第一輸出節點bOUT的電位上升至1.8V。

參照第1C圖，此時時脈訊號的電位為1.2V，第一電壓轉換器inv1將1.2V反向為0V，並將0V輸出至第一上拉電晶體M_up1的閘極。第一上拉電晶體M_up1導通，電壓源V_DD透過第一上拉電晶體M_up1提昇第三節點n₃的電位至1.8V，使得第一輸出節點bOUT的電位為減少至0V；第一下拉電晶體M_do1導通，參考接地GND透過第一下拉電晶體M_do1降低第四節點n₄的電位至0V，使得第二輸出節點OUT的電位上升至1.8V。

在一特定的實施例中，第一上拉電晶體M_up1及第二上拉電晶體M_up2為PMOS電晶體，第一下拉電晶體M_do1及第二下拉電晶體M_do2為NMOS電晶體。除此之外，第一上拉電晶體M_up1及第二上拉電晶體M_up2的尺寸相同於第一下拉電晶體M_do1及第二下拉電晶體M_do2的尺寸。在此設計下，以第四節點n₄的 電位變化為例，第四節點n₄透過第二上拉電晶體M_up2增加電位以及透過第一下拉電晶體M_do1減少電位。因為第二上拉電晶體M_up2的尺寸與第一下拉電晶體M_do1的尺寸相同，因此第四節點n₄的電位上升的速度本質上相同於第四節點n₄的電位下降的速度。由於第四節點n₄的電位反向於第二輸出節點OUT的電位，因此可得知第二輸出節點OUT的電位上升時的迴轉率(slew rate)本質上等於第二輸出節點OUT的電位下降時的迴轉率。

除此之外，第1A圖之位準偏移器具有雙端輸出(第一、第二輸出節點bOUT、OUT)，由於電路架構左右對稱，因此，在相同的時間點，兩輸出節點電壓的波形相同且電位相反。第1D圖是顯示第1A圖之位準偏移器的輸出節點的波形示意圖。具體來說，如第1D圖所示，在時間t1，第二輸出節點OUT的電位從0V增加至1.8V，第一輸出節點bOUT的電位從1.8V減少至0V；在時間t2，第二輸出節點OUT的電位從1.8V減少至0V，第一輸出節點bOUT的電位從0V增加至1.8V。換言之，在時間序列上，兩輸出節點的電位本質上同時產生變化。

第2圖是顯示根據本發明一示範性實施例所述之位準偏移器。第2圖與第1A圖之差別在於，第2圖的位準偏移器20進一步揭露第三反向器inv3及第四反向器inv4的電路架構。為了簡潔，若第2圖之元件與第1A圖之元件相同時，第2圖之元件的符號將予以省略。

第三反向器inv3包括第一電晶體M₁及第二電晶體M₂。第一電晶體M₁，耦接於電源節點n_p及第四節點n₄之間，並具有耦接於第三節點n₃之閘極。第二電晶體M₂，耦接於第四節 點n₄及參考節點n_ref之間，並具有耦接於第三節點n₃之閘極。

第四反向器inv4包括第三電晶體M₃及第四電晶體M₄。第三電晶體M₃，耦接於電源節點n_p及第三節點n₃之間，並具有耦接於第四節點n₄之閘極。第四電晶體M₄，耦接於第三節點n₃及參考節點n_ref之間，並具有耦接於第四節點n₄之閘極。

第3A圖是顯示根據本發明一示範性實施例所述之位準偏移器。第3A圖與第2圖的差別在於，第3A圖的位準偏移器30進一步揭露第一電壓轉換器inv1及第二電壓轉換器inv2的電路架構。

第一電壓轉換器inv1包括第五電晶體M₅、第六電晶體M₆及第七電晶體M₇。第五電晶體M₅，耦接於電源節點n_p及第一節點n₁之間，並具有耦接於第一輸入節點n_IN1之閘極。第六電晶體M₆，耦接於第一節點n₁及第五節點n₅之間，並具有耦接於第一輸出節點bOUT之閘極。第七電晶體M₇，耦接於第五節點n₅及參考節點n_ref之間，並具有耦接於第一輸入節點n_IN1之閘極。

第二電壓轉換器inv2包括第八電晶體M₈、第九電晶體M₉及第十電晶體M₁₀。第八電晶體M₈，耦接於電源節點n_p及第二節點n₂之間，並具有耦接於第二輸入節點n_IN2之閘極。第九電晶體M₉，耦接於第二節點n₂及第六節點n₆之間，並具有耦接於第二輸出節點OUT之閘極。第十電晶體M₁₀，耦接於第六節點n₆及參考節點n_ref之間，並具有耦接於第二輸入節點n_IN2之閘極。

第3B圖是顯示當時脈訊號的電位為低電位時，第 3A圖之位準偏移器在穩態下的操作示意圖。第3C圖是顯示當時脈訊號的電位為高電位時，第3A圖之位準偏移器在穩態下的操作示意圖。在第3B及3C圖中，假設電壓源的電位為1.8V，以及第一輸出反向器inv6及第二輸出反向器inv7的飽和電壓為1.8V；輸入反向器inv5的飽和電壓為1.2V；時脈訊號的高電位為1.2V及低電位為0V。以下將進一步描述當時脈訊號的電位從0V上升到1.2V時位準偏移器30的操作。

參照第3B圖，此時時脈訊號的電位為0V，而第二輸入節點n_IN2的電位為1.2V。在穩態時，第二下拉電晶體M_do2導通，第三節點n₃的電位為0V；第二上拉電晶體M_up2導通，第四節點n₄的電位為1.8V。

接著，時脈訊號的電位從0V逐漸朝向1.2V上升(未圖示出移位偏移器於暫態時的操作)。當接收時脈訊號的第一輸入節點n_IN1的電位大於第一電壓位準時，電壓源V_DD透過第一上拉電晶體M_up1提昇第三節點n₃的電位，進而縮短第二輸出節點OUT的電位的上升時間。當第三節點n₃的電位逐漸提昇時，第四節點n₄的電位對應逐漸下降，使得閘極耦接於第四節點n4的第三電晶體M₃導通，以將第三節點n₃的電位保持在1.8V。

參照第3C圖，此時時脈訊號的電位已達到1.2V，而第一輸入節點n_IN1的電位為1.2V。在穩態時，第一下拉電晶體M_do1導通，第四節點n₄的電位為0V；第一上拉電晶體M_up1導通，第三節點n₃的電位為1.8V。此時，第一輸出節點bOUT的電位為0V，使得第六電晶體M₆不導通，以避免產生漏電流。

由於第3A圖之移位暫存器的電路架構對稱，因此時脈訊號的電位從12V下降到0V時移位暫存器的操作與時脈訊號的電位從0V上升到12V時移位暫存器的操作相反。簡單來說，當第一輸入節點n_IN1的電位小於第二電壓為準時，電壓源V_DD透過第二上拉電晶體M_up2提昇第四節點n₄的電位，進而縮短第一輸出節點bOUT的電位的上升時間。

在一特定的實施例中，第一上拉電晶體M_up1、第二上拉電晶體M_up2、第一電晶體M₁、第三電晶體M₃、第五電晶體M₅、第八電晶體M₈為PMOS電晶體；第一下拉電晶體M_do1、第二下拉電晶體M_do2、第二電晶體M₂、第四電晶體M₄、第六電晶體M₆、第七電晶體M₇、第九電晶體M₉、第十電晶體M₁₀為NMOS電晶體。

需注意的是，第一上拉電晶體M_up1及第二上拉電晶體M_up2的尺寸本質上相同於第一下拉電晶體M_do1、第二下拉電晶體M_do2、第二電晶體M₂、第四電晶體M₄、第六電晶體M₆、第七電晶體M₇、第九電晶體M₉、第十電晶體M₁₀的尺寸，並且本質上大於第一電晶體M₁、第三電晶體M₃、第五電晶體M₅及第八電晶體M₈的尺寸。在此設計下，以第四節點n₄的電位變化為例，第四節點n₄透過第二上拉電晶體M_up2增加電位以及透過第一下拉電晶體M_do1減少電位。由於第二上拉電晶體M_up2的尺寸與第一下拉電晶體M_do1的尺寸相同，因此第四節點n₄的電位增加的速度本質上相同於第四節點n₄的電位減少的速度。由於第四節點n₄的電位反向於第二輸出節點OUT的電位，因此可得知第二輸出節點OUT的電位上升時的迴轉率(slew rate)本質上 等於第二輸出節點OUT的電位下降時的迴轉率。

除此之外，由於本發明上述之移位暫存器之電路架構對稱，因此本發明之移位暫存器所輸出的正向訊號以及反向訊號，在時間序列上，兩訊號的電位本質上同時產生變化。

雖然用特定於結構特徵或方法動作的語言描述本發明標的，然而應當理解的是，在所附申請專利範圍的發明標的不需要受限於前面所描述的具體特徵或動作。相反，前面所揭露之描述的具體特徵或動作是作為實施權利要求的示範性形式。

於此提供各種實施例的操作。對一些或所有操作進行描述的順序不應當被解釋為暗示這些操作必然是依賴於順序的。本領域技術人員鑑於該描述將會意識到可替換的排序。另外，將要理解的是，並非所有操作都必然出現在這裡所提供的每個實施例中。

除此之外，除非特別指明，否則「第一」、「第二」、「第三」、「第四」、「第五」、「第六」、「第七」、「第八」或相似的用字沒有暗示時間觀點、空間觀點、順序等等。相反地，這些用字僅用於特性、元件、項目之識別、名稱之用。舉例來說一第一通道及一第二通道一般來說對應通道A及通道B或兩個不同或相似通道或相同通道。舉例來說，除非特別指明，否則「第二」的存在不一定暗示「第一」的存在、「第三」的存在不一定暗示「第一」或「第二」的存在、「第四」的存在不一定暗示「第一」或「第二」或「第三」的存在、「第五」的存在不一定暗示「第一」或「第二」或「第三」或「第四」的存 在、「第六」的存在不一定暗示「第一」或「第二」或「第三」或「第四」或「第五」的存在、「第七」的存在不一定暗示「第一」或「第二」或「第三」或「第四」或「第五」或「第六」的存在、「第八」的存在不一定暗示「第一」或「第二」或「第三」或「第四」或「第五」或「第六」或「第七」的存在、「第九」的存在不一定暗示「第一」或「第二」或「第三」或「第四」或「第五」或「第六」或「第七」或「第八」的存在。

除此之外，於此使用的「示範性」意謂著作為示例、實例或說明。這裡被描述為「示範性」的任意方面或設計都並非必然要被解釋為優於其他方面或設計。如本說明書所使用的「或者」意味著包含性的「或者」而不是排他性的「或者」。除此之外，除非另外指明或者從上下文明確是指向單數形數，否則如本說明和申請權利要求中所使用的，冠詞「一」或「一個」通常例如被解釋為表示「一個或多個」。此外，至少A及B之一或類似的用語意味著「A或B」或「A及B」。除此之外，術語「包括」、「包含」、「具有」、「有」或其變形用於詳細描述和/或權利要求中，這樣的術語與術語「包括」具有相同的含意。

雖然已經表示出關於一種或多種實施方式並描述了本發明，但是基於對該說明書和圖示的閱讀和理解，對於本領域其他技術人員而言將會出現等同的變化和修改形式。本說明書包括所有這樣的修改和變化並且僅由以下權利要求的範圍所限定。特別的，關於以上所描述組件(例如，部件、資源等)所執行的各種功能，即使在結構上與執行這裡所說明的本說明書的示範性實施例方式中的功能所公開的結構不等同，除 非另做說明，否則被用來描述這樣的組件的術語意在與執行(例如，在功能上等同的)所描述組件的指定功能的任意組件相對應。此外，雖然僅關於若干實施方式之一公開了本發明的特定特徵，但是由於對於給定或特定應用而言可能是所期望並有利的，所以這樣的特徵例如與其他實施方式的一個或多個其他特徵相結合。

30‧‧‧位準偏移器

inv1‧‧‧第一電壓轉換器

inv2‧‧‧第二電壓轉換器

inv6‧‧‧第一輸出反向器

inv7‧‧‧第二輸出反向器

M_up1‧‧‧第一上拉電晶體

M_do1‧‧‧第一下拉電晶體

M_up2‧‧‧第二上拉電晶體

M_do2‧‧‧第二下拉電晶體

n_IN1‧‧‧第一輸入節點

n_IN2‧‧‧第二輸入節點

n₁‧‧‧第一節點

n₂‧‧‧第二節點

n₃‧‧‧第三節點

n₄‧‧‧第四節點

n₅‧‧‧第五節點

n₆‧‧‧第六節點

n_p‧‧‧電源節點

n_ref‧‧‧參考節點

bOUT‧‧‧第一輸出節點

OUT‧‧‧第二輸出節點

V_DD‧‧‧電壓源

GND‧‧‧參考接地

M₁‧‧‧第一電晶體

M₂‧‧‧第二電晶體

M₃‧‧‧第三電晶體

M₄‧‧‧第四電晶體

M₅‧‧‧第五電晶體

M₆‧‧‧第六電晶體

M₇‧‧‧第七電晶體

M₈‧‧‧第八電晶體

M₉‧‧‧第九電晶體

M₁₀‧‧‧第十電晶體

Claims (8)

1. 一種位準偏移器，包括：一第一電壓轉換器，具有一輸入端耦接於一第一輸入節點，以及一輸出端耦接於一第一節點；一第一上拉電晶體，耦接於一電源節點及一第三節點之間，並具有耦接於該第一節點之閘極；一第一下拉電晶體，耦接於一第四節點與一參考節點之間，並具有耦接於該第一輸入節點之閘極；一第二電壓轉換器，具有一輸入端耦接於一第二輸入節點，以及一輸出端耦接於一第二節點，其中該第二輸入節點的電位反向於該第一輸入節點的電位；一第二上拉電晶體，耦接於該電源節點及該第四節點之間並具有耦接於該第二節點之閘極；一第二下拉電晶體，耦接於該第三節點及該參考節點之間，並具有耦接於該第二輸入節點之閘極；一第三反向器，具有一輸入端耦接於該第三節點，以及一輸出端耦接於該第四節點；以及一第四反向器，具有一輸入端耦接於該第四節點，以及一輸出端耦接於該第三節點。
2. 如申請專利範圍第1項所述之位準偏移器，其中，該第三反向器，包括：一第一電晶體，耦接於該電源節點及該第四節點之間，並具有耦接於該第三節點之閘極；以及 一第二電晶體，耦接於該第四節點及該參考節點之間，並具有耦接於該第三節點之閘極；以及該第四反向器，包括：一第三電晶體，耦接於該電源節點及該第三節點之間，並具有耦接於該第四節點之閘極；以及一第四電晶體，耦接於該第三節點及該參考節點之間，並具有耦接於該第四節點之閘極。
3. 如申請專利範圍第2項所述之位準偏移器，其中該第一電壓轉換器，包括：一第五電晶體，耦接於該電源節點及該第一節點之間，並具有耦接於該第一輸入節點之閘極；一第六電晶體，耦接於該第一節點及一第五節點之間，並具有耦接於一第一輸出節點之閘極，其中該第一輸出節點之電位反向於該第三節點的電位；以及一第七電晶體，耦接於該第五節點及該參考節點之間，並具有耦接於該第一輸入節點之閘極；以及該第二電壓轉換器，包括：一第八電晶體，耦接於該電源節點及該第二節點之間，並具有耦接於該第二輸入節點之閘極；一第九電晶體，耦接於該第二節點及一第六節點之間，並具有耦接於一第二輸出節點之閘極，其中該第二輸出節點之電位反向於該第四節點的電位；以及一第十電晶體，耦接於該第六節點及該參考節點之間，並具有耦接於該第二輸入節點之閘極。
4. 如申請專利範圍第3項所述之位準偏移器，更包括：一輸入反向器，具有一輸入端耦接於該第一輸入節點，以及一輸出端耦接於該第二輸入節點；一第一輸出反向器，具有一輸入端耦接於該第三節點，以及一輸出端耦接於該第一輸出節點；以及一第二輸出反向器，具有一輸入端耦接於該第四節點，以及一輸出端耦接於該第二輸出節點。
5. 如申請專利範圍第3項所述之位準偏移器，其中當該第一輸入節點的電位大於一第一電壓位準時，該電壓源透過該第一上拉電晶體提昇該第三節點的電位，進而縮短該第二輸出節點的電位的上升時間；當該第一輸入節點的電位小於一第二電壓為準時，該電壓源透過該第二上拉電晶體提昇該第四節點的電位，進而縮短該第一輸出節點的電位的上升時間。
6. 如申請專利範圍第3項所述之位準偏移器，其中該第一上拉電晶體、該第二上拉電晶體、該第一電晶體、該第三電晶體、該第五電晶體、該第八電晶體為PMOS電晶體，該第一下拉電晶體、該第二下拉電晶體、該第二電晶體、該第四電晶體、該第六電晶體、該第七電晶體、該第九電晶體、該第十電晶體為NMOS電晶體。
7. 如申請專利範圍第6項所述之位準偏移器，其中該第一上拉電晶體及該第二上拉電晶體的尺寸本質上相同於該第一下拉電晶體、該第二下拉電晶體、該第二電晶體、該第四電晶體、該第六電晶體、該第七電晶體、該第九電晶體、該 第十電晶體的尺寸，並且本質上大於該第一電晶體、該第三電晶體、該第五電晶體及該第八電晶體的尺寸。
8. 如申請專利範圍第3項所述之位準偏移器，其中該第一電晶體、該第二電晶體、該第一上拉電晶體、該第一下拉電晶體、該第五電晶體、該第六電晶體、該第七電晶體在佈局上對稱於該第三電晶體、該第四電晶體、該第二上拉電晶體、該第二下拉電晶體、該第八電晶體、該第九電晶體、該第十電晶體。