JP3950167B2 - 同極性を有するmisトランジスタを使用するシフトレジスタ - Google Patents
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Description
フラット形液晶スクリーンは、行と列に配置された多数の電気光学セルにより形成され、各セルは、スイッチング装置により制御され、横方向の界磁の値の関数として光学特性が変更される液晶の境界を定める2個の電極を含む。スイッチング装置/電極/液晶/反対電極の組立体は、画素(画像要素を表わす)を構成する。周辺制御電子回路による上記画素のアドレス指定は、スイッチング装置のオン及びオフの状態を制御する行(選択線)と、スイッチング装置がオン状態であるときに、表示されるべきデータ信号(濃淡スケール)に対応した電極端子に印加されるべき電圧を伝達する列(データ線)とを用いて行われる。
電極、スイッチング装置、行及び列は、同一の基板上に堆積、エッチング処理され、スクリーンのアクティブマトリックスを構成する。周辺制御回路、即ち、表示されるべき水平ラインを選択する選択線走査器と、データ線を制御する回路は、アクティブマトリックスを収容する同一基板上に実装され、アクティブマトリックスと同時に製造される方が有利である。
フラット形テレビジョン又はコンピュータスクリーンにおいて、画素数が非常に多く、画素のグリッド間隔が非常に狭いため制御回路を設置する際に利用できる空間が制限され、及び、多数の選択線及びデータ線が必要とされることにより、高い製造効率を得るため最小であり、かつ、最も簡単な実現可能な制御回路の使用が求められる。更に、表示装置の全体に亘る同一の導電性タイプを有する画素スイッチング装置として、半導体装置を使用する方が有利である。
上記の半導体装置の制御は、少なくとも1個のシフトレジスタによりアドレス指定された線路を介して行われる。図1に示されたようなレジスタ構造は、前節に記載された要求に対する部分的な回答を与える。レジスタ段11は、6個のトランジスタTp、Td、Ts、Tr、Tl及びTzを含み、2個の正側の電源Vddと1個の(かなり)負性の電源Vssと共に、2個のクロック信号Φ1及びΦ2がライン14及び15に供給される。このような段により作られたシフトレジスタの動作は、トムソン LCDにより出願された国際特許出願第WO 92/15992号に詳細に開示されている。この動作は、レジスタ段の出力13を制御するトランジスタTlのゲートが浮動状態のままにされ、そのゲートの電位が容量性効果を通してクロック及び出力の電位に追従することに依存する。これは、ブートストラップ効果である。この効果により、所望の時点で、出力13がクロックΦ1の最大電位まで完全に充電される。トランジスタTpにより、トランジスタTlのゲートが予め充電され、トランジスタTdがこのゲートを放電する。
問題にしている上記のレジスタ段が選択されていないとき、出力13は電位Vssのまま保たれる。しかし、トランジスタTlのドレインは、クロックΦ1によって常に励起され、上記のブートストラップ効果の結果として、各クロックビートΦ1に伴って、トランジスタTlのゲートは、Φ1の信号振幅の略半分(典型的に約10ボルト)まで戻り、トランジスタは僅かに導通し始める。従って、出力ノード13から電荷を放出させ、このノードを強制的に電位Vssにするため、トランジスタTzをスイッチオンすることが必要である。同様に、トランジスタTdは、トランジスタTlのゲート電圧を常に値Vssに維持するため、同一期間に亘ってオン状態に維持されなければならない。従って、トランジスタTd及びTzは、上記のレジスタ段が選択されている場合を除いて、常に正の制御電圧を有する。ノードP2の上記制御電圧は、2個のトランジスタTr(リセット)及びTs(セット)からなるR/S(リセット/セットを表わす)トグルによって制御される。トランジスタTrのディメンジョンはトランジスタTsのディメンジョンよりも大きく、リセットの方が優先される。トランジスタTzをスイッチオフし、オン状態のトランジスタTlに出力ノード13をバイアスさせるべく、入力がライン12の優先度の高いリセットトランジスタTrを作動するまで、クロックΦ2は、ライン15でセットトランジスタTsを規則的にターンオンし、ノードP2にVddを与える。
簡単に言うと、ブートストラップ効果によって出力の適当な充電が行われるが、これには、3個の補助トランジスタTz、Tr及びTsの使用が必要になる浮遊効果が伴う。図1に記載された解決法の別の欠点は、トランジスタTd及びTsが永久的なゲートストレス(即ち、ゲート上の正の電圧)をうけ、その結果として、閾値電圧がドリフトし、やがて、装置全体の不調が生じることである。
本発明によれば、上記欠点を回避することが可能であり、延命された寿命を有する3、4又は7個のトランジスタを備えた簡単な回路が提案される。
かくして、本発明の第1の実施例は、各段が2個のクロック信号と、前の段の出力と、次の段とに接続された複数の縦続された三個一組のトランジスタの段を含むシフトレジスタに係り、上記シフトレジスタは、第1のクロック信号の高い値と低い値の間で関係した出力を切換える第1の半導体出力装置からなり、上記第1の半導体出力装置は、
前の段の出力により制御される第2の半導体装置を介して上記前の段の出力と、
次の段の出力により制御される第3の半導体装置を介して負の電位と、
第1のキャパシタを介して第2のクロック信号と、
第2のキャパシタの向こう側の段と関係した出力とに接続された第1のノードの電位により制御されることを特徴とする。
本発明の第2の実施例は、上記の第1の実施例と同じタイプのシフトレジスタに係るが、シフトレジスタの段は第1のノードと共に7個のトランジスタを含み、上記第1のノードは、
前の段の出力により制御される第2の半導体装置を介して上記前の段の出力と、
第1のキャパシタを介して第2のクロック信号と、
第2のノードにより制御される第3の半導体装置を介して接地に接続され、第2のキャパシタの向う側の段と関係した出力と、
上記第2のノードにより制御される第4の半導体装置を介して接地とに接続され、
上記第2のノードは、
第4のキャパシタを介して前の段の出力と、
上記前の段の出力により制御される第5の半導体装置を介して接地と、
一方が上記第2のノード、他方が次の段の出力により制御され、並列に実装された第6及び第7のクランプトランジスタを介して上記次の段の出力と、
キャパシタにより接地に接続された上記第3の半導体装置の端子とに接続される。
本発明の第3の実施例は、上記第1及び第2の実施例と同じタイプのシフトレジスタに係るが、シフトレジスタの段は第1のノードと共に4個のトランジスタを含み、上記第1のノードは、
前の段の出力により制御される第2の半導体装置を介して上記前の段の出力と、
第1のキャパシタを介して第2のクロック信号と、
第2のノードにより制御される第4の半導体装置を介して接地に接続され、第2のキャパシタの向う側の段と関係した出力と、
次の段、又は、一つおいて次の段の出力に接続された上記第2のノードにより制御される第3の半導体装置を介して負の電位とに接続される。
本発明の第4の実施例は、上記第3の実施例と同じタイプのシフトレジスタに係るが、段の第3及び第4の半導体装置は、夫々、次の段の出力及びゼロリセット信号により制御される。
最後に、本発明の第5の実施例は、上記第3の実施例と同じタイプのシフトレジスタに係るが、段の第3及び第4の半導体装置は、夫々、3個の中から選択されたクロック信号及びゼロリセット信号により制御される。
本発明の重要な特徴によれば、第1及び第2のクロック信号は相補形であり、第1のキャパシタは半導体出力装置の浮遊容量の値と等しい値を有し、第2のキャパシタは半導体出力装置の浮遊容量の値よりも実質的に大きい値を有する。
本発明は、周辺又は統合された制御回路を使用するフラット形アクティブマトリックススクリーンの全タイプにまで及ぶ。
更に、本発明は、選択行と交差し、対応する各容量結合が行と、行と交差する列の間の容量結合の合計に近い値を有するような態様で各選択行に容量的に結合された相補形の導電性列を付加することにより構成される改良を備えたスクリーンに及ぶ。上記の相補形の列は、相補形の列と容量的に結合された相補形の導電性行と関係してもよく、比較器回路を介して、各列と容量的に結合された相補形の導電性行と関係してもよい。
上記のブートストラップ効果は、反対の効果を伴うことなく得られる。段が休止しているとき、正のゲートストレスは無くなり、従来技術と比べると、3個のトランジスタと、1個のクロックと、1個の電源が省かれ、更に、本発明の7個のトランジスタを含む実施例と、4個のトランジスタを含む実施例は、出力信号の振幅よりも低い5乃至10ボルトの振幅を有する制御信号と共に動作し得るようになる。
添付図面を参照して以下の説明を読むことにより、本発明はより良く理解され、更なる利点が明らかになる。添付図面において、
図1は従来技術による上記のシフトレジスタの段11を表わす図であり、
図2は、3個のトランジスタを使用する本発明によるシフトレジスタ段の第1の実施例を表わす図であり、
図3a乃至3fは、図2の装置の素子のタイミングチャートであり、
図4は、7個のトランジスタを使用する本発明の第2の実施例を表わす図であり、
図5a乃至5gは、図4の装置の素子のタイミングチャートの一例であり、
図6は、4個のトランジスタを使用する本発明の第3の実施例を表わす図であり、
図7は、4個のトランジスタを使用する本発明の第4の実施例を表わす図であり、
図8は、図7の装置のタイミングチャートであり、
図9は、4個のトランジスタを使用する本発明の第5の実施例を表わす図であり、
図10は、図9の装置のタイミングチャートであり、
図11は、本発明の改良を表わす図である。
種々の図面において、図面相互の間で同一又は等価的な機能を有する素子には同一名が与えられる。上記図面に表わされた本発明の種々の実施例は、薄膜トランジスタで製作された液晶スクリーンを制御するドライバが統合されたシフトレジスタ段であるが、明らかに、本発明は、任意の半導体装置で製作されたあらゆるタイプの大きい面積の電子回路に適用される。
本発明によれば、図2に示されるように、3個のトランジスタTl、Tp及びTdを備えた選択行Jを制御するシフトレジスタの段21は、ライン22で前の行J−1と接続され、ライン30で次の行J+1と接続される。この回路は、更に、(かなり)負側の電源V−と、2個のクロックΦ1及びΦ2が供給される。以下、この回路の構造を説明する。
この段は、行J内の出力のノードDを制御するトランジスタTlのゲートを予め充電するトランジスタTpのドレインによりライン22で前の行J−1に接続される。トランジスタTpのゲートはそのドレインに接続され、トランジスタTlは、前の段22からの出力行J−1の電位によりターンオンされる。トランジスタTpは、次の段30からの出力行J+1の電位により制御されるトランジスタTdによって負の電源V−に接続されたノードGを制御する。
ノードDは、トランジスタTlのソースと、キャパシタCbを介してノードGと、選択されるべき行Jとに接続され、その負荷は容量C1により電気的に表わされる。
クロック信号Φ1は出力トランジスタTlのドレインに供給される。従来技術の図1を参照して説明されたブートストラップ効果を担う浮遊容量Cpが、このトランジスタのドレインとゲート(ノードG)の間にある。本発明の重要な特徴によれば、クロックΦ1に対し正確に相補形のクロックΦ2は、浮遊容量Cpの値と等しい値を有するキャパシタC2を介してノードGに接続される。
かくして、ブートストラップ効果の結果としての上記の浮遊効果は、クロックΦ1の相補形のクロックΦ2を、浮遊容量Cpの値と等しい値Ctを有するキャパシタC2を介してトランジスタTlのゲートと結合することにより相殺される。2個のクロックは正確に相補形をなすので、ノードG、即ち、トランジスタTlのゲートに浮遊電圧を発生させることはない。等価回路は、ノードGと接地32の間に容量C1=2×Ctを含む。
上記の構成はブートストラップ効果を低減するので、ゲートの電圧がソース電圧の変化の一部Cb/(Cb+2×Cp)に追従するように、ソースノードDとゲートノードGの間にブートストラップ容量Cbを追加することが必要である。かくして、60%のブートストラップ率を得るには、CbをCtの値の3倍にすれば十分である。
従って、上記の回路は、上記の派生的な効果を伴うことなく、ブートストラップを保存する。回路、即ち、装置全体の寿命は延長され、必要なトランジスタの数は従来技術の半分になる。本発明の上記実施例の更なる利点は、従来技術の正の電源Vddが省かれることである。実際上、段21が選択されていないとき、プレチャージ用トランジスタTdのゲート及びドレインは接続されるので、2個の直列トランジスタTp及びTdは、図1のトランジスタTzの機能を行い、行J−1から負の電圧V−の方に電流を供給する。2個のトランジスタは、閾値電圧を下回るゲート・ソース間電圧を有し、チャネル電流は上記電圧の指数関数である。この配置により、ソース電圧よりも低く、約1ボルトのトランジスタTlのゲート電圧が得られ、上記トランジスタは、二つの電圧が一致する従来技術の場合よりも良好に阻止される。かくして、本発明によるレジスタの段が選択されないとき、閾値電圧よりも低いゲート電圧を有するこの段の全トランジスタの疲労が最小限に抑えられる。
上記の回路の動作は、時間目盛りを横軸とし、電位を縦軸として表わす図3a乃至3fの各タイミングチャートを参照して、より良く理解される。前の段J−1がパルス(図3c)をライン22に送出したとき、プレチャージ用トランジスタTpはオン状態であり、ブートストラップキャパシタCbを充電する。ゲートノードGの電位(図3d)は、トランジスタTpの閾値電圧の値が実質的に除かれなければならない前の段に対応する行J−1の電位まで上昇する。次いで、トランジスタTlがオン状態になる。クロックΦ1が上昇したとき(図3a)、図1の従来技術と同様に、出力Jは、クロックΦ1で支えられるトランジスタTlのゲートにブートストラップ容量Cbを介して追従する(図3d)。トランジスタTlは完全にオン状態であり、クロックΦ1が低下するまで、ノードDと行JはクロックΦ1の電位に完全に追従する(図3e)。この時点で、次の行J+1が上昇し(図3f)、トランジスタTlが次のクロックロックビートの期間(図3d)にオン状態にならないように、ブートストラップキャパシタCbを放電するトランジスタTdをターンオンする。
出力Jが完全にゼロに戻るのに十分な長さに亘りトランジスタTlのオン状態が維持されるように、トランジスタTdのディメンジョンを大きくし過ぎてはならない。トランジスタTlのソースは僅かに負側にバイアスされるので、ノードGは休止状態のときに負の電圧をとり、その結果として、トランジスタTlは、図1の従来技術よりも確実に阻止される。
図4には、本発明のシフレジスタ段45の第2の実施例が示される。同図には、3個のトランジスタTl、Tp及びTdと、前の段及び次の段に夫々対応するライン22の入力J−1及びライン30の入力J+1の2個の入力と、2個の逆のクロック入力Φ1及びΦ2と、関係した選択行J上の段45の出力Jが、図2及び図3a乃至3fに関し説明されたような本発明の実施例のキャパシタCp、C2、Cb及びC1と共に再度示される。
本発明の重要な特徴によれば、出力トランジスタTlのソースをゼロにリセットするトランジスタTzは、ブートストラップキャパシタCbをライン33で接地に接続する。トランジスタTzのゲートは、一方で放電トランジスタTdのゲートに接続され、他方で、反対向きに並列に実装された2個のクランプトランジスタ(ゲートがソースに接続された)Th及びTgを介して次の行J+1に接続されたノードZにより制御される。上記の2個のトランジスタのドレインは、ソースと、ソースにより制御されたゲートとに接続される。即ち、一方のトランジスタTgは、ノードZにより制御され、もう一方のトランジスタThは、次の段J+1の行により制御される。キャパシタCgは、一方でノードZに接続され、他方でライン33の接地に接続される。
更に、トランジスタTdはノードGを接地に接続し、そのゲートはノードZにより制御される。ノードZは、ノードH、即ち、前の段の出力J−1によりゲートが制御されたトランジスタTrを介して接地に接続される。ノードZは、更に、キャパシタCcを介してノードHに接続される。
この回路の動作は、共通部品に関して、本発明の上記実施例の図2及び図3a乃至3fの回路の動作と本質的に同じである。上記の実施例と比較した改良点は、休止状態のとき、トランジスタTz及びTdのゲート、即ち、ノードZは、その閾値電圧のレベルに維持されることである。上記のトランジスタは、ノードG及びDを低い電位に維持するのに十分な導通がある。この場合に、トランジスタTpは、上記の条件下で、出力の電位を低い点に戻す機能がない。線30(次の段の線)に接続された2個のトランジスタTh及びTgのため、ノードZの電位は、トランジスタTd及びTzの閾値電圧に維持される。従って、ノードZは、トランジスタの閾値電圧と等しい電圧の遅延を伴ってJ+1の電圧変化に追従する。かくして、J+1が上昇したとき、ノードZは正の電圧から閾値電圧を引いた電圧に達し、ノードG及びDの電位はゼロに戻される。トランジスタTd及びTzは完全にオン状態である。
行J+1の電位がゼロに戻るとき、ノードZの電位は、ある程度の導電性を確保するトランジスタTp及びTzの閾値電圧の値を維持する。
キャパシタCcの役目は、トランジスタTh及びTgによるトランジスタTlのソース及びゲートだけではなく、行J−1への容量結合の影響を弱めることである。
休止しているとき、トランジスタTlは、ゼロではない負のゲート電圧を有する。その導通状態は、3個のトランジスタを備えた前の解決法よりも良好である。しかし、トランジスタTzは、伝導閾値にバイアスされているので、トランジスタTlを作動させない。従って、休止状態中に、出力がゼロに戻ることが保証される。7個のトランジスタを備えた上記解決法の別の利点は、段45の出力インピーダンスが3個のトランジスタを備えた解決法の出力インピーダンスよりも低いことである。
ノードZは、かなり高インピーダンスであるので、トランジスタTrは、予め充電を行う際に、即ち、この段が予め選択されたときに、トランジスタTd及びTzのゲート電圧をゼロに戻すことが可能である。阻止されたトランジスタTdは、キャパシタCbの充電をより完全に行い、阻止されたトランジスタTrは、その出力を最大レベルに上昇させる。最後に、出力のレベルが上昇したときに、ノードZの電圧が上昇するのを防ぐため、キャパシタCcは、トランジスタTzのゲート・ドレイン容量の値と等しい値を有する必要がある。
上記の回路の動作は、クロックが出力の振幅よりも小さい振幅を有するとき、時間目盛りが横軸、電位が縦軸として表わされた図5a乃至5gの各タイミングチャートを参照してより良く理解される。前の実施例と同様に、クロックΦ1とΦ2は、逆向きである(図5a及び5b)。出力J−1(図5c)、J(図5e)及びJ+1(図5f)には、休止状態の装置の低電圧レベルと、J−1が動作するときのクロックの低いレベルと、選択中のクロックの高いレベルの3種類の安定状態が含まれる。
段45が選択されたとき、即ち、行J以外で段45の出力が適切に充電されるように(図5e)、ノードZを、トランジスタTd及びTzの閾値電圧のレベルに維持する必要がある。しかし、この時点で、J+1はクロックの低いレベルである(図5f)。トランジスタTh及びTgが存在することを考慮すると、クロックの低いレベルは、トランジスタの閾値電圧の2倍を超えてはならない。
かくして、上記装置によれば、クロックΦ1及びΦ2の振幅をトランジスタの閾値レベルの2倍、即ち、アモルファスシリコン(α−Si)形トランジスタの場合に5乃至7ボルト減少させ得る限り、本発明が改良される。
図6に示された本発明の第3の実施例は、前の実施例と同様に小さい振幅の入力信号の使用を可能にする。この解決法は4個のトランジスタしか必要としない。
図6には、3個のトランジスタTl、Tp及びTdと、前の段に対応するライン22の入力J−1と、次の段に対応するライン30の入力J+1の2個の入力と、2個の逆向きのクロック入力Φ1及びΦ2と、関係した選択行J上の段55の出力Jと共に、本発明の実施例のキャパシタCp、C2、Cb及びC1と、図4に示された第1の改良点が示される。この共通部品の動作は、上記の動作と同一である。
この例では、改良点は、ゼロリセットトランジスタTz及びTpのゲートがノードZを介して行J+1、又は、行J+2、即ち、1段おきの次の出力線に直結可能であることから得られる。かかる構成により、トランジスタTr及びThだけではなく、上記のキャパシタCc及びCgも無しで済ますことができる。この例の場合に、Jがゼロに戻るべきときにJ+2が到達する低いクロックレベルは、トランジスタTd及びTzを正確に導通させるのに十分であること(例えば、アモルファスシリコンの場合に10ボルト)が必要とされる。
従って、この回路は4個のトランジスタしか必要としないので回路の簡単化に寄与し、制御電圧が10ボルトのオーダーで節約されるので回路の性能に寄与する。
本発明の第4の実施例は図7に示される。第4の実施例は、トランジスタTd及びTzのゲートが次の線に接続されない点で図6の実施例と相違する。トランジスタTzのゲートは、リセット(再初期化)信号により制御され、トランジスタTdは次の行J+1により制御され、ノードGを信号Vに接続する。
トランジスタTzのゲートを制御するリセット信号は、図8に示されるように、クロック信号Φ1及びΦ2に対し位相が遅延する幅Tlの短いパルスにより構成される信号であり、Φ1及びΦ2の周期の半分と一致する周期を有する。しかし、次の行J+1によりゲートが制御されるトランジスタTdは、トランジスタTzを制御するリセット信号と同一の周波数を備え、各半周期の始めに幅T2を有する信号Vによりソース側で作動される。これは、ノードD、即ち、行Jが再び接地レベルに低下する前に、トランジスタTdがノードGを非常に急速に放電させないようにするためである。実際上、信号Vが期間T2に亘り正であるとき、トランジスタTdは点Gを放電し得ないので、Tlは行J(ノードD)の電位を接地に戻すことができる。かくして、各出力は、短い期間T2の各行のアドレス指定時間に亘り接地される。本発明の上記実施例は、中間インピーダンス形(リセットが持続する時間間隔だけ低インピーダンスであり、残りの時間には高インピーダンスである)と呼ばれる。
図9に示された本発明の第5の実施例は、トランジスタTzのゲートをリセット信号で制御し、トランジスタTdのゲートを3個のクロック信号Φa、Φb及びΦcから選択されたクロック信号Φaで制御することにより構成される。トランジスタTdのソースは一定の負電位V−に維持される。図10に示されるように、上記の各クロックは、Φ1とΦ2の交互の変化に遅延する期間T3の短いパルスにより構成され、リセット信号の3倍の反復周期を有する。3個のクロックΦa、Φb及びΦcは、行のアドレス指定周期に対応するリセット周期と一致した遅延によって相互に導かれる。この実施例は低インピーダンス形と呼ばれる。
更に、本発明は、高インピーダンス又は中間インピーダンスを備えた本発明の回路に対する改良に係り、上記のタイプの行ドライバを使用するスクリーンの行及び列の間に存在する容量結合を補償することが可能である。
実際上、行ドライバDjにより制御された列i及び行jを含むスクリーンの概略部分を表わす図11に示されるように、選択行jのドライバDjの出力が低インピーダンスではないとき、列i−1、i及びi+1と、行j−1、j及びj+1の間に無視できない容量結合Cijが存在し、上記行が休止状態であるとき、その容量結合は、アクティブマトリックスの行と列の交点の近くにある図11に図示されないトランジスタの状態を変化させるまでに達する可能性のある許容できない電圧を生じる。
本発明に対する改良点は、スクリーンの各行j−1、j及びj+1に容量的に結合(Cfj)された列又はバスfにより上記の結合を補償することにより構成される。この容量は、行と、行に交差する列の間の容量結合Cijの合計に近い値を有する必要がある。列fは、フレーム反転又はライン反転の際のような列上の極性の各変化と共に作動される。列fを制御する別の手段は、列fを、比較器40を介して、交差する列i−1、i及びi+1に容量的に結合(Cgi)された行g自体と関係させる。かくして、上記の行gは、列fと行gの間の容量結合Cfgにより、スクリーンの列との結合を検出し、列fの電位を補正する。この改良点は、好ましくは、本発明に適用され、スクリーンの外部又はスクリーンと統合された周辺回路により、行及び列を介して、あらゆるタイプのフラット形アクティブマトリックススクリーンに容易に拡張される。
本発明と、その改良点は、容量性の出力負荷を伴う全てのシフトレジスタ、特に、ビューイングスクリーンの行をアドレス指定する制御回路統合形のシフトレジスタに適用される。本発明及びその改良点は、例えば、ファクシミリ接触スキャナ又はディジタイジングタブレットのような薄膜トランジスタで製作された全ての大面積電子回路に一般的な方法で適用される。
Claims (5)
- 2個のクロック信号(Φ1,Φ2)に接続され、出力(D)を含む各段(J)の複数の縦続された段(J−1,J,J+1)からなるシフトレジスタ(21)であって、
上記段は、前の段(J−1)の出力及び次の段(J+1)の出力に接続され、
上記段は、第1のノード(G)の電位により制御され、第1のクロック信号(Φ1)の高い値と低い値との間で関連する出力(J)を切換える第1の半導体出力装置(Tl)を含み、
上記第1のノード(G)は、
上記前の段の出力(22)により制御される第2の半導体装置(Tp)を介して上記前の段(J−1)の出力と、
上記次の段(J+1)の出力により制御される第3の半導体装置(Td)を介して負の電位(V−)と、
第1のキャパシタ(C2)を介して、上記第1のクロック信号(Φ1)が高い間は低く、上記第1のクロック信号(Φ1)が低い間は高いように上記第1のクロック信号(Φ1)に対し相補形の第2のクロック信号(Φ2)と、
上記第1のキャパシタ(C2)の値よりも大きい値の第2のキャパシタ(Cb)を介して上記段(J)と関係した上記出力(D)とに接続されることを特徴とするシフトレジスタ。 - 2個のクロック信号(Φ1,Φ2)に接続され、出力(D)を含む各段(J)の複数の縦続された段(J−1,J,J+1)からなるシフトレジスタ(45)であって、
上記段は、前の段(J−1)の出力及び次の段(J+1)の出力に接続され、
上記段は、第1のノード(G)の電位により制御され、第1のクロック信号(Φ1)の高い値と低い値との間で関連する出力(J)を切換える第1の半導体出力装置(Tl)を含み、
上記第1のノード(G)は、
上記前の段の出力(22)により制御される第2の半導体装置(Tp)を介して上記前の段(J−1)の出力と、
第1のキャパシタ(C2)を介して、上記第1クロック信号(Φ1)が高い間は低く、上記第1のクロック信号(Φ1)が低い間は高いように上記第1のクロック信号(Φ1)に対し相補形の第2のクロック信号(Φ2)と、
上記第1のキャパシタ(C2)の値よりも大きい値の第2のキャパシタ(Cb)を介して上記段(J)と関係し、第2のノード(Z)により制御される第3の半導体装置(Tz)を介して接地(33)に接続された上記出力(D)と、
上記第2のノード(Z)により制御される第4の半導体装置(Td)を介して接地とに接続され、
上記第2のノード(Z)は、
第4のキャパシタ(Cc)を介して上記前の段(J−1)の出力(22)と、
上記前の段(J−1)の上記出力(22)により制御される第5の半導体装置(Tr)を介して接地と、
並列にマウントされ、一方が上記第2のノード(Z)により制御され、他方が上記次の段(J+1)の出力(30)により制御される第6及び第7のクランプトランジスタ(Th,Tg)を介して上記次の段(J+1)の上記出力(30)と、
キャパシタ(Cg)により接地(33)に接続される上記第3の半導体装置(Tz)の端子とに接続されることを特徴とするシフトレジスタ。 - 2個のクロック信号(Φ1,Φ2)に接続され、出力(D)を含む各段(J)の複数の縦続された段(J−1,J,J+1)からなるシフトレジスタ(55)であって、
上記段は、前の段(J−1)の出力と、次の段(J+1)又は一つおいた次の段(J+2)の出力とに接続され、
上記段(J)は、第1のノード(G)の電位により制御され、第1のクロック信号(Φ1)の高い値と低い値との間で関連した選択行(J)を切換える第1の半導体出力装置(Tl)を含み、
上記第1のノード(G)は、
上記前の段の出力(22)により制御される第2の半導体装置(Tp)を介して上記前の段(J−1)の出力と、
第1のキャパシタ(C2)を介して、上記第1のクロック信号(Φ1)が高い間は低く、上記第1のクロック信号(Φ1)が低い間は高いように上記第1のクロック信号(Φ1)に対し相補形の第2のクロック信号(Φ2)と、
上記第1のキャパシタ(C2)の値よりも大きい値の第2のキャパシタ(Cb)を介して上記段(J)と関係し、第2のノード(Z)により制御される第4の半導体装置(Tz)を介して接地(33)に接続された上記出力(D)と、
上記次の段(J+1)又は一つおいて次の段(J+2)の出力(30)に接続された上記第2のノード(Z)により制御される第3の半導体装置(Td)を介して負の電位(V−)とに接続されることを特徴とするシフトレジスタ。 - 2個のクロック信号(Φ1,Φ2)に接続され、出力(D)を含む各段(J)の複数の縦続された段(J−1,J,J+1)からなるシフトレジスタ(21)であって、
上記段は、前の段(J−1)の出力及び次の段(J+1)の出力に接続され、
上記段は、第1のノード(G)の電位により制御され、第1のクロック信号(Φ1)の高い値と低い値との間で関連した出力(J)を切換える第1の半導体出力装置(Tl)を含み、
上記第1のノード(G)は、
上記前の段の出力(22)により制御される第2の半導体装置(Tp)を介して上記前の段(J−1)の出力(22)と、
上記次の段(J+1)の出力により制御される第3の半導体装置(Td)を介して信号(V)と、
第1のキャパシタ(C2)を介して、上記第1のクロック信号(Φ1)が高い間は低く、上記第1のクロック信号(Φ1)が低い間は高いように上記第1のクロック信号(Φ1)に対し相補形の第2のクロック信号(Φ2)と、
上記第1のキャパシタ(C2)の値よりも大きい値の第2のキャパシタ(Cb)を介して上記段(J)と関係し、ゼロリセット信号により制御される第4の半導体装置(Tz)を介して接地に接続された上記出力(D)とに接続されることを特徴とするシフトレジスタ。 - 2個のクロック信号(Φ1,Φ2)に接続され、出力(D)を含む各段(J)の複数の縦続された段(J−1,J,J+1)からなるシフトレジスタ(21)であって、
上記段は、前の段(J−1)の出力及び次の段(J+1)の出力に接続され、
上記段は、第1のノード(G)の電位により制御され、第1のクロック信号(Φ1)の高い値と低い値との間で関連した出力(J)を切換える第1の半導体出力装置(Tl)を含み、
上記第1のノード(G)は、
上記前の段の出力(22)により制御される第2の半導体装置(Tp)を介して上記前の段(J−1)の出力(22)と、
3個のクロック信号(Φa,Φb,Φc)から選択されたクロック信号(Φa)によって制御される第3の半導体装置(Td)を介して一定の負電位(V−)と、
第1のキャパシタ(C2)を介して、上記第1のクロック信号(Φ1)が高い間は低く、上記第1のクロック信号(Φ1)が低い間は高いように上記第1のクロック信号(Φ1)に対し相補形の第2クロック信号(Φ2)と、
上記第1のキャパシタ(C2)の値よりも大きい値の第2のキャパシタ(Cb)を介して上記段(J)と関係し、ゼロリセット信号により制御される第4の半導体装置(Tz)を介して接地に接続された上記出力(D)とに接続されることを特徴とするシフトレジスタ。
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