JPS6070599A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPS6070599A JPS6070599A JP58179851A JP17985183A JPS6070599A JP S6070599 A JPS6070599 A JP S6070599A JP 58179851 A JP58179851 A JP 58179851A JP 17985183 A JP17985183 A JP 17985183A JP S6070599 A JPS6070599 A JP S6070599A
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- JP
- Japan
- Prior art keywords
- signal
- shift register
- transistor
- clock
- phase
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、シフトレジスタ回路に係り、特に、コンデン
サに一時信号を記憶させるダイナミック型レシオレスシ
フトレジスタ回路に関する。
サに一時信号を記憶させるダイナミック型レシオレスシ
フトレジスタ回路に関する。
最近、ウォッチ型テレビ、ポケット型テレビ。
ハントベルトコンピュータ用ディスプレイ等に用いられ
る高密度の画素を有する液晶表示装置の開発が多くのメ
ーカーで進められている。ところで、画素数が２４［］
Ｘ２４０存在すると、液晶表示装置から外部回路への配
線数が４８０本以上となシ、製造単価の上昇と製造歩留
シの低下をまねいている。そこで今日、画素を駆動する
ドライバ回路及び画素全３″Ｊ３．択するシフトレジス
タ回路等を液晶表示装置と同一基板内に形成する方法が
考えられている。前記方法によれば、前記液晶表示装置
から外部回路への配線数が数１０本程Ｗ寸で減少でき、
製造単価の小側化と製造歩留シの上昇という効果が得ら
れる。
る高密度の画素を有する液晶表示装置の開発が多くのメ
ーカーで進められている。ところで、画素数が２４［］
Ｘ２４０存在すると、液晶表示装置から外部回路への配
線数が４８０本以上となシ、製造単価の上昇と製造歩留
シの低下をまねいている。そこで今日、画素を駆動する
ドライバ回路及び画素全３″Ｊ３．択するシフトレジス
タ回路等を液晶表示装置と同一基板内に形成する方法が
考えられている。前記方法によれば、前記液晶表示装置
から外部回路への配線数が数１０本程Ｗ寸で減少でき、
製造単価の小側化と製造歩留シの上昇という効果が得ら
れる。
またテレビ用では、前記シフトレジスタ回路は４ＭＨｚ
程度の周波数で動く必要がある。しかしこのシフトレジ
スタが４相のクロックで駆動されるならば、前記周波数
は実質〆となる。そこでこのようなシフトレジスタ回路
の１１発が望１れる。
程度の周波数で動く必要がある。しかしこのシフトレジ
スタが４相のクロックで駆動されるならば、前記周波数
は実質〆となる。そこでこのようなシフトレジスタ回路
の１１発が望１れる。
第１図は、コンデンサに一時信号を記憶させることを利
用した４相ダイナミック型レシオレスシフトレジスタ回
路の従来例を示すものである。このシフトレジスタは位
相が９０°づつずれた４相のクロックφ１．φ２．φ３
．φ、で駆動さね、同一チャンネルの６個のトランジス
タＴ ｒｌ −％−’ｒ ｒ６ 。
用した４相ダイナミック型レシオレスシフトレジスタ回
路の従来例を示すものである。このシフトレジスタは位
相が９０°づつずれた４相のクロックφ１．φ２．φ３
．φ、で駆動さね、同一チャンネルの６個のトランジス
タＴ ｒｌ −％−’ｒ ｒ６ 。
及び信号記憶コンデンサＱＡ、ＣＢ、Ｑｏ で構成され
る。このシフトレジスタの動作を簡単に説明すると、ク
ロックφ８期間に、節点ＢがＶＤＤにプリチャージされ
る。クロックφ２期間に、Ｔｒｌに入力信号があれば、
節ＡＢの電荷Ｕ：Ｔｒ、とＴｒ２全通してグランドに放
電する。容量ＱＢはクロックφ１とφ、の間、節点ＢＫ
電荷を蓄積し、Ｂを一定Ｍｔ圧に保つ。クロックφ５期
間、節点ＢはトランジスタＴｒ３を通して無条件にＶＤ
ＤＷ圧にプリチャージされる。その後、クロックφ２の
期間、入力信号によりＴｒｌが導通するときのみ、この
節点は選択的にＴｒ、とＴｒ２を通して放電する。
る。このシフトレジスタの動作を簡単に説明すると、ク
ロックφ８期間に、節点ＢがＶＤＤにプリチャージされ
る。クロックφ２期間に、Ｔｒｌに入力信号があれば、
節ＡＢの電荷Ｕ：Ｔｒ、とＴｒ２全通してグランドに放
電する。容量ＱＢはクロックφ１とφ、の間、節点ＢＫ
電荷を蓄積し、Ｂを一定Ｍｔ圧に保つ。クロックφ５期
間、節点ＢはトランジスタＴｒ３を通して無条件にＶＤ
ＤＷ圧にプリチャージされる。その後、クロックφ２の
期間、入力信号によりＴｒｌが導通するときのみ、この
節点は選択的にＴｒ、とＴｒ２を通して放電する。
Ｔｒ、が導通しなければ節点ＢはＶＤＤレベルに充電さ
れた１才となる。
れた１才となる。
φ２が０レベルに戻った後、クロック期間φ。
に節点りかプリチャージされる。最後に、クロックφ４
期間において、節点Ｂの電圧により）ランジスタＴｒ４
が導通するときのみ、トランジスタＴｒ、とＴｒ５が節
点りを選択的に放電する。このようにして入力信号は４
クロツクパルスで二度反転し、正味１クロック時間遅延
して出力端子に転送さ１する。
期間において、節点Ｂの電圧により）ランジスタＴｒ４
が導通するときのみ、トランジスタＴｒ、とＴｒ５が節
点りを選択的に放電する。このようにして入力信号は４
クロツクパルスで二度反転し、正味１クロック時間遅延
して出力端子に転送さ１する。
この回路は４相クロツク駆動で高速化が可能、ＶＤＤラ
インからグランドライン間に接続さねたトランジスタが
すべて同時にＯＮすることがなく、低消費電力化が可能
などのメリットがあるが、一方、第１図１の回路から明
らかなように、出力りにクロ゛ツクφ３の同期信号が現
わｊ］、ＴＶ信号制御用などシフトレジスタの各段の出
力を必要とする場合は実用的で々いこと、比較的トラン
ジスタの数が多くキャリア移動度の小さい薄膜トランジ
スタを用いた場合面積的Ｋｆｔ、’ｊ題がある介どの欠
点葡有している。
インからグランドライン間に接続さねたトランジスタが
すべて同時にＯＮすることがなく、低消費電力化が可能
などのメリットがあるが、一方、第１図１の回路から明
らかなように、出力りにクロ゛ツクφ３の同期信号が現
わｊ］、ＴＶ信号制御用などシフトレジスタの各段の出
力を必要とする場合は実用的で々いこと、比較的トラン
ジスタの数が多くキャリア移動度の小さい薄膜トランジ
スタを用いた場合面積的Ｋｆｔ、’ｊ題がある介どの欠
点葡有している。
本発明は、以上の点に鑑みてなされたもので、液晶表示
用として実用的な薄膜トランジスタで構５１Ｍ可能なヌ
レツシホールド電圧が同一でトランジスタ数の少々いダ
イナミック型ソフトレジスタ回路を提供することを目的
とする。
用として実用的な薄膜トランジスタで構５１Ｍ可能なヌ
レツシホールド電圧が同一でトランジスタ数の少々いダ
イナミック型ソフトレジスタ回路を提供することを目的
とする。
以下、図面を用いて本発明を詳述する。
第２図は、本発明のシフトレジスタ回路の実施例の回路
図である。１〜４は、名々１段のシフトレジスタ＼Ｔｒ
、〜Ｔｒ、は、信号伝達Ｍ工Ｓトランジスタ、’ｒｒ、
〜Ｔｒ６は、イ占号消去Ｍ Ｘ Ｓトランジスタ、Ｃ１
〜ａ ４ｆｄ、信号記憶コンデンサ、０５〜Ｃ８は、信
号昇圧コンデンサ、１０〜１６は、シフトレジスタ間の
配線、φ１〜φ、は、４相クロツクである。信“弓伝達
Ｍ工ｓトランジスタＴｒ、〜Ｔｒ４の各々と信号記憶コ
ンデンサ０１〜Ｃ４の各々は、ソースホロワ接続されて
おり、ドレインが４相クロックφ１〜φ、の各々へ、信
号記憶コンデンサ側がアース配線０に接続され、ゲート
がシフトレジスタの入力端子、ソースがシフトレジスタ
の出力端子となり、配線１１〜１３の各々によυ前後段
のシフトレジスタと接続されている。＠号消去Ｍ工Ｓト
ランジスタＴｒ、〜Ｔｒ８の各々は、ドレイン、ソース
に関して信号記憶コンデンサ０１〜Ｃ４の各々と平列接
続される一方、ゲートは、次々段のシフトレジスタの出
力端子、捷たは、次々段の４相クロツクのクロックに接
続されている。信号昇圧コンデンサ０５〜Ｃ８は、出力
端子と次段のシフトレジスタのクロックφ。
図である。１〜４は、名々１段のシフトレジスタ＼Ｔｒ
、〜Ｔｒ、は、信号伝達Ｍ工Ｓトランジスタ、’ｒｒ、
〜Ｔｒ６は、イ占号消去Ｍ Ｘ Ｓトランジスタ、Ｃ１
〜ａ ４ｆｄ、信号記憶コンデンサ、０５〜Ｃ８は、信
号昇圧コンデンサ、１０〜１６は、シフトレジスタ間の
配線、φ１〜φ、は、４相クロツクである。信“弓伝達
Ｍ工ｓトランジスタＴｒ、〜Ｔｒ４の各々と信号記憶コ
ンデンサ０１〜Ｃ４の各々は、ソースホロワ接続されて
おり、ドレインが４相クロックφ１〜φ、の各々へ、信
号記憶コンデンサ側がアース配線０に接続され、ゲート
がシフトレジスタの入力端子、ソースがシフトレジスタ
の出力端子となり、配線１１〜１３の各々によυ前後段
のシフトレジスタと接続されている。＠号消去Ｍ工Ｓト
ランジスタＴｒ、〜Ｔｒ８の各々は、ドレイン、ソース
に関して信号記憶コンデンサ０１〜Ｃ４の各々と平列接
続される一方、ゲートは、次々段のシフトレジスタの出
力端子、捷たは、次々段の４相クロツクのクロックに接
続されている。信号昇圧コンデンサ０５〜Ｃ８は、出力
端子と次段のシフトレジスタのクロックφ。
〜φ、と接続さｊｌている。
つぎに、第２図と第３図により回路動作について説明す
る。４相クロックφ、〜φ４は、第３図のタイムチャー
トに示すように、順次％周期位相の遅れた方形波のクロ
ック信号であシ、振幅は、０（ｖ）からＶ ＤＤ （ｖ
）ｉでである。初期状態として、シフトレジスタ１〜４
の出力がＬ状ｆＤ （−Ｖ ＴａＮ２（ｖ））であると
仮定する。ここで、ＶＴＲは、信号伝達Ｍ工Ｓトランジ
スタＴｒ、〜Ｔｒ４のスレシホールド重圧である。時刻
ｔ。−ｔｌに入力信号Ｓ、。が配線１０に印加されると
、クロックφ１がＨ状態（ＶＤＤ （ｖ））であるので
、信号伝達Ｍ工ＳトランジスタＴｒ、が導通し、信号記
憶コンデンサＣ１及び信号昇圧コンデンサＣ５がｙ Ｄ
Ｄ −Ｖ Ｔｍ （ｖ）才で充電される。時刻ｔ、〜ｔ
２では、クロックφ１．φ２がＨ状態（ＶＤＤ（Ｖ））
となるとともに入力信号Ｓ１ｏがＬ状態（ｏ （ｖ’）
）となるので、信号伝達Ｍ工ＳトランジスタＴｒ、が
遮断する一方、信号昇圧コンデンサＣ５の端子電圧がク
ロックφ２の効果によｊｌ）０（ｖ）からＶＤＤ（ｖ）
へ上昇する。この結果、配ｍ１１０８号ｓ、、 ｏ重圧
力（ａｔ／（ｃ、＋ｃｔ））ｘｖｎＤ（ｖ’ｌ上昇しＶ
ＤＤ付）と々る。したがって、信号伝達Ｍ工Ｓトランジ
スタＴｒ２が導通し、クロックφ、がＬ状態（ｏ （ｖ
））であるため、信号記憶コンデンサＣ７及び信号昇圧
コンデンサＣ６がＶＩＩＤ−Ｖ ＴＲ（Ｖｌ甘で充電、
される。時刻ｔ２〜ｔ３では、時刻ｔ１〜ｔ２と同様な
動作によシ配線１２の信号Ｓ１２がＶ ＤＤ （ｖ）
４で昇圧されるとともに、信号伝達コンデンサＣ８及び
信号昇圧コンデンサＣ２がＶ ＤＤ −Ｖ ＴＨ（ｙ）
まで充電される。その結果、シフトレジスタ５の信号消
去トランジスタＴｒ５が導通し、信号記憶コンデンサＣ
Ｉと信号昇圧コンデンサＣ６が強制的にＬ状態（ＯＶ
）となる。このような一連の回路動作によシ、入力信号
Ｓ１０が４相クロックφ１〜φ、の位相遅れの時間だけ
遅れ、信号Ｓ＋＋となる。さらに同様な回路動作により
、信号Ｓ１１から信号Ｓｔｔが作られる。
る。４相クロックφ、〜φ４は、第３図のタイムチャー
トに示すように、順次％周期位相の遅れた方形波のクロ
ック信号であシ、振幅は、０（ｖ）からＶ ＤＤ （ｖ
）ｉでである。初期状態として、シフトレジスタ１〜４
の出力がＬ状ｆＤ （−Ｖ ＴａＮ２（ｖ））であると
仮定する。ここで、ＶＴＲは、信号伝達Ｍ工Ｓトランジ
スタＴｒ、〜Ｔｒ４のスレシホールド重圧である。時刻
ｔ。−ｔｌに入力信号Ｓ、。が配線１０に印加されると
、クロックφ１がＨ状態（ＶＤＤ （ｖ））であるので
、信号伝達Ｍ工ＳトランジスタＴｒ、が導通し、信号記
憶コンデンサＣ１及び信号昇圧コンデンサＣ５がｙ Ｄ
Ｄ −Ｖ Ｔｍ （ｖ）才で充電される。時刻ｔ、〜ｔ
２では、クロックφ１．φ２がＨ状態（ＶＤＤ（Ｖ））
となるとともに入力信号Ｓ１ｏがＬ状態（ｏ （ｖ’）
）となるので、信号伝達Ｍ工ＳトランジスタＴｒ、が
遮断する一方、信号昇圧コンデンサＣ５の端子電圧がク
ロックφ２の効果によｊｌ）０（ｖ）からＶＤＤ（ｖ）
へ上昇する。この結果、配ｍ１１０８号ｓ、、 ｏ重圧
力（ａｔ／（ｃ、＋ｃｔ））ｘｖｎＤ（ｖ’ｌ上昇しＶ
ＤＤ付）と々る。したがって、信号伝達Ｍ工Ｓトランジ
スタＴｒ２が導通し、クロックφ、がＬ状態（ｏ （ｖ
））であるため、信号記憶コンデンサＣ７及び信号昇圧
コンデンサＣ６がＶＩＩＤ−Ｖ ＴＲ（Ｖｌ甘で充電、
される。時刻ｔ２〜ｔ３では、時刻ｔ１〜ｔ２と同様な
動作によシ配線１２の信号Ｓ１２がＶ ＤＤ （ｖ）
４で昇圧されるとともに、信号伝達コンデンサＣ８及び
信号昇圧コンデンサＣ２がＶ ＤＤ −Ｖ ＴＨ（ｙ）
まで充電される。その結果、シフトレジスタ５の信号消
去トランジスタＴｒ５が導通し、信号記憶コンデンサＣ
Ｉと信号昇圧コンデンサＣ６が強制的にＬ状態（ＯＶ
）となる。このような一連の回路動作によシ、入力信号
Ｓ１０が４相クロックφ１〜φ、の位相遅れの時間だけ
遅れ、信号Ｓ＋＋となる。さらに同様な回路動作により
、信号Ｓ１１から信号Ｓｔｔが作られる。
また、本発明の回路は、４相クロツクの電圧の極性を反
転させることによシＰチャンネルＭ工Ｓトランジスタに
適用できることは言うまでもないことである。
転させることによシＰチャンネルＭ工Ｓトランジスタに
適用できることは言うまでもないことである。
以上、本発明によりば、信号伝達１４工Ｓトランジスタ
のスレッシボールド電圧分の信号電圧の減衰が、信号昇
圧コンデンサに補償されるため、信号伝達Ｍ工Ｓトラン
ジスタのスレッシホールド電圧’！ｉｒ Ｏ（Ｖ）近辺
に設定するなど、２種類以上のスレッシホールド電圧の
トランジスタラ片息する必要が無く、かつ、２つのトラ
ンジスタで４相ダイナミックシフトレジスタ回路が構成
出来、アモルファスシリコンなどによる薄膜トランジス
タで形成するのに好適である。
のスレッシボールド電圧分の信号電圧の減衰が、信号昇
圧コンデンサに補償されるため、信号伝達Ｍ工Ｓトラン
ジスタのスレッシホールド電圧’！ｉｒ Ｏ（Ｖ）近辺
に設定するなど、２種類以上のスレッシホールド電圧の
トランジスタラ片息する必要が無く、かつ、２つのトラ
ンジスタで４相ダイナミックシフトレジスタ回路が構成
出来、アモルファスシリコンなどによる薄膜トランジス
タで形成するのに好適である。
第１図は従来のダイナミック型レシオレスのシフトレジ
スタの回路図、第２図は本発明のダイナミック型レシオ
レスのシフトレジスタの実施例の回路図、第６図は本発
明の実施例のシフトレジスタのタイムチャート図である
。 １〜４・・・・・・・・・シフトレジスタ１０〜１６・
・・・・・配 線 Ｔｒ、ＮＴｒ４・・・・・・信号伝達Ｍ工Ｓトランジス
タＴｒ、〜Ｔｒ１・・・・・信号消去Ｍ工Ｓトランジス
タａ、−Ｃ，・・・・・・信号記憶コンデンサＣ６〜Ｃ
８・・・・・・信号昇圧コンデンサφ１〜φ、・・・・
・・クロック Ｓ１ｏ〜ＳＩ２・・・・・・信 号 ｔ０〜ｔ３・・・・・・時 刻 以上 出願人 株式会社 第二精玉舎 代理人 弁理士 最上 務
スタの回路図、第２図は本発明のダイナミック型レシオ
レスのシフトレジスタの実施例の回路図、第６図は本発
明の実施例のシフトレジスタのタイムチャート図である
。 １〜４・・・・・・・・・シフトレジスタ１０〜１６・
・・・・・配 線 Ｔｒ、ＮＴｒ４・・・・・・信号伝達Ｍ工Ｓトランジス
タＴｒ、〜Ｔｒ１・・・・・信号消去Ｍ工Ｓトランジス
タａ、−Ｃ，・・・・・・信号記憶コンデンサＣ６〜Ｃ
８・・・・・・信号昇圧コンデンサφ１〜φ、・・・・
・・クロック Ｓ１ｏ〜ＳＩ２・・・・・・信 号 ｔ０〜ｔ３・・・・・・時 刻 以上 出願人 株式会社 第二精玉舎 代理人 弁理士 最上 務
Claims (1)
- 【特許請求の範囲】 （ｌ１１段のシフトレジスタがソースホロワ接続された
信号伝ＪＭＩＳ）ランジスタと信号記憶コンデンサと前
記信号記憶コンデンサとドレイン・ソースで平列接続さ
れた信号消去ＭＩＳ）ランジヌタからなシ、前記信号伝
達Ｍ工Ｓトランジスタのドレインに前段のシフトレジス
タへ供給されるクロックよりシイ周期位相の遅れた方形
波４相クロツクの１本が供給さｆｌ、ゲートに前段のシ
フトレジスタの信号伝達トランジスタのソースが接続さ
れ、ソースに次段のシフトレジスタの信号伝達トランジ
スタのゲートが接続され、前記信号消去トランジスタの
ゲートに次々段のシフトレジスタの信号伝達トランジス
タのソースまたは、前記４相クロツクの次の次の段のク
ロックが接続され、前記信号記憶コンデンサの一方の端
子にアースが接続され、前記信号伝達トランジスタのソ
ースと次段の前記シフトレジスタの前記４３号伝達トラ
ンジスタのドレイン間に信号昇圧コンデンサ管接続した
こと全特徴とするシフトレジスタ回路。 （２） 前記信号昇圧コンデンサの容量が、前記信号記
憶コンデンサの容量を前記１５号伝達トランジスタのス
レシフオールド電圧ＶＴＲ倍し、前記４相クロツクの振
幅から前記スレシフオールドＥ圧ＶＴＩＩ減算した値で
割った値に程等しいことを特徴とする特許請求の範囲第
１項記載のシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179851A JPS6070599A (ja) | 1983-09-28 | 1983-09-28 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179851A JPS6070599A (ja) | 1983-09-28 | 1983-09-28 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070599A true JPS6070599A (ja) | 1985-04-22 |
Family
ID=16073019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179851A Pending JPS6070599A (ja) | 1983-09-28 | 1983-09-28 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070599A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366790A (ja) * | 1986-09-09 | 1988-03-25 | Nec Corp | シリアルセレクト回路 |
| JPH01179298A (ja) * | 1987-12-29 | 1989-07-17 | Nec Corp | シフトレジスタ |
| EP0615250A1 (de) * | 1993-03-08 | 1994-09-14 | Lüder, Ernst, Prof. Dr.-Ing. habil. | Schaltungsanordnung zur Ansteuerung von ketten- oder matrixförmig angeordneten Schaltelementen |
| WO1995031804A1 (fr) * | 1994-05-17 | 1995-11-23 | Thomson-Lcd | Registre a decalage utilisant des transistors m.i.s. de meme polarite |
-
1983
- 1983-09-28 JP JP58179851A patent/JPS6070599A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366790A (ja) * | 1986-09-09 | 1988-03-25 | Nec Corp | シリアルセレクト回路 |
| JPH01179298A (ja) * | 1987-12-29 | 1989-07-17 | Nec Corp | シフトレジスタ |
| EP0615250A1 (de) * | 1993-03-08 | 1994-09-14 | Lüder, Ernst, Prof. Dr.-Ing. habil. | Schaltungsanordnung zur Ansteuerung von ketten- oder matrixförmig angeordneten Schaltelementen |
| US5517543A (en) * | 1993-03-08 | 1996-05-14 | Ernst Lueder | Circuit device for controlling circuit components connected in series or in a matrix-like network |
| WO1995031804A1 (fr) * | 1994-05-17 | 1995-11-23 | Thomson-Lcd | Registre a decalage utilisant des transistors m.i.s. de meme polarite |
| FR2720185A1 (fr) * | 1994-05-17 | 1995-11-24 | Thomson Lcd | Registre à décalage utilisant des transistors M.I.S. de même polarité. |
| US6052426A (en) * | 1994-05-17 | 2000-04-18 | Thomson Lcd | Shift register using M.I.S. transistors of like polarity |
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