JPH01179298A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH01179298A JPH01179298A JP62332301A JP33230187A JPH01179298A JP H01179298 A JPH01179298 A JP H01179298A JP 62332301 A JP62332301 A JP 62332301A JP 33230187 A JP33230187 A JP 33230187A JP H01179298 A JPH01179298 A JP H01179298A
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- 238000006243 chemical reaction Methods 0.000 abstract 1
- 230000005669 field effect Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 101150112154 outJ gene Proteins 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Shift Register Type Memory (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シフトレジスタに関する。より詳細には、本
発明は、ＭＯ３型電界効果トランジスタによって構成さ
れた半導体集積回路におけるシフトレジスタの新規な構
成に関するものである。
発明は、ＭＯ３型電界効果トランジスタによって構成さ
れた半導体集積回路におけるシフトレジスタの新規な構
成に関するものである。
従来の技術
単導体集積回路において、シリアル出力系における出力
コントロール等には、ソフトレジスタが必要となる。
コントロール等には、ソフトレジスタが必要となる。
第４図は、上述のようなシフトレジスタを駆動するため
に必要となるシフトレジスタ駆動信号とシフトレジスタ
の出力信号とを示す波形図である。
に必要となるシフトレジスタ駆動信号とシフトレジスタ
の出力信号とを示す波形図である。
即ち、シフトレジスタは、駆動信号φ１、φ２、＄１１
．ｌを入力されて、出力信号０ｕｔｊ−、・・・Ｏｕ
ｔ 、ｉ。。を出力する。
．ｌを入力されて、出力信号０ｕｔｊ−、・・・Ｏｕ
ｔ 、ｉ。。を出力する。
ここで、信号ｉ１並びに司２は、信号φ１並びにφ２の
反転信号であり、信号φ２は、信号φ１がＨｉｇｈレベ
ルの時ＬＯＷレベルからＨｉｇｈレベルへ変化して、信
号φ１がＨｉｇｈレベルからＬｏｗレベルへと変わるま
でＨｉｇｈレベルを保持し、信号φ１がＬｏｗレベルと
なった後にＨｉｇｈレベルからＬｏｗレベルへと変化し
、以後これを繰り返す波形を有する信号である。
反転信号であり、信号φ２は、信号φ１がＨｉｇｈレベ
ルの時ＬＯＷレベルからＨｉｇｈレベルへ変化して、信
号φ１がＨｉｇｈレベルからＬｏｗレベルへと変わるま
でＨｉｇｈレベルを保持し、信号φ１がＬｏｗレベルと
なった後にＨｉｇｈレベルからＬｏｗレベルへと変化し
、以後これを繰り返す波形を有する信号である。
第４図に示すようなシフトレジスタ駆動信号φ１、Ｔ１
、φ２、Ｔ２によって動作するシフトレジスタの構成と
しては、第３図に示すような構成を有するシフトレジス
タ回路が挙げられる。即ち、このシフトレジスタは、Ｎ
ＯＲ型フリップ７０ツブによって各段の回路ブロックを
構成され、前段出力を次段ＮＯＲ型フリップフロップの
入力信号とするものである。尚、第３図に示す回路にお
いて、トランジスタ しＱｃ３０、Ｑｃ３３、Ｑｃ３４、Ｑｃ３７、Ｑｃ３８
−はＰチャネル型ＭＯ３電界効果トランジスタであり、
トランジスタ はＮチャネル型ＭＯ３電界効果トランジスタである。尚
、Ｐチャネル型電界効果トランジスタは、ゲート入力電
圧がＬｏｗレベルの時にＯＮ状態となり、Ｈｉｇｈレベ
ルの時にＯＦＦ状態となるトランジスタであり、Ｎチャ
ネル型電界効果トランジスタは、ゲート入力端子がＨｉ
ｇｈレベルの時ＯＮ状態となり、Ｌｏｗレベルの時ＯＦ
Ｆ状態となるトランジスタである。
、φ２、Ｔ２によって動作するシフトレジスタの構成と
しては、第３図に示すような構成を有するシフトレジス
タ回路が挙げられる。即ち、このシフトレジスタは、Ｎ
ＯＲ型フリップ７０ツブによって各段の回路ブロックを
構成され、前段出力を次段ＮＯＲ型フリップフロップの
入力信号とするものである。尚、第３図に示す回路にお
いて、トランジスタ しＱｃ３０、Ｑｃ３３、Ｑｃ３４、Ｑｃ３７、Ｑｃ３８
−はＰチャネル型ＭＯ３電界効果トランジスタであり、
トランジスタ はＮチャネル型ＭＯ３電界効果トランジスタである。尚
、Ｐチャネル型電界効果トランジスタは、ゲート入力電
圧がＬｏｗレベルの時にＯＮ状態となり、Ｈｉｇｈレベ
ルの時にＯＦＦ状態となるトランジスタであり、Ｎチャ
ネル型電界効果トランジスタは、ゲート入力端子がＨｉ
ｇｈレベルの時ＯＮ状態となり、Ｌｏｗレベルの時ＯＦ
Ｆ状態となるトランジスタである。
第３図に示すシフトレジスタにおいて、各段の回路ブロ
ックの構成は同一である。そこで、以下の説明は、第１
段目の回路ブロックについて行うｑまず、前段（Ｊ−１
段）回路ブロックの出力ｏｕｔ）−、（但し、ｊ＝１の
時、すなわち初段回路ブロック時、前段回路ブロックの
出力は、最終段回路ブロックの出力とする。）がＨｉｇ
ｈレベルになると、３段目の回路ブロックにおけるトラ
ンジスタＱｃ９がＯＦＦに、トランジスタＱｃｌｌがＯ
Ｎになり、節点Ｎｃｌは、シフトレジスタ駆動信号７２
（φ１、囚１、φ２）のレベルにかかわらずＬｏｗレベ
ルとなる。従って、トランジスタＱｃ１４はＯＮ状態、
トランジスタＱｃ１５はＯＦＦ状態となる。
ックの構成は同一である。そこで、以下の説明は、第１
段目の回路ブロックについて行うｑまず、前段（Ｊ−１
段）回路ブロックの出力ｏｕｔ）−、（但し、ｊ＝１の
時、すなわち初段回路ブロック時、前段回路ブロックの
出力は、最終段回路ブロックの出力とする。）がＨｉｇ
ｈレベルになると、３段目の回路ブロックにおけるトラ
ンジスタＱｃ９がＯＦＦに、トランジスタＱｃｌｌがＯ
Ｎになり、節点Ｎｃｌは、シフトレジスタ駆動信号７２
（φ１、囚１、φ２）のレベルにかかわらずＬｏｗレベ
ルとなる。従って、トランジスタＱｃ１４はＯＮ状態、
トランジスタＱｃ１５はＯＦＦ状態となる。
さらに、この状態で信号間２がＨ４ｇｈレベルであれば
、トランジスタＱｃ１３はＯＦＦ、）ランジスタＱｃ１
６はＯＮであり、出力０ｕｔＪ はＬＯＷレベルとなる
。一方、信号９２（φ１、ｉｌ、φ２）がり、ｏｗレベ
ルになると、トランジスタＱＣ１３はＯＮ、）ランジス
タＱ ｃ １６はＯＦＦとなり、出力ｏｕｔｊはＨｉｇ
ｈレベルとなる。即ち、トランジスタＱｃｌＯはＯＦＦ
に、トランジスタＱｃ１２はＯＮになり、節点Ｎｃ２の
ＬＯＷレベルは前段出力ｏ ｕ ｔ Ｊ−、がＬＯＷレ
ベルになる。ここで、トランジスタＱｃ９がＯＮｌ ト
ランジスタＱｃｌｌがＯＦＦになっても、前段出力ｏ
ｕ ｔ ｊ−＋ はＬ○Ｗレベルに保持され、従って、
信号力２ （φ１．９１、φ２）がＨｉｇｈレベルとな
るまでは出力０ｕｔｊのＨｉｇｈレベルは保持される。
、トランジスタＱｃ１３はＯＦＦ、）ランジスタＱｃ１
６はＯＮであり、出力０ｕｔＪ はＬＯＷレベルとなる
。一方、信号９２（φ１、ｉｌ、φ２）がり、ｏｗレベ
ルになると、トランジスタＱＣ１３はＯＮ、）ランジス
タＱ ｃ １６はＯＦＦとなり、出力ｏｕｔｊはＨｉｇ
ｈレベルとなる。即ち、トランジスタＱｃｌＯはＯＦＦ
に、トランジスタＱｃ１２はＯＮになり、節点Ｎｃ２の
ＬＯＷレベルは前段出力ｏ ｕ ｔ Ｊ−、がＬＯＷレ
ベルになる。ここで、トランジスタＱｃ９がＯＮｌ ト
ランジスタＱｃｌｌがＯＦＦになっても、前段出力ｏ
ｕ ｔ ｊ−＋ はＬ○Ｗレベルに保持され、従って、
信号力２ （φ１．９１、φ２）がＨｉｇｈレベルとな
るまでは出力０ｕｔｊのＨｉｇｈレベルは保持される。
次に信号間２（φ１、Ｔ１、φ２）がＨｉｇｈレベルに
なると、トランジスタＱｃ１３はＯＦＦに、トランジス
タＱｃ１６はＯＮになり、出力Ｏｕ ｔ ｊはＬＯＷレ
ベルとなる。従って、トランジスタＱＣＩＯはＯＮに、
トランジスタＱｃ１２はＯＦＦになり、節点Ｎ ｃ ２
はＨｉｇｈレベルにチャージされる。即ち、トランジス
タＱｃ１４はＯＦＦに、トランジスタＱ ｃ １５はＯ
Ｎになり、以後、信号力２（φ１、ｉｌ、φ２）のレベ
ルにかかわりなく前段出力ｏｕｔ、１−．がＨｉｇｈレ
ベルになるまで出力Ｏｕ ｔ 、ｉはＬＯＷレベルを保
持する。
なると、トランジスタＱｃ１３はＯＦＦに、トランジス
タＱｃ１６はＯＮになり、出力Ｏｕ ｔ ｊはＬＯＷレ
ベルとなる。従って、トランジスタＱＣＩＯはＯＮに、
トランジスタＱｃ１２はＯＦＦになり、節点Ｎ ｃ ２
はＨｉｇｈレベルにチャージされる。即ち、トランジス
タＱｃ１４はＯＦＦに、トランジスタＱ ｃ １５はＯ
Ｎになり、以後、信号力２（φ１、ｉｌ、φ２）のレベ
ルにかかわりなく前段出力ｏｕｔ、１−．がＨｉｇｈレ
ベルになるまで出力Ｏｕ ｔ 、ｉはＬＯＷレベルを保
持する。
以下、これらの動作を繰り返す。
発明が解決しようとする問題点
上述したような従来のシフトレジスタは、各段がＮＯＲ
型フリップフロップにより構成された回路ブロックによ
り形成されているので、全体として素子数が多い。
型フリップフロップにより構成された回路ブロックによ
り形成されているので、全体として素子数が多い。
また、各段の回路ブロックの出力をＮＯＲ回路から出力
しているので、縦積み構造のＰチャネル型トランジスタ
を使用する必要があり、Ｐチャネル型トランジスタが１
個の時と同一のトランジスタ能力を得るためには、素子
形成に大きな面積を必要する。従って、シフトレジスタ
の出力数が増加した場合、シフトレジスタ回路全体の面
積が非常に大きくなるという問題がある。
しているので、縦積み構造のＰチャネル型トランジスタ
を使用する必要があり、Ｐチャネル型トランジスタが１
個の時と同一のトランジスタ能力を得るためには、素子
形成に大きな面積を必要する。従って、シフトレジスタ
の出力数が増加した場合、シフトレジスタ回路全体の面
積が非常に大きくなるという問題がある。
そこで、本発明の目的は、上記従来技術の問題点を解決
し、より簡明な構成で従来のシフトレジスタと置換可能
な新規なシフトレジスタを提供することにある。
し、より簡明な構成で従来のシフトレジスタと置換可能
な新規なシフトレジスタを提供することにある。
問題点を解決するための手段
即ち、本発明に従い、ＨｉｇｈレベルとＬＯＷレベルを
交互に繰り返す第１駆動信号と、該第１駆動信号がＨｉ
ｇｈレベル期間中にＬＯＷレベルからＨｉｇｈレベルに
変化し、該第１駆動信号がＬＯＷレベル期間中にＨｉ
ｇｈレベルからＬｏｗレベルへと変化する第２駆動信号
と、該第１駆動信号の反転信号である第３駆動信号と、
該第２駆動信号の反転信号となる第４の駆動信号とから
なるシフトレジスタを駆動信号を入力する４本のシフト
レジスタ駆動信号線を備えた出力段数がＮ段のシフトレ
ジスタであって、ラッチ回路と、前段の回路ブロックに
おける該ランチ回路の出力をゲート制御信号とするトラ
ンジスタとを備える出力段選択回路を、前記シフトレジ
スタの各出力段を構成する回路ブロックがそれぞれ備え
ていることを特徴とするシフトレジスタが提供される。
交互に繰り返す第１駆動信号と、該第１駆動信号がＨｉ
ｇｈレベル期間中にＬＯＷレベルからＨｉｇｈレベルに
変化し、該第１駆動信号がＬＯＷレベル期間中にＨｉ
ｇｈレベルからＬｏｗレベルへと変化する第２駆動信号
と、該第１駆動信号の反転信号である第３駆動信号と、
該第２駆動信号の反転信号となる第４の駆動信号とから
なるシフトレジスタを駆動信号を入力する４本のシフト
レジスタ駆動信号線を備えた出力段数がＮ段のシフトレ
ジスタであって、ラッチ回路と、前段の回路ブロックに
おける該ランチ回路の出力をゲート制御信号とするトラ
ンジスタとを備える出力段選択回路を、前記シフトレジ
スタの各出力段を構成する回路ブロックがそれぞれ備え
ていることを特徴とするシフトレジスタが提供される。
また、本発明の一実施態様に従えば、各出力段を構成す
る回路が電源と第１の節点に接続され、ゲート制御信号
を上記シフトレジスタ駆動信号とする第１のＰチャネル
型電界効果トランジスタと、該第１の節点と第２の節点
に接続され、ゲート制御信号を前記シフトレジスタ駆動
信号とする第２のＮチャネル型電界効果トランジスタと
、該第２の節点とグランドに接続され、ゲートを前段ラ
ンチ回路部の出力の電位によって制御される第３のＮチ
ャネル型電界効果トランジスタより成る出力段選択回路
部と、電源と該第１の節点に接続され、ゲートを第３の
節点の電位によって制御される第４のＰチャネル型電界
効果トランジスタと、該第１の節点とグランドに接続さ
れ、ゲートを該第３の節点の電位によって制御される第
５のＮチャネル型電界効果トランジスタと、電源と該第
３の節点に接続され、ゲートを該第１の節点の電位によ
って制御れる第６のＰチャネル型電界効果トランジスタ
と、該第３の節点とグランドの間に接続され、ゲートを
該第１の節点の電位によって制御される第７のＮチャネ
ル型電界効果トランジスタよりなるラッチ回路部とより
成り、該第３の節点の電位をラッチ回路部出力とするこ
とを特徴とするシフトレジスタを構成することができる
。
る回路が電源と第１の節点に接続され、ゲート制御信号
を上記シフトレジスタ駆動信号とする第１のＰチャネル
型電界効果トランジスタと、該第１の節点と第２の節点
に接続され、ゲート制御信号を前記シフトレジスタ駆動
信号とする第２のＮチャネル型電界効果トランジスタと
、該第２の節点とグランドに接続され、ゲートを前段ラ
ンチ回路部の出力の電位によって制御される第３のＮチ
ャネル型電界効果トランジスタより成る出力段選択回路
部と、電源と該第１の節点に接続され、ゲートを第３の
節点の電位によって制御される第４のＰチャネル型電界
効果トランジスタと、該第１の節点とグランドに接続さ
れ、ゲートを該第３の節点の電位によって制御される第
５のＮチャネル型電界効果トランジスタと、電源と該第
３の節点に接続され、ゲートを該第１の節点の電位によ
って制御れる第６のＰチャネル型電界効果トランジスタ
と、該第３の節点とグランドの間に接続され、ゲートを
該第１の節点の電位によって制御される第７のＮチャネ
ル型電界効果トランジスタよりなるラッチ回路部とより
成り、該第３の節点の電位をラッチ回路部出力とするこ
とを特徴とするシフトレジスタを構成することができる
。
更に、本発明の他の実施態様に従えば、上記シフトレジ
スタであって、各出力段を構成する回路が、上記シフト
レジスタ駆動信号と、第１の節点に接続され、ゲートを
前段ランチ部の出力の電位によって制御される第１のＮ
チャネル型電界効果トランジスタと、電源と該第１の節
点に接続され、ゲート制御信号を前記シフトレジスタ駆
動信号の反転信号とする第２のＰチャネル型電界効果ト
ランジスタよりなる出力段選択回路部と、電源と該第１
の節点に接続され、ゲートを第２の節点の電位によって
制御される第３のＰチャネル型電界効果トランジスタと
、該第１の節点とグランドの間に接続され、ゲートを該
第２の節点の電位によって制御される第４のＮチャネル
型電界効果トランジスタと、電界と該第２の節点に接続
され、ゲートを該第１の節点の電位によって制御される
第５のＰチャネル型電界効果トランジスタと、該第２の
節点のグランドに接続され、ゲートを該第１の節点の電
位によって制御される第６のＮチャネル型電界効果トラ
ンジスタより成るラッチ回路部とより成り、該第２の節
点の電位をラッチ回路部出力とすることを特徴とするシ
フトレジスタを構成することができる。
スタであって、各出力段を構成する回路が、上記シフト
レジスタ駆動信号と、第１の節点に接続され、ゲートを
前段ランチ部の出力の電位によって制御される第１のＮ
チャネル型電界効果トランジスタと、電源と該第１の節
点に接続され、ゲート制御信号を前記シフトレジスタ駆
動信号の反転信号とする第２のＰチャネル型電界効果ト
ランジスタよりなる出力段選択回路部と、電源と該第１
の節点に接続され、ゲートを第２の節点の電位によって
制御される第３のＰチャネル型電界効果トランジスタと
、該第１の節点とグランドの間に接続され、ゲートを該
第２の節点の電位によって制御される第４のＮチャネル
型電界効果トランジスタと、電界と該第２の節点に接続
され、ゲートを該第１の節点の電位によって制御される
第５のＰチャネル型電界効果トランジスタと、該第２の
節点のグランドに接続され、ゲートを該第１の節点の電
位によって制御される第６のＮチャネル型電界効果トラ
ンジスタより成るラッチ回路部とより成り、該第２の節
点の電位をラッチ回路部出力とすることを特徴とするシ
フトレジスタを構成することができる。
作用
本発明のシフトレジスタは、シフトレジスタを構成する
各段の回路ブロックにおいて、前段回路ブロックの出力
をゲート入力信号とするトランジスタによってシフトレ
ジスタ駆動信号のレベル変化を回路ブロックに取り込む
ことを制御する出力段選択回路部と、この出力段選択回
路部の出力のフローティング状態をおさえるためのラッ
チ回路部とを有していることをその主要な特徴としてい
る。
各段の回路ブロックにおいて、前段回路ブロックの出力
をゲート入力信号とするトランジスタによってシフトレ
ジスタ駆動信号のレベル変化を回路ブロックに取り込む
ことを制御する出力段選択回路部と、この出力段選択回
路部の出力のフローティング状態をおさえるためのラッ
チ回路部とを有していることをその主要な特徴としてい
る。
前述した従来の各段回路ブロックをＮＯＲ型フリップフ
ロップ構成とするシフトレジスタ対し、本発明は素子数
を減らし、かつ、出力をＮＯＲ回路によらず、従ってＰ
チャネルトランジスタの縦積み構造を必要としない回路
とすることにより、シフトレジスタを構成する各々回路
ブロックの面積を小さくし、シフトレジスタ全体の面積
を減少させるという独創的内容を有する。
ロップ構成とするシフトレジスタ対し、本発明は素子数
を減らし、かつ、出力をＮＯＲ回路によらず、従ってＰ
チャネルトランジスタの縦積み構造を必要としない回路
とすることにより、シフトレジスタを構成する各々回路
ブロックの面積を小さくし、シフトレジスタ全体の面積
を減少させるという独創的内容を有する。
実施例
以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定るものではない。
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定るものではない。
実施例１
本発明の一実施例を第１図に示す。
但し第１図における
トランジスタ
はＰチャネル型ＭＯ３電界効果トランジスタであり、ま
た、トランジスタ はＮチャネル型ＭＯ３電界効果トランジスタである。
た、トランジスタ はＮチャネル型ＭＯ３電界効果トランジスタである。
本実施例のシフトレジスタにおける各回路ブロックは、
トライステートバッファ回路として構成された出力段選
択回路と、この出力回路のフローティング状態をおさえ
るためのラッチ回路とからそれぞれ構成されている。
トライステートバッファ回路として構成された出力段選
択回路と、この出力回路のフローティング状態をおさえ
るためのラッチ回路とからそれぞれ構成されている。
ここで、出力段選択回路を構成するトライステートバッ
ファ回路は、前段回路ブロックの出力がＨｉｇｈレベル
の時その出力がシフトレジスタ駆動信号の反転レベルと
なり、前段回路ブロックの出力がり、ｏｗレベルの時に
、駆動信号がＬｏｗレベルならば出力がＨｉｇｈレベル
に、駆動信号がＨｉｇｈレベルならば出力がフローティ
ング状態となる回路である。また、ラッチ回路は、出力
段選択回路部（トライステートバッファ回路）の出力に
接続したインバーター型フリップフロップとして構成さ
れている。
ファ回路は、前段回路ブロックの出力がＨｉｇｈレベル
の時その出力がシフトレジスタ駆動信号の反転レベルと
なり、前段回路ブロックの出力がり、ｏｗレベルの時に
、駆動信号がＬｏｗレベルならば出力がＨｉｇｈレベル
に、駆動信号がＨｉｇｈレベルならば出力がフローティ
ング状態となる回路である。また、ラッチ回路は、出力
段選択回路部（トライステートバッファ回路）の出力に
接続したインバーター型フリップフロップとして構成さ
れている。
以下に第４図に示した信号波形図を参照しながら、第１
図に示したシフトレジスタの動作を説明する。尚、この
シフトレジスタにおいても、各段の回路ブロックの構成
は同一であるため、第１段目の回路ブロックについてそ
の動作を説明する。
図に示したシフトレジスタの動作を説明する。尚、この
シフトレジスタにおいても、各段の回路ブロックの構成
は同一であるため、第１段目の回路ブロックについてそ
の動作を説明する。
まず、前段（Ｊ−１段）回路ブロックの出力○ｕＪ−，
（但し、］＝１の場合、即ち、初段回路ブロックの場合
は、前段回路ブロックの出力は最終段回路ブロックの出
力とする）がＨｉｇｈレベルとなると、第１段目の回路
ブロックにおけるトランジスタＱａｌＱはＯＮ状態とな
る。
（但し、］＝１の場合、即ち、初段回路ブロックの場合
は、前段回路ブロックの出力は最終段回路ブロックの出
力とする）がＨｉｇｈレベルとなると、第１段目の回路
ブロックにおけるトランジスタＱａｌＱはＯＮ状態とな
る。
ここで、シフトレジスタ駆動信号φ２ （φ１１、Ａ１
１．；６２）がＬｏｗレベルの時、トランジスタＱａ３
はＯＮに、トランジスタＱａ９はＯＦＦになり、節点Ｎ
ａ２はＨｉｇｈレベルとなる。従って、トランジスタＱ
ａ１３はＯＦＦに、トランジスタＱａ１４はＯＮになり
、出力Ｏｕ ｔ ｊはＬｏｗレベルとなる。
１．；６２）がＬｏｗレベルの時、トランジスタＱａ３
はＯＮに、トランジスタＱａ９はＯＦＦになり、節点Ｎ
ａ２はＨｉｇｈレベルとなる。従って、トランジスタＱ
ａ１３はＯＦＦに、トランジスタＱａ１４はＯＮになり
、出力Ｏｕ ｔ ｊはＬｏｗレベルとなる。
次に、信号φ２（φ１、Ｔ１、Ｔ２）がＨ１ｇｈレベル
になると、トランジスタＱａ８はＯＦＦに、トランジス
タＱａ９はＯＮになり、節点Ｎａ２はＬｏｗレベルに引
き落とされ、これによりトランジスタＱａ１３はＯＮに
、トランジスタＱａ１４はＯＦＦになり、出力ｏｕｔ」
はＨｉｇｈレベルになる。
になると、トランジスタＱａ８はＯＦＦに、トランジス
タＱａ９はＯＮになり、節点Ｎａ２はＬｏｗレベルに引
き落とされ、これによりトランジスタＱａ１３はＯＮに
、トランジスタＱａ１４はＯＦＦになり、出力ｏｕｔ」
はＨｉｇｈレベルになる。
更に、このＨｉｇｈレベルを受け、トランジスタＱａｌ
ｌはＯＦＦに、トランジスタＱａ１２はＯＮになり、前
段出力ｏｕｔＪ−，がＬｏｗレベルとなりトランジスタ
Ｑ ａ ｔｏがＯＦＦ状態となっても、節点Ｎａ２のレ
ベルは、信号φ２（φ１、Ｔ１、ｉ）がＬｏｗレベルと
なるまでＬｏｗレベルを保持し、また、出力ｏｕＪ も
Ｈｉｇｈレベルを保持する。
ｌはＯＦＦに、トランジスタＱａ１２はＯＮになり、前
段出力ｏｕｔＪ−，がＬｏｗレベルとなりトランジスタ
Ｑ ａ ｔｏがＯＦＦ状態となっても、節点Ｎａ２のレ
ベルは、信号φ２（φ１、Ｔ１、ｉ）がＬｏｗレベルと
なるまでＬｏｗレベルを保持し、また、出力ｏｕＪ も
Ｈｉｇｈレベルを保持する。
一方、信号φ２ （φ１、Ｔ１、司２）がＬｏｗレベル
になると、トランジスタＱａ８がＯＮに、トランジスタ
Ｑａ９がＯＦＦになり、節点Ｎａ２は）（ｉｇｈレベル
になるので、トランジスタＱａ１３がＯＦＦに、トラン
ジスタＱａ１４がＯＮになり、出力○ｕｔ１はＬＯＷレ
ベルに引き落とされる。
になると、トランジスタＱａ８がＯＮに、トランジスタ
Ｑａ９がＯＦＦになり、節点Ｎａ２は）（ｉｇｈレベル
になるので、トランジスタＱａ１３がＯＦＦに、トラン
ジスタＱａ１４がＯＮになり、出力○ｕｔ１はＬＯＷレ
ベルに引き落とされる。
更に、この出力ｏｕｔｊのＬＯＷレベルを受けて、トラ
ンジスタＱａｌｌはＯＮに、トランジスタＱａ１２はＯ
ＦＦになり、節点Ｎａ２のｆ（ｉ ｇ ｈ レベルは前
段出力ｏｕｔＪ並びに信号φ２ （φ１、Ｔ１、Ｔ２）
が供にＨｉｇｈレベルになるまで保持される。従って、
出力○ｕｔ、ｉはＬｏｗレベルに保持される。
ンジスタＱａｌｌはＯＮに、トランジスタＱａ１２はＯ
ＦＦになり、節点Ｎａ２のｆ（ｉ ｇ ｈ レベルは前
段出力ｏｕｔＪ並びに信号φ２ （φ１、Ｔ１、Ｔ２）
が供にＨｉｇｈレベルになるまで保持される。従って、
出力○ｕｔ、ｉはＬｏｗレベルに保持される。
以下、この動作が繰り返されるが、初期回路ブロック段
の選択、即ちリセット信号は、リセット信号により何ら
かの形でシフトレジスタに与えられるように構成するこ
とが好ましい。
の選択、即ちリセット信号は、リセット信号により何ら
かの形でシフトレジスタに与えられるように構成するこ
とが好ましい。
実施例２
第２図は、本発明の他の宮様を示す回路図である。尚、
第２図において、トランジスタはＰチャネル型ＭＯ３電
界効果トランジスタを、またトランジスタ ［Ｑｂｌ・Ｑｂ４・Ｑｂ６・Ｑｂ７・ＱｂｌＯ・］はＮ
チャネル型ＭＯ３電界効果トランジスタをそれぞれ示し
ている。
第２図において、トランジスタはＰチャネル型ＭＯ３電
界効果トランジスタを、またトランジスタ ［Ｑｂｌ・Ｑｂ４・Ｑｂ６・Ｑｂ７・ＱｂｌＯ・］はＮ
チャネル型ＭＯ３電界効果トランジスタをそれぞれ示し
ている。
本実施例は、シフトレジスタを構成する各段の回路ブロ
ックにおいて、前段出力ｏｕＪ−＋ をゲート入力信号
とし、シフトレジスタ駆動信号をソース電源としたトラ
ンスファーゲートと、シフトレジスタ駆動信号の反転信
号をゲート入力信号としてソースを電源としたＰチャネ
ル型トランジスタにより出力段選択回路部を形成してい
る。
ックにおいて、前段出力ｏｕＪ−＋ をゲート入力信号
とし、シフトレジスタ駆動信号をソース電源としたトラ
ンスファーゲートと、シフトレジスタ駆動信号の反転信
号をゲート入力信号としてソースを電源としたＰチャネ
ル型トランジスタにより出力段選択回路部を形成してい
る。
また、各回路プロ７りでは、前段出力がＩ、ｏｗレベル
であり且つＰチャネル型トランジスタへのゲート入力信
号がＨｉｇｈレベルの場合に発生する出力段選択回路部
出力のフローティング状態を圧えるために、インバータ
型フリップフロップをラッチ回路として（曲えている。
であり且つＰチャネル型トランジスタへのゲート入力信
号がＨｉｇｈレベルの場合に発生する出力段選択回路部
出力のフローティング状態を圧えるために、インバータ
型フリップフロップをラッチ回路として（曲えている。
以下に、第４図に示した信号波形を参照しながら、本実
施例のシフトレジスタの動作を説明する。
施例のシフトレジスタの動作を説明する。
尚、各段毎の回路ブロックの構成は同一であるため、第
３段目の回路ブロックについて説明する。
３段目の回路ブロックについて説明する。
まず、前段（Ｊ−１段目）の回路ブロックの出力Ｏｕｊ
、１−＋ （但し、ｊ＝１の時すなわち初段回路ブロ
ックの時、前段回路ブロックの出力は、最終段回路ブロ
ックの出力とする。）がＨｉｇｈレベルになると、第３
段目の回路ブロックにおけるトランジスタＱｂ７はＯＮ
となる。
、１−＋ （但し、ｊ＝１の時すなわち初段回路ブロ
ックの時、前段回路ブロックの出力は、最終段回路ブロ
ックの出力とする。）がＨｉｇｈレベルになると、第３
段目の回路ブロックにおけるトランジスタＱｂ７はＯＮ
となる。
この時、シフトレジスタ駆動信号φ２ （φｌ、ｄｌ、
司２）はＨｉ ｇｈレベルであり、信号φ２（φ１、Ｔ
Ｉ、囚２）がＬＯＷレベルになると、トランジスタＱｂ
８がＯＮになり、節点Ｎｂ２がＨｉｇｈレベルとなる。
司２）はＨｉ ｇｈレベルであり、信号φ２（φ１、Ｔ
Ｉ、囚２）がＬＯＷレベルになると、トランジスタＱｂ
８がＯＮになり、節点Ｎｂ２がＨｉｇｈレベルとなる。
従って、トランジスタＱｂｌｌはＯＦＦとなり、トラン
ジスタＱｂ１２がＯＮ状態となるので出力ｏｕＪ はＬ
ＯＷレベルとなる。
ジスタＱｂ１２がＯＮ状態となるので出力ｏｕＪ はＬ
ＯＷレベルとなる。
この後、信号囚２ （φ１、囚１、φ２）がり。
Ｗレベルに、信号φ２ （φ１、司１．に６２）がＨ１
ｇｈレベルになると、トランジスタＱｂ８はＯＦＦとな
り、トランジスタＱｂ７を通して節点Ｎｂ２のレベルは
Ｌｏｗに引き下げられる。従って、トランジスタｑｂ１
１がＯＮに、トランジスタＱｂ１２がＯＦＦとなり、出
力Ｏｕｔ、ｉ はＨ１ｇｈレベルとなる。
ｇｈレベルになると、トランジスタＱｂ８はＯＦＦとな
り、トランジスタＱｂ７を通して節点Ｎｂ２のレベルは
Ｌｏｗに引き下げられる。従って、トランジスタｑｂ１
１がＯＮに、トランジスタＱｂ１２がＯＦＦとなり、出
力Ｏｕｔ、ｉ はＨ１ｇｈレベルとなる。
更に、この出力ｏｕｔ４のＨｉｇｈレベルを受けて、ト
ランジスタＱｂ９がＯＦＦに、トランジスタＱｂｌＯが
ＯＮとなるので、前段出力０ｕＪ−＋がＬｏｗレベルに
なり、トランジスタＱｂ７がＯＦＦになっても信号φ２
（φ１．１１、問２）がＬｏｗレベルとなるまでは節点
Ｎｂ２がＬｏｗレベルを、出力０ｕｔｊがＨｉｇｈレベ
ルを保持する。
ランジスタＱｂ９がＯＦＦに、トランジスタＱｂｌＯが
ＯＮとなるので、前段出力０ｕＪ−＋がＬｏｗレベルに
なり、トランジスタＱｂ７がＯＦＦになっても信号φ２
（φ１．１１、問２）がＬｏｗレベルとなるまでは節点
Ｎｂ２がＬｏｗレベルを、出力０ｕｔｊがＨｉｇｈレベ
ルを保持する。
また、信号φ２（φ１、司１１．１）がＬｏｗレベルに
なると、トランジスタＱｂ８はＯＮに、節点Ｎ ｂ ２
はＨｉｇｈレベルになり、トランジスタＱｂｌｌがＯＦ
Ｆに、トランジスタＱｂ１２がＯＮになる。従って、出
力Ｏｕ ｔ ｊ はＬｏｗレベルに引き３客とされる。
なると、トランジスタＱｂ８はＯＮに、節点Ｎ ｂ ２
はＨｉｇｈレベルになり、トランジスタＱｂｌｌがＯＦ
Ｆに、トランジスタＱｂ１２がＯＮになる。従って、出
力Ｏｕ ｔ ｊ はＬｏｗレベルに引き３客とされる。
更に、この出力ｏｕＪのＬｏｗレベルを受けて、トラン
ジスタＱｂ９はＯＮに、トランジスタＱｂｌＯはＯＦＦ
になり、節点Ｎｂｌは前段出力０ｕＪ−、及び信号φ２
（φ１、囚１、Ｔ２）がＨｉｇｈレベル、信号、６２
（φ１、Ｔ１、φ２）がＬｏｗレベルとなるまで、Ｈｉ
ｇｈレベルを保持し、従って、出力ｏｕｔ１はＬｏｗ
レベルに保持される。
ジスタＱｂ９はＯＮに、トランジスタＱｂｌＯはＯＦＦ
になり、節点Ｎｂｌは前段出力０ｕＪ−、及び信号φ２
（φ１、囚１、Ｔ２）がＨｉｇｈレベル、信号、６２
（φ１、Ｔ１、φ２）がＬｏｗレベルとなるまで、Ｈｉ
ｇｈレベルを保持し、従って、出力ｏｕｔ１はＬｏｗ
レベルに保持される。
以下、この動作を繰り返す。
発明の詳細
な説明したように、本発明により提供されるシフトレジ
スタは、これを構成する各段の回路ブロフクにおいて、
前段回路ブロックの出力をゲート入力信号とするトラン
ジスタによって、シフトレジスタ駆動信号のレベル変化
を回路ブロックに取り込むことを制御する出力段選択回
路と、この出力段選択回路部の出力のフローティング状
態をおさえるためのラッチ回路部とを分離するという特
徴的な構成を採っている。従って、従来のシフトレジス
タに比較して、これを構成するトランジスタ素子数を現
象することができる。
スタは、これを構成する各段の回路ブロフクにおいて、
前段回路ブロックの出力をゲート入力信号とするトラン
ジスタによって、シフトレジスタ駆動信号のレベル変化
を回路ブロックに取り込むことを制御する出力段選択回
路と、この出力段選択回路部の出力のフローティング状
態をおさえるためのラッチ回路部とを分離するという特
徴的な構成を採っている。従って、従来のシフトレジス
タに比較して、これを構成するトランジスタ素子数を現
象することができる。
また、その出力回路にＰチャネル型トランジスタの縦積
み構造が不可避なＮ ＯＲ回路を使用せずに、インバー
タ回路としている。従って、同一トランジスタ能力を小
さな面積で実現でき、従来の製品に較べ、シフトレジス
タ全体の回路面積を減少することができる。
み構造が不可避なＮ ＯＲ回路を使用せずに、インバー
タ回路としている。従って、同一トランジスタ能力を小
さな面積で実現でき、従来の製品に較べ、シフトレジス
タ全体の回路面積を減少することができる。
これら本発明の利点は、シフトレジスタの出力数が増す
程、得られる効果が大きい。
程、得られる効果が大きい。
第１図並びに第２図は、本発明に従って構成されたシフ
トレジスタの構成を示す図であり、第３図は、従来のシ
フトレジスタの構成を示ス図であり、 第４図は、シフトレ・７ンスクを駆動するために必要な
シフトレジスタ駆動信号の波形と、シフトレジスタの出
力波形とを示す波形図である。 〔主な参照番号〕 φ１、司１、φ２、Ｔ２・・・・ ・・・シフトレジスタ駆動信号、 Ｑａｌ、Ｑａ４、Ｑａ５、Ｑａ８、Ｑａｌｌ、Ｑａｌ３
、Ｑ ａ １５、Ｑａｌ８、Ｑａ２０、Ｑａ２２、Ｑａ
２５、Ｑａ２７、Ｑａ２９、Ｑａ３２、Ｑａ３４、Ｑｂ
２、Ｑｂ３、Ｑｂ５、Ｑｂ８、Ｑｂ９、Ｑｂｌｌ、Ｑｂ
ｌ４、Ｑｂｌ５、Ｑｂｌ７、Ｑｂ２０、Ｑｂ２１、Ｑｂ
２３、Ｑｂ２６、Ｑｂ２７、Ｑｂ２９、Ｑｃｌ、Ｑｃ２
、Ｑｃ５、Ｑｃ６、Ｑｃ９、ＱｃｌｏＳ Ｑｃｌ３、Ｑ
ａｌ４、ＱＣ１７、Ｑｃｌ８、Ｑｃ２１、Ｑｃ２２、Ｑ
ｃ２５、Ｑｃ２６、Ｑｃ２９、Ｑｃ３０Ｓ Ｑｃ３３、
Ｑｃ３４、Ｑｃ３７、Ｑ０３８・ ・・・Ｐチャネル型
ＭＯ３電界効果トランジスタ、Ｑａ２、Ｑａ３、Ｑａ５
、Ｑａ７、Ｑａ９、Ｑａ１０ＳＱａ１２、Ｑａｌ４、Ｑ
ａｌ６、Ｑａｌ７、Ｑａｌ９、Ｑａ２１、Ｑａ２３、Ｑ
ａ２４、Ｑａ２６、Ｑａ２８、Ｑａ３０． Ｑａ３１、
Ｑａ３３、Ｑａ３５、Ｑｂｌ、Ｑｂ４、Ｑｂ６、Ｑｂ７
、ＱｂｌＱ。 Ｑｂｌ２、Ｑｂｌ３、Ｑｂｌ５、Ｑｂｌ８、Ｑｂ２５、
Ｑｂ２８、Ｑｂ３０、Ｑｃ３、Ｑｃ４、Ｑｃ７、Ｑｃ３
、Ｑｃｌｌ、Ｑｃｌ２、Ｑａｌ５、Ｑｃｌ６、Ｑｃｌ９
、Ｑｃ２０、Ｑｃ２３、Ｑｃ２４、Ｑｃ２７、Ｑｃ２８
、Ｑｃ３１、Ｑｃ３２、Ｑｃ３５、Ｑｃ３６、Ｑｃ３９
、Ｑｃ４０・・・・・
トレジスタの構成を示す図であり、第３図は、従来のシ
フトレジスタの構成を示ス図であり、 第４図は、シフトレ・７ンスクを駆動するために必要な
シフトレジスタ駆動信号の波形と、シフトレジスタの出
力波形とを示す波形図である。 〔主な参照番号〕 φ１、司１、φ２、Ｔ２・・・・ ・・・シフトレジスタ駆動信号、 Ｑａｌ、Ｑａ４、Ｑａ５、Ｑａ８、Ｑａｌｌ、Ｑａｌ３
、Ｑ ａ １５、Ｑａｌ８、Ｑａ２０、Ｑａ２２、Ｑａ
２５、Ｑａ２７、Ｑａ２９、Ｑａ３２、Ｑａ３４、Ｑｂ
２、Ｑｂ３、Ｑｂ５、Ｑｂ８、Ｑｂ９、Ｑｂｌｌ、Ｑｂ
ｌ４、Ｑｂｌ５、Ｑｂｌ７、Ｑｂ２０、Ｑｂ２１、Ｑｂ
２３、Ｑｂ２６、Ｑｂ２７、Ｑｂ２９、Ｑｃｌ、Ｑｃ２
、Ｑｃ５、Ｑｃ６、Ｑｃ９、ＱｃｌｏＳ Ｑｃｌ３、Ｑ
ａｌ４、ＱＣ１７、Ｑｃｌ８、Ｑｃ２１、Ｑｃ２２、Ｑ
ｃ２５、Ｑｃ２６、Ｑｃ２９、Ｑｃ３０Ｓ Ｑｃ３３、
Ｑｃ３４、Ｑｃ３７、Ｑ０３８・ ・・・Ｐチャネル型
ＭＯ３電界効果トランジスタ、Ｑａ２、Ｑａ３、Ｑａ５
、Ｑａ７、Ｑａ９、Ｑａ１０ＳＱａ１２、Ｑａｌ４、Ｑ
ａｌ６、Ｑａｌ７、Ｑａｌ９、Ｑａ２１、Ｑａ２３、Ｑ
ａ２４、Ｑａ２６、Ｑａ２８、Ｑａ３０． Ｑａ３１、
Ｑａ３３、Ｑａ３５、Ｑｂｌ、Ｑｂ４、Ｑｂ６、Ｑｂ７
、ＱｂｌＱ。 Ｑｂｌ２、Ｑｂｌ３、Ｑｂｌ５、Ｑｂｌ８、Ｑｂ２５、
Ｑｂ２８、Ｑｂ３０、Ｑｃ３、Ｑｃ４、Ｑｃ７、Ｑｃ３
、Ｑｃｌｌ、Ｑｃｌ２、Ｑａｌ５、Ｑｃｌ６、Ｑｃｌ９
、Ｑｃ２０、Ｑｃ２３、Ｑｃ２４、Ｑｃ２７、Ｑｃ２８
、Ｑｃ３１、Ｑｃ３２、Ｑｃ３５、Ｑｃ３６、Ｑｃ３９
、Ｑｃ４０・・・・・
Claims (1)
- 【特許請求の範囲】 ＨｉｇｈレベルとＬｏｗレベルを交互に繰り返す第１駆
動信号と、該第１駆動信号がＨｉｇｈレベル期間中にＬ
ｏｗレベルからＨｉｇｈレベルに変化し、該第１駆動信
号がＬｏｗレベル期間中にＨｉｇｈレベルからＬｏｗレ
ベルへと変化する第２駆動信号と、該第１駆動信号の反
転信号である第３駆動信号と、該第２駆動信号の反転信
号となる第４の駆動信号とからなるシフトレジスタを駆
動信号を入力する４本のシフトレジスタ駆動信号線を備
えた出力段数がＮ段のシフトレジスタであって、 ラッチ回路と、前段の回路ブロックにおける該ラッチ回
路の出力をゲート制御信号とするトランジスタとを備え
る出力段選択回路を、前記シフトレジスタの各出力段を
構成する回路ブロックがそれぞれ備えていることを特徴
とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332301A JPH07107800B2 (ja) | 1987-12-29 | 1987-12-29 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332301A JPH07107800B2 (ja) | 1987-12-29 | 1987-12-29 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01179298A true JPH01179298A (ja) | 1989-07-17 |
| JPH07107800B2 JPH07107800B2 (ja) | 1995-11-15 |
Family
ID=18253431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332301A Expired - Lifetime JPH07107800B2 (ja) | 1987-12-29 | 1987-12-29 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107800B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070599A (ja) * | 1983-09-28 | 1985-04-22 | Seiko Instr & Electronics Ltd | シフトレジスタ回路 |
| JPS629998A (ja) * | 1985-07-06 | 1987-01-17 | 岩崎 孝生 | 短小筆記具 |
-
1987
- 1987-12-29 JP JP62332301A patent/JPH07107800B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070599A (ja) * | 1983-09-28 | 1985-04-22 | Seiko Instr & Electronics Ltd | シフトレジスタ回路 |
| JPS629998A (ja) * | 1985-07-06 | 1987-01-17 | 岩崎 孝生 | 短小筆記具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07107800B2 (ja) | 1995-11-15 |
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