CN117879570A - 抑制驱动电路输出级直接通路电流的分时控制电路及方法 - Google Patents

Abstract

本发明公开了抑制驱动电路输出级直接通路电流的分时控制电路及方法，属于集成电路技术领域。本申请方案通过在输出级前一级增加分时控制电路以调整输出级中PMOS晶体管和NMOS晶体管的导通时间，避免其同时导通，从而避免了电压切换过程中会出现大的直接通路电流，且由于直接通路电流是尖峰电流的重要组成部分，避免了直接通路电流即抑制了驱动输出级的尖峰电流，进而有效抑制了地弹效应，减小动态功耗。而且本申请是在输出级前一级增加分时控制电路来实现抑制驱动电路输出级直接通路电流，没有对驱动电路部分进行任何改变，因此不影响输出驱动能力。

Description

抑制驱动电路输出级直接通路电流的分时控制电路及方法

技术领域

本发明涉及抑制驱动电路输出级直接通路电流的分时控制电路及方法，属于集成电路技术领域。

背景技术

驱动电路作为IC中的一种通用电路而被广泛使用，包括数字电路中的缓冲器设计，模拟电路中的电平移位器设计、功率器件驱动电路的缓冲器设计以及IO接口驱动级设计等。驱动电路中会出现大量的输出级反相器或类反相器结构，传统的反相器或类反相器结构在电压切换过程中会出现大的直接通路电流和动态功耗，从而产生同步开关噪声和地弹效应。比如，随着现今IC功能的增加，伴随而来的是IO引脚数目增加，IO驱动电路的数目自然也随着增加，但是由于整个IC的引脚受限，相应的电源引脚数目往往并不能成比例的增加。由于普通的多个IO驱动电路同时工作时会产生很明显的地弹噪声，当这个地弹噪声达到一定数值可能会导致接收端电路接收到错误的信号电平。

对于需要较高输出驱动能力，输出单元中的PMOS管和NMOS管通常采用大宽长比器件，在输出电平转换期间，PMOS管和NMOS管会存在短暂的同时导通现象，从而产生短路电流，导致非常大的动态功耗。此外，对于需要传输压差较大的高电压和低电压时，输出电平转换期间，PMOS管和NMOS管会存在两个压差较大的电源轨短暂同时导通现象，也会产生的比较大的短路电流和动态功耗。

驱动电路输出级的直接通路会产生比较大的短路电流和动态功耗。整个芯片电源轨之间产生的尖峰电流不仅会导致芯片电源和地平面的抖动，同时也会影响其他输出信号产生延迟和畸变，更为严重的是，如果它的最大幅度超过了晶体管的阈值电压，将会使电路不能正常工作。输出级驱动的直接通路电流是尖峰电流的重要组成部分，抑制大尺寸驱动输出级的尖峰电流可以有效的抑制地弹效应，减小动态功耗。

在传统的抑制输出级驱动直接通路电流方法中，如专利CN110677021A-一种抗地弹噪声的输出驱动电路，主要通过增加逻辑电路在输出驱动PMOS管和NMOS管的开关转换过程中引入一定的延时避免其同时导通，通过控制不同宽长比的驱动管相继开启实现静态和开关过程中电路具有不同的驱动能力。但这种方法设计复杂，面积开销大，引入的逻辑电路存在反相器设计，在输出级的两个电源轨之间会额外引入直接通路产生的短路电流。

发明内容

为了减小直接通路电流及动态功耗、提高驱动电路输出级抗地弹噪声的能力，本发明提供一种抑制驱动电路输出级直接通路电流的分时控制电路及方法，通过增加分时控制电路来调整输出级PMOS晶体管和NMOS晶体管的导通时间，避免其同时导通，而且分时控制电路仅由一个PMOS晶体管和一个NMOS晶体管组成，结构简单，不影响输出驱动能力。

本发明的第一个目的在于提供一种抑制驱动电路输出级直接通路电流的分时控制电路，用于控制驱动电路输出级PMOS晶体管和NMOS晶体管的导通时间；所述驱动电路输出级包括传输高电压的第一PMOS晶体管PM1、传输低电压的第一NMOS晶体管NM1，第一PMOS晶体管PM1的源端连接传输的第一高压（命名为TrHV），第一NMOS晶体管的源端连接传输的第一低压(命名为TrLV)，第一PMOS晶体管PM1的漏端和第一NMOS晶体管NM1的漏端连接，第一PMOS晶体管PM1、第一NMOS晶体管NM1的栅极连接驱动电路输出级前一级的输出信号，驱动电路输出级前一级输出信号控制输出级进行TrLV、TrHV输出切换。

可选地，所述输出级前一级包括传输第二高压(命名为HV)的第二PMOS晶体管PM2、传输第二低压（命名为LV）的第二NMOS晶体管NM2。第二PMOS晶体管PM2的源极连接第二高压HV，第二NMOS晶体管NM2的源极连接第二低压LV，第二PMOS晶体管PM2、第二NMOS晶体管NM2的漏极连接分时控制电路，第二PMOS晶体管PM2、第二NMOS晶体管NM2的栅极连接电路其他模块的端口。

进一步地，电路其他模块可包括移位寄存器、FIFO存储器、电平移位器、IO电路设计等。

进一步地，所述分时控制电路包括第三PMOS晶体管PM3、第三NMOS晶体管NM3，第三PMOS晶体管PM3、第三NMOS晶体管NM3组成类传输门结构，第三PMOS晶体管PM3的栅极连接第三低压（命名为LVX），第三NMOS晶体管NM3的栅极连接第三高压（命名为HVX）。第三PMOS晶体管PM3源极、第三NMOS晶体管NM3的漏极与输出前一级中第二PMOS晶体管PM2的漏极连接，第三PMOS晶体管PM3漏极、第三NMOS晶体管NM3的源极与输出前一级中第二NMOS晶体管NM2的漏极连接。

所述第一高压电压值满足关系式：/>；

所述第一低压电压值满足关系式：/>；

所述第三低压LVX电压值满足关系式：；

所述第三高压HVX电压值满足关系式：。

所述的由第一PMOS晶体管PM1、第一NMOS晶体管NM1组成的输出级设计中，输出级驱动的前一级的上升时间和下降时间合理假设为具有一定斜率的直线，斜率的大小与输出级PMOS晶体管、NMOS晶体管的尺寸成正比。输入信号不为无穷大的斜率造成了开关过程中第一高压和第一低压/>之间在短期内出现一条直接通路，此时第一PMOS晶体管PM1、第一NMOS晶体管NM1同时导通。所述的直接通路引起的功耗与开关活动性成正比，这类似于电容功耗。

所述的直接通路引起的尖峰电流由器件的饱和电流决定，因此正比于驱动电路输出级第一PMOS晶体管PM1、第一NMOS晶体管NM1的尺寸。所述的尖峰电流也与输入和输出的上升/下降时间之比密切相关。考虑不采取抑制地弹噪声的传统驱动电路输出级的连接方法，传统驱动电路输出级的第一PMOS晶体管PM1、第一NMOS晶体管NM1的栅极与前一级的输出连接。

当所述传统驱动电路输出级在输入端发生由第二低压LV到第二高压HV翻转时，假设负载电容很大，输出的下降时间明显大于输入的上升时间。在这种情况下输入在输出开始改变之前就已经通过了过渡区。由于在这一时期驱动电路输出级的第一PMOS晶体管PM1的源漏电压近似为0V，因此该器件在传输电流之前就已经关断了，直接通路电流近似为0V，尖峰电流主要由于输出级晶体管对大的负载电容的充放电产生。

当所述传统驱动电路输出级在输入端发生在由第二低压LV到第二高压HV翻转时，假设负载电容很小，输出的下降时间明显小于输入的上升时间。在这种情况下这一时期驱动电路输出级的第一PMOS晶体管PM1的源漏电压大部分时间内等于第二高压HV与第二低压LV的差值，从而引起了最大的直接通路电流，该情况是短路电流最大的情况，尖峰电流主要由直流通路引起的短路电流和输出级晶体管对小的负载电容的充放电电流。

所述抑制驱动电路输出级直接通路电流的方法，通过在输出级前一级增加分时控制电路，使得第一PMOS晶体管PM1的栅极传输第二低压LV需要经过第二NMOS晶体管NM2、第三NMOS晶体管NM3，第一PMOS晶体管PM1的栅极传输第二高压HV需要经过第二PMOS晶体管PM2。

所述抑制驱动电路输出级直接通路电流的方法，通过在输出级前一级增加分时控制电路，使得第一NMOS晶体管NM1的栅极传输第二低压LV需要经过第二NMOS晶体管NM2，第一NMOS晶体管NM1的栅极传输第二高压HV需要经过第二PMOS晶体管PM2、第三PMOS晶体管PM3。

所述驱动电路输出级的第一PMOS晶体管PM1的栅极电压命名为，所述驱动电路输出级的第一NMOS晶体管NM1的栅极电压命名为/>。

当所述输出级的前一级加上分时控制电路后，比/>更快地传输第二高压HV，/>、/>同时增大，当/>之前，/>，所述驱动电路输出级的第一NMOS晶体管NM1还没打开，第一PMOS晶体管PM1已经关断，这时不存在直接通路电流了，可有效地减小尖峰电流，降低动态功耗，提高驱动电路输出级抗地弹噪声能力。

当所述输出级的前一级加上分时控制电路后，比/>更快地传输第二低压LV，/>、/>同时减小，当/>之前，/>，所述驱动电路输出级的第一PMOS晶体管PM1还没打开，第一NMOS晶体管NM1已经关断，此时不存在直接通路电流了，可有效地减小尖峰电流，降低动态功耗，提高驱动电路输出级抗地弹噪声能力。

当所述输出级的前一级加上分时控制电路后，在升压到/>之前，还没有完全升压到/>，或者在/>降压到/>之前，/>还没有完全降压到/>，此时相比传统驱动电路输出级存在一段时间更短的直流通路时间，产生的直接通路电流也会减小，可有效地减小尖峰电流，降低动态功耗，提高驱动电路输出级抗地弹噪声能力。

所述的驱动电路输出级抑制直接通路电流的方法通过对输出级前一级增加分时控制电路来实现的，不会改变驱动电路的输出驱动能力。

本发明有益效果是：

相对于现有技术，本发明实施为了抑制驱动电路输出级的直接通路电流，通过在输出级前一级增加分时控制电路调整输出级PMOS晶体管和NMOS晶体管的导通时间，避免其同时导通，从而避免了电压切换过程中会出现大的直接通路电流，且由于直接通路电流是尖峰电流的重要组成部分，避免了直接通路电流即抑制了驱动输出级的尖峰电流，进而有效抑制了地弹效应，减小动态功耗。而且本申请是在输出级前一级增加分时控制电路来实现抑制驱动电路输出级直接通路电流，没有对驱动电路部分进行任何改变，不影响输出驱动能力。本申请分时控制电路由一个PMOS晶体管和一个NMOS晶体管组成，相比于现有技术，设计简单，面积开销小。本发明适用于数字驱动电路、IO接口驱动电路、模拟驱动电路，相比于增加逻辑电路抑制地弹效应的方法，应用场景更为宽泛。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是驱动电路输出级电路结构图。

图2是本发明实施例一提供的一种抑制驱动电路输出级直接通路电流的分时控制电路示意图；

图3是传统驱动电路输出级直接通路电流产生机理示意图。

图4是本发明抑制驱动电路输出级直接通路电流的控制信号切换示意图。

图5是本发明实施例二提供的抑制数字驱动电路输出级直接通路电流的分时控制电路示意图。

图6是本发明实施例三提供的抑制模拟驱动电路正高压电平移位器输出级直接通路电流的分时控制电路示意图；

图7是本发明实施例三提供的抑制模拟驱动电路负高压电平移位器输出级直接通路电流的分时控制电路示意图。

图8是本发明实施例四提供的抑制IO接口驱动电路输出级直接通路电流的分时控制电路示意图。

图9是本发明实施例一提供的传统驱动电路输出级的仿真波形图。

图10是本发明实施例一提供的抑制驱动电路输出级直接通路电流的仿真波形图。

图11是本发明实施例一提供的缩短切换周期的输出级控制输入信号仿真波形图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

首先对驱动电路输出级进行介绍：

驱动电路输出级是指对于前一级输出信号进行驱动并产生具有一定驱动能力的输出信号的电路，如图1所示，一种实现方法下，驱动电路输出级电路包括传输高电压的PMOS晶体管PM1、传输低电压的NMOS晶体管NM1，PM1的源端连接传输的高压TrHV，NM1的源端连接传输的低压TrLV，PM1的漏端和NM1的漏端连接，PM1、NM1的栅极连接驱动电路输出级前一级的输出信号，驱动电路输出级前一级输出信号控制输出级进行TrLV、TrHV输出切换。

实施例一：

本发明提供一种抑制驱动电路输出级直接通路电流的分时控制电路及方法，如图2所示。本申请设计的抑制驱动电路输出级直接通路电流的方法是在图1所示的驱动电路输出级电路前一级中增加分时控制电路。

如图2所示，输出级前一级通常包括传输高压HV的PMOS晶体管PM2和传输低压LV的NMOS晶体管NM2，PM2的源极连接高压HV，NM2的源极连接低压LV；PM2、NM2的栅极连接电路其他模块的端口，本申请所设计的分时控制电路即添加在PMOS晶体管PM2和NMOS晶体管NM2之间，即PM2、NM2的漏极连接分时控制电路。

分时控制电路包括PMOS晶体管PM3和NMOS晶体管NM3，PM3、NM3晶体管组成类传输门结构，PM3的栅极连接低压LVX，NM3的栅极连接高压HVX。PM3的源极、NM3的漏极与输出级前一级中PM2的漏极连接，PM3的漏极、NM3的源极与输出级前一级中NM2的漏极连接。

电压值满足关系式：/>；

电压值满足关系式：/>；

LVX电压值满足关系式：；

HVX电压值满足关系式：。

指第一PMOS晶体管PM1的阈值电压，/>指第一NMOS晶体管NM1的阈值电压，/>指第三PMOS晶体管PM3的阈值电压，/>指第三NMOS晶体管NM3的阈值电压。

如图3所示，由第一PMOS晶体管PM1、第一NMOS晶体管NM1组成的输出级设计中，输出级驱动的前一级的上升时间和下降时间合理假设为具有一定斜率的直线，斜率的大小与输出级PMOS晶体管、NMOS晶体管的尺寸成正比。输入信号不为无穷大的斜率造成了开关过程中高压和低压/>之间在短期内出现一条直流通路，短路电流/>的静态电流，开关过程中出现尖峰电流/>，此时PM1、NM2同时导通，产生的直接通路引起的功耗与开关活动性成正比，这类似于电容功耗。输出级的直接通路引起的尖峰电流由器件的饱和电流决定，因此正比于驱动电路输出级PM1、NM1的尺寸。

本实施例提供的抑制驱动电路输出级直接通路电流的方法是通过在输出级前一级增加分时控制电路，使得PM1的栅极传输低压LV需要经过NM2、NM3，而NM1的栅极传输低压LV只需要经过NM2，因而比/>更快地传输低压LV，/>、/>同时减小，当之前，/>已经/>，PM1还没打开，NM1已经关断；对应的，NM1的栅极传输高压HV需要经过PM2、PM3，而PM1的栅极传输高压HV只需要经过PM2，因而比/>更快地传输高压HV，/>、/>同时增大，当/>=/>之前，，NM1还没打开，PM1已经关断；因此电路中不存在直接通路电流，可有效地减小尖峰电流，降低动态功耗，提高驱动电路输出级抗地弹噪声能力。

而且，当输出级的前一级加上分时控制电路后，在升压到/>之前，还没有完全升压到/>，或者在/>降压到/>之前，/>还没有完全降压到/>，此时相比传统驱动电路输出级存在一段时间更短的直流通路时间，产生的直接通路电流也会减小，可有效地减小动态电流及提高驱动电路输出级抗地弹噪声能力。

如图4所示，为驱动输出级PMOS晶体管开始关断的时间，/>为驱动输出级PMOS晶体管开始导通的时间，/>为驱动输出级NMOS晶体管开始导通的时间，/>为驱动输出级NMOS晶体管开始截至的时间。VINN，VINP1表示传统的驱动电路输出级NMOS晶体管、PMOS晶体管控制信号波形示意图，VINN，VINP2表示增加分时控制电路后的驱动电路输出级直流通路时间缩短的NMOS晶体管、PMOS晶体管控制信号波形示意图，尖峰电流从/>变成/>，可以看出直流通路电流减小了，VINN，VINP2表示增加分时控制电路后的驱动电路输出级直流通路完全被抑制的NMOS晶体管、PMOS晶体管控制信号波形示意图，此时直流通路电流不存在了。驱动输出级的尖峰电流仅由输出级晶体管的负载电容充放电电流组成。

本申请通过对输出级前一级增加分时控制电路来实现抑制驱动电路输出级直接通路电流，因为没有对驱动电路输出级进行任何改变，因此不会改变驱动电路的输出驱动能力。

为验证本申请提供的分时控制电路的控制效果，本实施例提供了仿真实验进行验证，并和传统驱动电路进行了对比，其中传统驱动电路即不添加本申请设计的分时控制电路、直接由PMOS晶体管PM2和NMOS晶体管NM2构成的电路（传统驱动电路中PMOS晶体管PM2和NMOS晶体管NM2的漏极直接相连）。

实验条件：设置电路其他模块输出为低电压为LV、高电压为HV的方波，负载电容为100fF，HV= TrHV =5V，LV= TrLV=-5V；

实验结果表明，如图9所示传统驱动电路电源电压尖峰电流为9.3mA，如图10所示采用本发明提供的驱动电路输出级抑制直接通路电流方法的电源电压最大尖峰电流为1.3mA，可以看出采用本发明的方法的驱动电路可以有效地减小动态电流，提高驱动电路输出级抗地弹噪声能力。图11是本发明实施例一缩短切换周期后的输出级控制输入信号仿真波形图（为了更清楚的观察，图11为缩短切换周期后对应的仿真图），其中图11中上面的波形VINP为驱动输出级PMOS晶体管的控制信号，图11中下面的波形VINN为驱动输出级NMOS晶体管的控制信号，结合图4可知，TPA是PMOS晶体管开始关断的时间，TPB为驱动输出级PMOS晶体管开始导通的时间，TNA为驱动输出级NMOS晶体管开始导通的时间，TNB为驱动输出级NMOS晶体管开始截至的时间。从图11可以看出增加分时控制电路后，驱动输出级PMOS晶体管、NMOS晶体管的控制信号被分时错开了。

实施例二：

本发明提供一种具有比较大的驱动能力的数字缓冲器，采用本申请提供的抑制数字驱动电路输出级直接通路电流的分时控制电路及方法对数字缓冲器输出级直接通路电流进行抑制；具有比较大的驱动能力的数字缓冲器是由多个固定宽长比W/L=X的PMOS晶体管并联与多个固定宽长比W/L=Y的NMOS晶体管并联组成的两个反相器的级联结构（其中，W表示晶体管的宽，L表示晶体管的长），包括第一级反相器和第二级反相器，每个反相器由上拉P型网络和下拉N型网络组成，第一级反相器的上拉P型网络由m个固定宽长比W/L=X的PMOS晶体管并联构成，第一级反相器的下拉N型网络由m个固定宽长比W/L=Y的NMOS晶体管并联构成；第二级反相器的上拉P型网络由n个固定宽长比W/L=X的PMOS晶体管并联构成，第二级反相器的下拉N型网络由n个固定宽长比W/L=Y的NMOS晶体管并联构成，一般情况下n≥m；所述分时控制电路设置于所述数字缓冲器的第一级反相器中，用于抑制第二级反相器的直流通路电流。

如图5所示，第一级反相器由m=5个固定宽长比W/L=X的PMOS晶体管并联与m=5个固定宽长比W/L=Y的NMOS晶体管并联构成，第二级反相器由n=16个固定宽长比W/L=X的PMOS晶体管并联与n=16个固定宽长比W/L=Y的NMOS晶体管并联构成。大的尖峰电流产生于第二级反相器对负载电容的充放电电流以及第二级反相器切换过程形成的直接通路电流。对于数字电路输出级驱动设计，HV和TrHV为一个电压DVDD，LV和TrLV为一个电压DGND。LVX连接DGND，HVX连接DVDD。

在大驱动能力的数字缓冲器的第一级反相器增加分时控制电路，如图5所示，分时控制电路由PMOS晶体管PM4、NMOS晶体管NM4形成传输门结构，使得第二级反相器的多个并联的PMOS晶体管栅极传输DGND需要经过NM4、第一级反相器的多个并联的NMOS晶体管，第二级反相器的多个并联的PMOS晶体管栅极传输DVDD需要经过第一级反相器的多个并联的PMOS晶体管；使得第二级反相器的多个并联的NMOS晶体管栅极传输DGND需要经过第一级反相器的多个并联的NMOS晶体管，第二级反相器的多个并联的NMOS晶体管栅极传输DVDD需要经过PM4、第一级反相器的多个并联的PMOS晶体管。

本发明提出的抑制驱动电路输出级直接通路电流的分时控制电路应用于大驱动能力的数字缓冲器中会影响的切换时间，当数字电路对于/>的切换时间要求比较严格时，为了减少分时控制电路对数字电路延时的影响，分时控制电路不能完全抑制直流通路电流，但会减少直流通路的持续时间，从而有效降低直流通路电流。

当输出级的前一级加上分时控制电路后，在升压到/>之前，还没有完全升压到/>，或者在/>降压到/>之前，/>还没有完全降压到/>，此时相比传统驱动电路输出级存在一段时间更短的直流通路时间，产生的直接通路电流也会减小，可有效地减小尖峰电流，降低动态功耗，提高驱动电路输出级抗地弹噪声能力。

实施例三：

本发明提供一种抑制模拟驱动电路电平移位器输出级直接通路电流的分时控制电路及方法，下面分别针对正高压电平移位器和负高压电平移位器分别进行介绍如下：

针对正高压电平移位器，以交叉耦合的电平移位器为例进行说明，将本发明中的驱动电路输出级抑制直接通路电流的分时控制电路应用于正高压HV、电源地AGND切换的电平移位器输出级驱动设计。如图6所示，正高压电平移位器输出级由PM8、NM8组成类反相器结构，输出级前一级由交叉耦合的电平移位器组成。大的尖峰电流产生于输出级类反相器结构对负载电容的充放电电流以及切换过程形成的直接通路电流。对于正高压电平移位器输出级驱动设计，HV和TrHV连接，用于正高压HV传输，LV和TrLV连接到AGND上，用于电源地AGND传输。LVX连接AGND，HVX连接HV。

在正高压电平移位器结构中增加分时控制电路，分时控制电路由PMOS晶体管PM7、NMOS晶体管NM7形成类传输门结构，使得输出级PM8栅极传输AGND需要经过反相器INV1、MOS晶体管NM6、MOS晶体管NM7；PM8栅极传输HV需要经过反相器INV1、反相器INV2、MOS晶体管NM5、MOS晶体管PM6；输出级NM8栅极传输AGND需要经过反相器INV1、MOS晶体管NM6；NM8栅极传输HV需要经过反相器INV1、反相器INV2、MOS晶体管NM5、MOS晶体管PM6、MOS晶体管PM7。

当正高压电平移位器加上分时控制电路后，比/>更快地传输高压HV，/>、同时增大，当/>=/>之前，/>，NM8还没打开，PM8已经关断；/>比/>更快地传输电源地AGND，/>、/>同时减小，当/>之前，/>≤/>时，PM8还没打开，NM8已经关断。这时不存在直接通路电流，可有效地减小尖峰电流，降低动态功耗，提高驱动电路输出级抗地弹噪声能力。在/>升压到/>之前，/>还没有完全升压到/>，或者在/>降压到之前，/>还没有完全降压到/>，此时相比传统驱动电路输出级存在一段时间更短的直流通路时间，产生的直接通路电流也会减小，可有效地减小尖峰电流，降低动态功耗，提高驱动电路输出级抗地弹噪声能力。

针对负高压电平移位器，将本发明中的抑制驱动电路输出级直接通路电流的分时控制电路及方法应用于负高压LV、电源地AGND切换的电平移位器输出级驱动设计。对于负高压电平移位器输出级驱动设计，如图7所示，负高压电平移位器输出级由PM12、NM12组成类反相器结构，输出级前一级由交叉耦合的电平移位器组成。大的尖峰电流产生于输出级类反相器结构对负载电容的充放电电流以及切换过程形成的直接通路电流。HV为芯片供电电压VDD，TrHV连接电源地AGND，LV和TrLV连接到负高压LV上，用于负高压LV传输。LVX连接LV，HVX连接VDD。

在负高压电平移位器结构中增加分时控制电路，分时控制电路由PMOS晶体管PM11、NMOS晶体管NM11形成类传输门结构，使得输出级PM12栅极传输AGND需要经过反相器INV3、MOS晶体管PM10；PM12栅极传输LV需要经过反相器INV3、反相器INV4、MOS晶体管PM9、MOS晶体管NM10、MOS晶体管NM11；输出级NM12栅极传输AGND需要经过反相器INV3、MOS晶体管PM10、MOS晶体管PM11；NM12栅极传输LV需要经过反相器INV3、反相器INV4、MOS晶体管PM9、MOS晶体管NM10。

当负高压电平移位器加上分时控制电路后，比/>更快地传输高压VDD，/>、同时增大，当/>=/>之前，/>≥/>，NM12还没打开，PM12已经关断；/>比/>更快地传输负高压LV，/>、/>同时减小，当/>=之前，/>，PM12还没打开，NM12已经关断。这时不存在直接通路电流，可有效地减小尖峰电流，降低动态功耗，提高驱动电路输出级抗地弹噪声能力。在/>升压到/>之前，/>还没有完全升压到/>，或者在降压到/>之前，/>还没有完全降压到/>，此时相比传统驱动电路输出级存在一段时间更短的直流通路时间，产生的直接通路电流也会减小，可有效地减小尖峰电流，降低动态功耗，提高驱动电路输出级抗地弹噪声能力。

本申请提供的分时控制电路同样适用其他结构的电平移位器中，只需对应将本申请提供的分时控制电路添加在电平移位器输出级前一级的输出端口处即可。

实施例四：

本发明提供一种抑制IO接口驱动电路输出级直接通路电流的分时控制电路及方法，将本发明中的驱动电路输出级抑制直接通路电流的分时控制电路应用于IO接口驱动电路输出级。如图8所示，IO接口驱动电路输出级是由大尺寸的晶体管构成的多级反相器组成，晶体管尺寸随着反相器级数增加而增大，最大的尖峰电流产生于最后一级反相器对负载电容的充放电电流以及最后一级反相器切换过程形成的直接通路电流。对于IO接口驱动电路输出级设计，HV和TrHV为一个电压VCCQ，LV和TrLV为一个电压VSSQ。LVX连接VSSQ，HVX连接VCCQ。

在IO接口驱动电路输出级的最后一级的前一级反相器增加分时控制电路，分时控制电路由PMOS晶体管PM14、NMOS晶体管NM14形成传输门结构，使得最后一级反相器的PM16栅极传输VSSQ需要经过PM13、NM14、NM15，传输VCCQ需要经过NM14、PM14；最后一级反相器的NM16栅极传输VSSQ需要经过PM13、NM14，传输VSSQ需要经过NM14、PM14、PM15。

本发明提出的驱动电路输出级抑制直接通路电流的分时控制电路及方法应用于IO接口驱动电路输出级中会影响的切换时间，为了减少分时控制电路对数字电路延时的影响，分时控制电路不能完全抑制直流通路电流，但会减少直流通路的持续时间，从而有效降低直流通路电流。

当最后一级的前一级反相器增加分时控制电路后，在升压到之前，/>还没有完全升压到/>，或者在/>降压到之前，/>还没有完全降压到/>，此时相比传统驱动电路输出级存在一段时间更短的直流通路时间，产生的直接通路电流也会减小，可有效地减小尖峰电流，降低动态功耗，提高驱动电路输出级抗地弹噪声能力。

本发明实施例中的部分步骤，可以利用软件实现，相应的软件程序可以存储在可读取的存储介质中，如光盘或硬盘等。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种抑制驱动电路输出级直接通路电流的分时控制电路，其特征在于，所述分时控制电路设置于驱动电路输出级的前一级中，用于调整驱动电路输出级中的PMOS晶体管和NMOS晶体管的导通时间以避免其同时导通；所述分时控制电路包括一个PMOS晶体管和一个NMOS晶体管，且二者组成类传输门结构；

所述驱动电路输出级包括传输高电压的第一PMOS晶体管PM1和传输低电压的第一NMOS晶体管NM1，且所述第一PMOS晶体管PM1的源端连接传输的第一高压TrHV，第一NMOS晶体管的源端连接传输的第一低压TrLV，第一PMOS晶体管PM1的漏端和第一NMOS晶体管NM1的漏端连接，第一PMOS晶体管PM1、第一NMOS晶体管NM1的栅极连接驱动电路输出级前一级的输出信号，驱动电路输出级前一级的输出信号控制输出级进行第一低压TrLV、第一高压TrHV的输出切换；

所述输出级的前一级包括第二PMOS晶体管PM2和第二NMOS晶体管NM2；第二PMOS晶体管PM2的源极连接第二高压HV，第二NMOS晶体管NM2的源极连接第二低压LV，第二PMOS晶体管PM2、第二NMOS晶体管NM2的漏极连接所述分时控制电路，第二PMOS晶体管PM2、第二NMOS晶体管NM2的栅极连接电路其他模块的端口；

所述分时控制电路包括第三PMOS晶体管PM3和第三NMOS晶体管NM3，第三PMOS晶体管PM3、第三NMOS晶体管NM3组成类传输门结构，第三PMOS晶体管PM3的栅极连接第三低压LVX，第三NMOS晶体管NM3的栅极连接第三高压HVX；第三PMOS晶体管PM3源极、第三NMOS晶体管NM3的漏极与输出级的前一级中的第二PMOS晶体管PM2的漏极连接，第三PMOS晶体管PM3漏极、第三NMOS晶体管NM3的源极与输出级的前一级中第二NMOS晶体管NM2的漏极连接。

2.根据权利要求1所述的分时控制电路，其特征在于，所述第一高压电压值满足关系式/>；所述第一低压/>电压值满足关系式：；所述第三低压LVX电压值满足关系式：；所述第三高压HVX电压值满足关系式：；

其中，指第一PMOS晶体管PM1的阈值电压，/>指第一NMOS晶体管NM1的阈值电压，/>指第三PMOS晶体管PM3的阈值电压，/>指第三NMOS晶体管NM3的阈值电压。

3.一种数字缓冲器，其特征在于，所述数字缓冲器采用权利要求1所述的分时控制电路对输出级直接通路电流进行抑制；所述数字缓冲器由两个反相器级联构成，每个反相器由上拉P型网络和下拉N型网络组成，第一级反相器的上拉P型网络由m个固定宽长比W/L=X的PMOS晶体管并联构成，第一级反相器的下拉N型网络由m个固定宽长比W/L=Y的NMOS晶体管并联构成；第二级反相器的上拉P型网络由n个固定宽长比W/L=X的PMOS晶体管并联构成，第二级反相器的下拉N型网络由n个固定宽长比W/L=Y的NMOS晶体管并联构成；所述分时控制电路设置于所述数字缓冲器的第一级反相器中，用于抑制第二级反相器的直流通路电流。

4.根据权利要求3所述的数字缓冲器，其特征在于，所述分时控制电路中的PMOS晶体管的栅极连接对应的低压，所述分时控制电路中的NMOS晶体管的栅极连接对应的高压；所述分时控制电路中的PMOS晶体管的源极、所述分时控制电路中的NMOS晶体管的漏极与第一级反相器中m个并联的PMOS晶体管的漏极连接，所述分时控制电路中的PMOS晶体管漏极、所述分时控制电路中的NMOS晶体管的源极与第一级反相器中m个并联的NMOS晶体管的漏极连接。

5.一种模拟驱动电路电平移位器，其特征在于，所述模拟驱动电路电平移位器采用权利要求1所述的分时控制电路对输出级直接通路电流进行抑制；所述模拟驱动电路电平移位器输出级由一个PMOS晶体管和一个NMOS晶体管组成类反相器结构，所述分时控制电路设置于所述模拟驱动电路电平移位器输出级的前一级的输出端口处。

6.根据权利要求5所述的模拟驱动电路电平移位器，其特征在于，所述模拟驱动电路电平移位器包括正高压电平移位器和负高压电平移位器。

7.一种IO接口驱动电路，其特征在于，所述IO接口驱动电路采用权利要求1所述的分时控制电路对输出级直接通路电流进行抑制；所述IO接口驱动电路的输出级是由晶体管构成的多级反相器组成，所述分时控制电路设置于所述IO接口驱动电路的输出级的最后一级的前一级反相器中。

8.一种抑制驱动电路输出级直接通路电流的方法，其特征在于，所述方法包括：在所述驱动电路输出级的前一级中设置权利要求1所述的分时控制电路，利用所述分时控制电路调整驱动电路输出级中的PMOS晶体管和NMOS晶体管的导通时间以避免其同时导通。