TWI520151B - 適用於ｄｄｒ的信號傳輸電路 - Google Patents

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Description

適用於DDR的信號傳輸電路
本發明是有關於一種信號傳輸電路，且特別是有關於一種適用於DDR的信號傳輸電路。
DDR全稱是DDR SDRAM(Double Date Rate Synchronous Dynamic Random Access Memory，雙倍速率同步動態隨機存取記憶體)。DDR最早由三星公司於1996提出，由日本電氣、三菱、富士通、東芝、日立、德州儀器、三星及現代等八家公司協定訂立的記憶體規格，並得到了AMD、VIA及SiS等主要晶片組廠商的支持。DDR是普通SDRAM的升級版本，因此也稱為SDRAM II。DDR技術最重要的改變是在資料傳輸上，其在時鐘的上升沿和下降沿都能夠傳送資料，因此其能夠在保持時鐘速率不變的情況下將資料傳送速率提高一倍，因此DDR廣泛地應用在各類信號處理系統中。
一般而言，積體電路可以大致分成核心部分(core portion)與輸入輸出部分(input and output portion,IO portion)。輸入輸出部分扮演了核心部分中的對外通訊的橋樑，一方面需要將 核心部分所產生的內部信號(core signal)透過連接墊(pad)而傳遞至積體電路之外，而另一方面也需要將外界送至連接墊的外部信號傳遞至核心部分以便進行處理。電子產品往往隨著運算速度的增快與節能的要求，核心部分的工作電壓需要下降。同樣地，為了增加積體電路之間外部信號的傳輸效率，新一代產品的工作電壓也隨著逐漸下降。舉例來說，對於DDR(Double Date Rate Synchronous Dynamic Random Access Memory，雙倍速率同步動態隨機存取記憶體)來說，其第一代產品DDR1的工作電壓為2.5V，第二代產品DDR2的工作電壓為1.8V，第三代產品DDR3的工作電壓為1.5V，低壓版的第三代產品DDR3L的工作電壓為1.35V，而第四代產品DDR4的工作電壓為1.2V。
傳統的半導體製程可以在半導體晶圓(wafer)上製造出兩種器件：核心器件(core device)和輸入輸出器件(IO device)。通常地，核心器件的速度較快，驅動能力較強，但是其能夠承受的電壓差較低，即其所有的導電端(例如閘極、源極、汲極)之間的電壓差在一個較低的電壓差之下，例如1.1V；而輸入輸出器件的速度較慢，驅動能力較差，但是其能夠承受的電壓差較高，即其所有的導電端(例如閘極、源極、汲極)之間的電壓差可以在一個較高的電壓差之下，例如1.5V。舉例而言，如果核心器件和輸入輸出器件均是MOS元件，那麼作為輸入輸出器件的MOS元件中的閘極氧化層的厚度將大於作為核心器件的MOS元件中的閘極氧化層，以能夠承受較大的電壓差。
圖1繪示了一種現有的信號傳輸電路10，其可以適用於DDR，例如DDR3，以傳輸高速的時鐘信號或者資料信號。如圖1所示，現有的信號傳輸電路10驅動連接墊15，其包括位準移位電路11、緩衝電路12、輸出電路13。其中，輸出電路13包括上拉電路13a和下拉電路13b，緩衝電路12包括上緩衝單元12a和下緩衝單元12b，而位準移位電路11包括上位準移位器11a和下位準移位器11b。其中位準移位電路11中的上位準移位器11a和下位準移位器11b接收輸入信號IN，輸入信號IN可以是由第一工作電壓Vsscore和第二工作電壓Vddcore所組成的方波信號，例如由0V和1.1V所組成的方波信號。而信號傳輸電路10中的器件都採用輸入輸出器件(IO device)，例如，上位準移位器11a、下位準移位器11b、上緩衝單元12a和下緩衝單元12b中的各個反向器均設置在DDR3的操作電壓Vddio(1.5V)和地電壓Vssio(0V)之間，而上拉電路13a和下拉電路13b中的上拉電晶體PMOS T1和下拉電晶體NMOS T2能夠可以承受1.5V的電壓差(Vddio-Vssio)，在此，輸入信號IN兩個工作電壓之間的電壓差對應核心電路的輸出，其一般較小，小於DDR3的工作電壓Vddio(1.5V)。在信號輸出電路10中，上拉電路13a和下拉電路13b中的上拉電晶體PMOS和下拉電晶體NMOS採用驅動能力較弱的輸入輸出器件(IO device)，又要使其符合DDR3的驅動規格，則其需要佔用非常大的半導體面積。
當然，信號傳輸電路也可以採用核心器件(core device)來降低其所需要的半導體面積。圖2繪示了另一種現有的輸出電路23，以取代圖1中的輸出電路13。其中，輸出電路23中的上拉電晶體PMOS PH1與PH2以及下拉電晶體NMOS NL1和NL2都是採用核心器件。上拉電晶體PMOS PH1的閘極接收邏輯信號Sp，其高低邏輯位準分別是1.5V與0.4V，而上拉電晶體PMOS PH2的閘極連接參考電壓Vbp，其電壓為0.4V。下拉電晶體NMOS NL2的閘極接收另一參考電壓Vbn，其電壓為1.1V，下拉電晶體NMOS NL1的閘極接收另一邏輯信號Sn，其高低邏輯位準分別為1.1V與0V。這裡所謂的高邏輯位準是指一信號等於邏輯上的“1”時，其所呈現的電壓位準，而低邏輯位準則是該信號等於邏輯上的“0”時，其所呈現的電壓位準。上拉電晶體PMOS PH1與PH2串聯在一起，而下拉電晶體NMOS NL1與NL2串聯在一起，這樣的串聯結構可以防止工作在1.1V的操作電壓的核心器件(上拉電晶體PMOS T1與T2以及下拉電晶體NMOS T3與T4)可能遭受較高的操作電壓(1.5V)而造成的損害。
但是，在輸出電路23中，上拉電晶體PMOS PH2和下拉電晶體NMOS NL2的閘極與連接墊24之間的寄生電容非常大，因此為了避免連接墊24上的信號變化時，因電容耦合而造成上拉電晶體PMOS PH2和下拉電晶體NMOS NL2的閘極上的所接收的參考電壓Vbp和Vbn的信號不穩定，因此需要在上拉電晶體PMOS PH2和下拉電晶體NMOS NL2的閘極上分別連接一個相當大的去耦電容C1和C2，以消除降低連接墊24上的信號變 化對參考電壓Vbp和Vbn的電壓影響，而去耦電容C1和C2所佔用的半導體面積也會非常的可觀。
有鑒於此，有必要提供一種新穎的適用於DDR的信號傳輸電路以解決上述問題。
本發明主要解決的技術問題是提供一種適用於DDR的信號傳輸電路，其驅動能力較強，而佔用的半導體面積較少，且穩定性較高。
為解決上述技術問題，本發明採用的一個技術方案是：提供一種適用於DDR的信號傳輸電路，以驅動連接墊，其中，所述信號傳輸電路包括：位準移位電路、緩衝電路和輸出電路。所述位準移位電路包括：上位準移位器和下位準移位器，其中，所述上位準移位器和所述下位準移位器分別設置在所述DDR的操作電壓和地電壓之間，且所述上位準移位器和所述下位準移位器分別接收輸入信號(IN)並輸出對應的第一偏移信號和第二偏移信號，所述輸入信號包括第一工作電壓和第二工作電壓，其中，所述第一工作電壓等於所述地電壓，所述第二工作電壓為核心器件的驅動電壓，其小於所述DDR的所述操作電壓。所述緩衝電路包括上緩衝單元和下緩衝單元，其中，所述上緩衝單元設置在所述DDR的所述操作電壓與第一參考電壓之間，且所述上緩衝單元連接所述上位準移位器的輸出以接收所述第一偏移信號並根據所述第一偏移信號而輸出第一邏輯信號；所述下緩衝單 元設置在所述地電壓與第二參考電壓之間，且所述下緩衝單元連接所述下位準移位器的輸出以接收所述第二偏移信號並根據所述第二偏移信號而輸出第二邏輯信號。所述輸出電路包括上拉電路和下拉電路，其中，所述上拉電路連接在所述DDR的所述操作電壓和所述連接墊之間，且所述上拉電路連接所述上緩衝單元以根據所述第一邏輯信號而確定是否將所述DDR的所述操作電壓輸出至所述連接墊；所述下拉電路，連接在所述地電壓和所述連接墊之間，且所述下拉電路連接所述下緩衝單元以根據所述第二邏輯信號而確定是否將所述地電壓輸出至所述連接墊。其中，所述上位準移位器和所述下位準移位器採用輸入輸出器件以分別輸出對應的所述第一偏移信號和所述第二偏移信號，而所述上緩衝單元、所述下緩衝單元、所述上拉電路和所述下拉電路採用核心器件；所述第二參考電壓等於所述第二工作電壓，所述第一參考電壓等於所述DDR的所述操作電壓減去所述第二參考電壓的差值。
本發明的有益效果是：區別於現有技術的情況，本發明的DDR信號傳輸電路中，只有上位準移位器和下位準移位器採用輸入輸出器件以分別輸出對應的第一偏移信號和第二偏移信號，而其他的器件都可以採用核心器件，因此其驅動能力較強，而佔用的半導體面積較少。而上位準移位器和下位準移位器利用第一參考電壓和第二參考電壓可以穩定地輸出第一偏移信號和第二偏移信號，其穩定性較高。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
10、100‧‧‧信號傳輸電路
11、110‧‧‧位準移位電路
11a、111‧‧‧上位準移位器
11b、112‧‧‧下位準移位器
12、120‧‧‧緩衝電路
12a、121‧‧‧上緩衝單元
12b、122‧‧‧下緩衝單元
13、23、130‧‧‧輸出電路
13a、131‧‧‧上拉電路
13b、132‧‧‧下拉電路
15、24、101‧‧‧連接墊
A、B、C、D‧‧‧節點
C1、C2‧‧‧去耦電容
D1、D2‧‧‧二極體
IN‧‧‧輸入信號
INV1~INV10‧‧‧反向器
NL1、NL2‧‧‧下拉電晶體NMOS
out1、out2‧‧‧電壓
PH1、PH2‧‧‧上拉電晶體PMOS
R1~R4‧‧‧電阻
Sinv‧‧‧反向信號
Snon‧‧‧非反向信號
Sn‧‧‧第二邏輯信號
Sp‧‧‧第一邏輯信號
Ssfn‧‧‧第二偏移信號
Ssfp‧‧‧第一偏移信號
T1~T8、T11~T30‧‧‧開關元件
t1、t2、t3‧‧‧時間段
Vbn‧‧‧第二參考電壓
Vbp‧‧‧第一參考電壓
Vddcore‧‧‧第二工作電壓
Vddio‧‧‧操作電壓
Vsscore‧‧‧第一工作電壓
Vssio‧‧‧地電壓
圖1為一種現有的適用於DDR的信號傳輸電路的電路示意圖。
圖2為另一種現有的輸出電路的電路示意圖。
圖3為本發明一實施例所示的適用於DDR的信號傳輸電路的電路示意圖。
圖4為本發明一實施例所示的上位準移位器的具體電路示意圖。
圖5為本發明一實施例所示的下位準移位器的具體電路示意圖。
圖6為圖3所示的第一邏輯信號和第二邏輯信號的時序圖。
請參閱圖3，其為本發明一實施例所示的適用於DDR的信號傳輸電路的示意圖。在此，以DDR3為例來介紹本發明，其操作電壓為1.5V，當然，本發明並不限定於此，其也可以適用於其他類型的DDR，例如操作電壓為1.35V的DDR3L或者操作電壓為1.2V的DDR4。
如圖3所示，本發明的信號傳輸電路100用於驅動連接墊101，其包括位準移位電路110、緩衝電路120和輸出電路130。
位準移位電路110包括上位準移位器111和下位準移位器112，其中，上位準移位器111和下位準移位器112分別設置在DDR3的操作電壓Vddio(1.5V)和地電壓Vssio(0V)之間。且上位準移位器111和下位準移位器112分別接收輸入信號IN，其中輸入信號IN是由第一工作電壓Vsscore和第二工作電壓Vddcore所組成的方波信號，第一工作電壓Vsscore與地電壓Vssio相同，其均為0V；而第二工作電壓Vddcore對應核心器件的驅動電壓，其可以設定為1.1V，小於DDR3的工作電壓Vddio(1.5V)。
上位準移位器111和下位準移位器112根據輸入信號IN以及DDR3的操作電壓Vddio(1.5V)和地電壓Vssio(0V)而輸出對應的第一偏移信號Ssfp和第二偏移信號Ssfn。
緩衝電路120包括上緩衝單元121和下緩衝單元122，其中上緩衝單元121設置在DDR的操作電壓Vddio(1.5V)與第一參考電壓Vbp之間，由DDR的操作電壓Vddio和第一參考電壓Vbp所供電。且上緩衝單元121連接上位準移位器111，從而根據第一偏移信號Ssfp而產生第一邏輯信號Sp。下緩衝單元122設置在地電壓Vssio與第二參考電壓Vbn之間，由地電壓Vssio和第二參考電壓Vbn所供電。且下緩衝單元122連接下位準移位器112，從而根據第二偏移信號Ssfn而產生第二邏輯信號Sn。其中，第二參考電壓Vbn等於輸入信號IN中的第二工作電壓Vddcore(1.1V)，而第一參考電壓Vbp等於DDR的操作電壓 Vddio減去第二參考電壓Vbn的差值，即Vbp=Vddio-Vddcore=1.5V-1.1V=0.4V。
此外，上緩衝單元121和下緩衝單元122可以分別由多個級聯的反向器而構成，在本實施例中僅僅示出了2個級聯的反向器，以用來降低上位準移位器111和下位準移位器112的電容性負載。
輸出電路130包括上拉電路131和下拉電路132。其中，上拉電路131設置在DDR3的操作電壓Vddio和連接墊101之間，且上拉電路131連接上緩衝單元121的輸出以接收第一邏輯信號Sp，並根據第一邏輯信號Sp而確定是否將操作電壓Vddio輸出至連接墊101。
類似地，下拉電路132設置在地電壓Vssio和連接墊101之間，且下拉電路132連接下緩衝單元122的輸出以接收第二邏輯信號Sn，並根據第二邏輯信號Sn而確定是否將地電壓Vssio輸出至連接墊101。
具體地，上拉電路131主要包括開關元件T1~T3。本領域技術人員可以理解的是，以下所介紹的開關元件均分別包括控制端、第一通路端和第二通路端，其中開關元件可以採用電晶體而實現，而開關元件的控制端是指電晶體的閘極，開關元件的第一通路端是指電晶體的一個源汲極，而開關元件的第二通路端是指電晶體的另一個源汲極。
開關元件T1的控制端通過電阻R1而連接至上緩衝 單元121的輸出端以接收第一邏輯信號Sp，而開關元件T1的第一通路端連接DDR3的操作電壓Vddio(1.5V)。開關元件T2的控制端連接上緩衝單元121的輸出端以接收第一邏輯信號Sp，其第一通路端連接開關元件T1的第二通路端，而開關元件T2的第二通路端通過電阻R2連接至連接墊101。開關元件T3的控制端連接第一參考電壓Vbp，其第一通路端連接開關元件T1的第二通路端與開關元件T2的第一通路端之間的連接處，開關元件T3的第二通路端連接至開關元件T2的第二通路端與電阻R2之間的連接處。
類似地，下拉電路132主要包括開關元件T4~T6。其中，開關元件T4的控制端通過電阻R3連接至下緩衝單元122的輸出端以接收第二邏輯信號Sn，而其第一通路端連接至地電壓Vssio。開關元件T5的控制端連接下緩衝單元122的輸出端以接收第二邏輯信號Sn，而其第一通路端連接至開關元件T4的第二通路端，而開關元件T5的第二通路端通過電阻R4而連接至連接墊101。開關元件T6的控制端連接至第二參考電壓Vbn，而其第一通路端連接至開關元件T4的第二通路端與開關元件T5的第一通路端之間的連接處，開關元件T6的第二通路端連接至開關元件T5的第二通路端與電阻R4之間的連接處。
此外，上拉電路131可以進一步包括開關元件T7和二極體D1。其中，開關元件T7的控制端連接開關元件T3的控制端和第一參考電壓Vbp，而開關元件T7的第一通路端和第 二通路端分別連接至DDR3的操作電壓Vddio。二極體D1反接在連接墊101和DDR3的操作電壓Vddio之間，具體地，二極體D1的陽極連接電阻R2和電阻R4之間的連接處和連接墊101，而其陰極連接DDR3的操作電壓Vddio。
類似地，下拉電路132可以進一步包括開關元件T8和二極體D2。其中，開關元件T8的控制端連接開關元件T6的控制端和第二參考電壓Vbn，而開關元件T8的第一通路端和第二通路端分別連接至地電壓Vssio。二極體D2反接在地電壓Vssio和連接墊101之間，具體地，二極體D2的陽極連接地電壓Vssio，而其陰極連接電路R2和電阻R4之間的連接處和連接墊101。
其中，上拉電路131中的開關元件T1、T2、T3和T7分別為第一類型的開關元件，在本實施例中，其可以分別為PMOS電晶體；而下拉電路中的開關元件T4、T5、T6和T8分別為第二類型的開關元件，在本實施例，其可以分別為NMOS電晶體，即第一類型開關元件的類型與第二類型開關元件相反。
在本發明中，上位準移位器111和下位準移位器112分別採用輸入輸出器件(IO device)來分別輸出對應的第一偏移信號Ssfp和第二偏移信號Ssfn；而其他的元件，例如上緩衝單元121、下緩衝單元122、上拉電路131和下拉電路132均採用核心器件(core device)。
也就是說，如圖3所示，上位準移位器111和下位準移位器112可以分別是設置在DDR3的操作電壓Vddio(1.5V) 和地電壓Vssio(0V)之間，由DDR3的操作電壓Vddio(1.5V)和地電壓Vssio(0V)進行供電，因此上位準移位器111和下位準移位器112這兩個埠之間的電壓差較高，超過1.1V，因此上位準移位器111和下位準移位器112需要使用輸入輸出器件(IO device)，以能夠承受較高的電壓應力。
而其他的元件的所有導電端之間的電壓差較低，等於或低於1.1V，因此其他的元件可以採用速度較快的核心器件。例如，上緩衝單元121是設置在DDR3的操作電壓Vddio(1.5V)和第一參考電壓Vbp(0.4V)之間，因此這兩個埠之間的電壓差不超過1.1V，其可以採用核心器件(core device)。下緩衝單元122與上緩衝單元121相似。而對於上拉電路131和下拉電路132後續進行介紹。
請參見圖4，其繪示為本發明一實施例所示的上位準移位器的具體電路示意圖。如圖4所示，上位準移位器111主要包括五個反向器INV1~INV5和十個電晶體T11~T20。
其中，五個反向器INV1~INV5分別設置在輸入信號IN的第一工作電壓Vsscore(0V)和第二工作電壓Vddcore(1.1V)之間，以由第一工作電壓Vsscore和第二工作電壓Vddcore進行供電。反向器INV1的輸入端連接輸入信號IN，反向器INV1~INV3串聯在一起以輸出輸入信號IN的反向信號Sinv，而反向器INV4的輸入端連接反向器INV2的輸出端以使反向器INV1、INV2、INV4和INV5串聯在一起，以輸出輸入信號IN的非反向信號 Snon。
開關元件T11的控制端連接至反向器INV3的輸出端以接收輸入信號IN的反向信號Sinv。開關元件T11的第一通路端連接地電壓Vssio。
開關元件T12的控制端連接反向器INV5的輸出端以接收輸入信號IN的非反向信號Snon，其第一通路端連接地電壓Vssio。
開關元件T13的控制端連接開關元件T12的控制端和反向器INV5的輸出端以接收輸入信號IN的非反向信號Snon，其第一通路端連接開關元件T12的第二通路端。
開關元件T14的控制端連接第二參考電壓Vbn，其第一通路端連接開關元件T12的第二通路端與開關元件T13的第一通路端之間的連接處，而開關元件T14的第二通路端與開關元件T13的第二通路端連接在一起。
開關元件T15的第一通路端連接至DDR3的操作電壓Vddio，其第二通路端與控制端連接在一起並連接至開關元件T11的第二通路端，且開關元件T15的第二通路端和控制端與開關元件T11的第二通路端之間的連接處定義為節點A。
開關元件T16的控制端連接節點A，其第一通路端連接至DDR3的操作電壓Vddio。
開關元件T17的控制端連接第一節點A，而其第一通路端連接開關元件T16的第二通路端。
開關元件T18的控制端連接第一參考電壓Vbp，其第一通路端連接開關元件T17的第一通路端和開關元件T16的第二通路端之間的連接處，開關元件T18的第二通路端與開關元件T17的第二通路端連接在一起並連接至開關元件T13的第二通路端和開關元件T14的第二通路端，且開關元件T18的第二通路端和開關元件T17的第二通路端與開關元件T13的第二通路端和開關元件T14的第二通路端之間的連接處定義為節點B。
開關元件T19和開關元件T20的控制端均連接至節點B，開關元件T19的第一通路端連接至DDR3的操作電壓Vddio，而開關元件T20的第一通路端連接至第一參考電壓Vbp，開關元件T20的第二通路端連接開關元件T19的第二通路端。且開關元件T20的第二通路端與開關元件T19的第二通路端之間的連接處作為上位準移位器111的輸出端以輸出第一偏移信號Ssfp。
其中，開關元件T11、T12、T13、T14和T20為第二類型開關元件，即NMOS電晶體；而開關元件T15、T16、T17、T18和T19為第一類型開關元件，即PMOS電晶體。
以下將具體介紹上位準移位器的工作原理。請一併參見圖3和4，由於輸入信號IN是由第一工作電壓Vsscore(0V)與第二工作電壓Vddcore(1.1V)所組成的方波信號，也就是說輸入信號IN的高低邏輯位準分別為1.1V和0V。這裡所謂的高邏輯位準是指一信號等於邏輯上的“1”時，其所呈現的電壓位準，而低邏 輯位準則是該信號等於邏輯上的“0”時，其所呈現的電壓位準。
當輸入信號IN處於低邏輯“0”時，圖4中反向器INV3所輸出的輸入信號IN的反向信號Sinv處於高邏輯“1”，則開關元件T11導通；而反向器INV5所輸出的輸入信號IN的非反向信號Snon也同樣處於低邏輯“0”，則開關元件T12和T13截止。
由於開關元件T11導通，因此，地電壓Vssio通過導通的開關元件T11對節點A進行放電，節點A處於低邏輯“0”。PMOS電晶體的開關元件T15、T16和T17均導通。此外，由於開關元件T18的控制端連接的是第一參考電壓Vbp(0.4V)，即處於低邏輯“0”，因此開關元件T18導通。因此DDR3的操作電壓Vddio通過導通的開關元件T15對節點A進行充電，通過導通的開關元件T16、T17和T18對節點B進行充電，從而分別拉高節點A和節點B處的電位。此時，對於節點A來說，開關元件T11還是處於導通狀態，因此地位準Vssio還是會對節點A進行放電，以使節點A維持在低邏輯“0”，從而保持開關元件T16、T17和T18導通，則節點B處的電壓out1被DDR3的操作電壓Vddio充電，拉升節點B處的電壓out1直至操作電壓Vddio(1.5V)，處於高邏輯“1”。
由於節點B處的電壓out1處於高邏輯“1”，因此開關元件T20導通，而開關元件T19截止，因此上位準移位器111的輸出端所輸出的第一偏移信號Ssfp為第一參考電壓Vbp(0.4V)，處於低邏輯“0”。
當輸入信號IN由低邏輯“0”向高邏輯“1”跳變時，反向器INV3所輸出的輸入信號IN的反向信號Sinv處於低邏輯“0”，則開關元件T11截止；而反向器INV5所輸出的輸入信號IN的非反向信號Snon處於高邏輯“1”，則開關元件T12和T13導通。此外，由於開關元件T14的控制端連接的是第二參考電壓Vbn(1.1V)，處於高邏輯“1”，因此開關元件T14導通。.
此時節點A還是處於低邏輯“0”的狀態，開關元件T15、T16和T17還是保持導通，但是由於開關元件T11截止，即地電壓Vssio停止對節點A進行放電，因此節點A處的電壓由於導通的開關元件T15而逐漸升高，直至升高至閾值電壓，即處於高邏輯“1”的狀態而使開關元件T15、T16和T17截止。由於開關元件T16和開關元件T17截止，因此DDR3的操作電壓Vddio停止對節點B的充電操作。
而此時，由於開關元件T12、T13和T14導通，則節點B處的電壓out1被地電壓Vssio進行放電，拉低節點B處的電壓out1直至地電壓Vssio(0V)，使其處於低邏輯“0”。由於節點B處的電壓out1處於低邏輯“0”，則開關元件T20截止，而開關元件T19導通，因此上位準移位器111的輸出端所輸出的第一偏移信號Ssfp為DDR3的操作電壓Vddio(1.5V)，處於高邏輯“0”。
當輸入信號IN維持穩定在高邏輯“1”時，則開關元件T11、T15、T16和T17保持截止，而開關元件T12、T13和T14導通，節點B是被地電壓Vssio進行放電，處於低邏輯“0”。而開 關元件T19導通，開關元件T20截止，DDR3的操作電壓Vddio對上位準移位器的輸出端進行充電，第一偏移信號Ssfp輸出操作電壓Vddio(1.5V)。
當輸入信號IN從高邏輯“1”向低邏輯“0”跳變時，反向器INV3輸出的輸入信號IN的反向信號Sinv處於高邏輯“1”，則開關元件T11導通；而反向器INV5輸出的輸入信號IN的非反向信號Snon處於低邏輯“0”，則開關元件T12和T13截止。
由於開關元件T11導通，地電壓Vssio對節點A進行放電，使其處於低邏輯“0”，開關元件T15、T16和T17導通，DDR3的操作電壓Vddio(1.5V)通過導通的開關元件T16、T17和T18對節點B進行充電。
由於設置了開關元件T18，因此當開關元件T16和T17導通時，則開關元件T16和T17組成了一條充電路徑，而開關元件T16和T18組成了另一條充電路徑，因此DDR3的操作電壓Vddio可以通過兩條充電路徑而對節點B處的電壓out1進行充電。也就是說，開關元件T18的設置可以保護開關元件T17，避免開關元件T17承受較大的電壓應力。同樣地，由於開關元件T14的設置，因此當開關元件T12和T13導通時，地電壓Vssio可以通過兩條放電路徑而對節點B處的out1進行放電，即開關元件T14的設置可以保護開關元件T13，避免開關元件T13承受較大的電壓應力。
需要指出的是，由於節點B處的電壓out1在地電壓 Vssio(0V)和DDR3的操作電壓Vddio(1.5V)之間轉換，而開關元件T19的第一通路端是連接在DDR3的操作電壓Vddio(1.5V)，因此開關元件T19需要採用輸入輸出器件(IO device)，以承受較大的電壓應力。而開關元件T20的第一通路端是連接在第一參考電壓Vbp(0.4V)，因此開關元件T20可以採用核心器件(core device)。此外，本領域技術人員可以理解的是，上位準移位器111中的其他元件可以核心器件，例如反向器INV1~INV5是設置在第一工作電壓Vsscore(0V)和第二工作電壓Vddcore(1.1V)之間，因此，其可以分別採用核心器件而實現；而開關元件T11和T15是串聯在一起設置在DDR3的操作電壓Vddio(1.5V)和地電壓Vssio(0V)之間，因此兩個開關元件T11和T15可以分擔DDR3的操作電壓Vddio(1.5V)和地電壓Vssio(0V)之間的壓差，且由於閾值電壓的存在，則開關元件T11和T15也可以分別採用核心器件。同樣地，開關元件T12、T13、T14和開關元件T16、T17、T18也可以分別採用核心器件。也就是說，在上拉移位器111中，除了開關元件T19需要採用輸入輸出器件，而其他的元件都可以採用核心器件，從而可以較強的驅動能力，減少半導體面積。
請參見圖5，其繪示為本發明一實施例所示的下位準移位器的具體電路示意圖。如圖5所示，下位準移位器112也是主要包括五個反向器INV6~1NV10和十個電晶體T21~T30。
其中，五個反向器1NV6~1NV10分別設置在輸入信號IN的第一工作電壓Vsscore(0V)和第二工作電壓Vddcore(1.1V) 之間，以由第一工作電壓Vsscore和第二工作電壓Vddcore進行供電。反向器INV6的輸入端連接輸入信號IN，反向器INV6~INV8串聯在一起以輸出輸入信號IN的反向信號Sinv，而反向器INV9的輸入端連接反向器INV7的輸出端以使反向器INV6、INV7、INV9和INV10串聯在一起，以輸出輸入信號IN的非反向信號Snon。
開關元件T21的控制端連接至反向器INV8的輸出端以接收輸入信號IN的反向信號Sinv，而其第一通路端連接地電壓Vssio。
開關元件T22和T23的控制端連接至反向器INV10的輸出端以接收輸入信號IN的非反向信號Snon，開關元件T22的第一通路端連接地電壓Vssio。開關元件T23的第一通路端連接開關元件T22的第二通路端。
開關元件T24的控制端連接第二參考電壓Vbn，其第一通路端連接至開關元件T22的第二通路端與開關元件T23的第一通路端之間的連接處，開關元件T24的第二通路端與開關元件T23的第二通路端連接在一起。
開關元件T25的第一通路端連接至DDR3的操作電壓Vddio，而其第二通路端和控制端連接在一起並連接至開關元件T21的第二通路端。其中，開關元件T25的第二通路端和控制端與開關元件T21的第二通路端之間的連接處定義為節點C。
開關元件T26和開關元件T27的控制端分別連接至 節點C，開關元件T26的第一通路端連接至DDR3的操作電壓Vddio，而開關元件T27的第一通路端連接開關元件T26的第二通路端。
開關元件T28的控制端連接第一參考電壓Vbp，而其第一通路端連接開關元件T27的第一通路端和開關元件T26的第二通路端之間的連接處，且開關元件T28的第二通路端與開關元件T27的第二通路端連接在一起並連接至開關元件T23的第二通路端和開關元件T24的第二通路端。其中，開關元件T28的第二通路端和開關元件T27的第二通路端與開關元件T23的第二通路端和開關元件T24的第二通路端之間的連接處定義為節點D。
開關元件T29和開關元件T30的控制端均連接至節點D，開關元件T29的第一通路端連接至第二參考電壓Vbn，而開關元件T30的第一通路端連接至地電壓Vssio。開關元件T30的第二通路端連接開關元件T29的第二通路端，其中，開關元件T30的第二通路端與開關元件T29的第二通路端之間的連接處作為下位準移位器112的輸出端以輸出第二偏移信號。
其中，開關元件T21、T22、T23、T24和T30為第二類型開關元件，即PMOS電晶體；而開關元件T25、T26、T27、T28和T29為第一類型開關元件，即NMOS電晶體。
本領域技術人員可以理解的是，如圖5所示的下位準移位器112的工作原理與如圖4所示的上位準移位器111的工作原理類似，其不同在於：開關元件T29的第一通路端是連接至 第二參考電壓Vbn，而開關元件T30的第一通路端是連接至地電壓Vssio，因此下位準移位器112所輸出的第二偏移信號Ssfn在地電壓Vssio(0V)和第二參考電壓Vbn(1.1V)之間進行切換。在下位準移位器112中，開關元件T29可以採用核心器件(core device)，而開關元件T30需要採用輸入輸出器件(IO device)，以承受較大的電壓應力。而與上位準移位器111相似，下位準移位器112中的其他元件都可以採用核心器件，以獲得較強的驅動能力，減少半導體面積。
在本發明中，可以通過設計上位準移位器111和下位準移位器112的器件尺寸不同，從而實現上位準移位器111所輸出的第一偏移信號Ssfp和下位準移位器112所輸出的第二偏移信號Ssfn之間具有非重疊區域。
請繼續參閱圖3，第一偏移信號Ssfp和第二偏移信號Ssfn在分別經過上緩衝單元121和下緩衝單元122的電容性負載處理後得到第一邏輯信號Sp和第二邏輯信號Sn，其中，第一邏輯信號Sp與第一偏移信號Ssfp相似，其在第一參考電壓Vbp(0.4V)和DDR3的操作電壓Vddio(1.5V)之間切換；而第二邏輯信號Sn與第二偏移信號Ssfn相似，其在地電壓Vssio(0V)和第二參考電壓Vbn(1.1V)之間切換。圖6繪示為第一邏輯信號Sp和第二邏輯信號Sn的時序圖。如圖6所示，第一邏輯信號Sp和第二邏輯信號Sn與上述的第一偏移信號Ssfp和第二偏移信號Ssfn相似，其也具有非重疊區域，如時間段t1和t3。
請一併參閱圖3和圖6，在時間段t1之前，第一邏輯信號Sp和第二邏輯信號Sn均位於低邏輯“0”(如第一偏移信號Ssfp和第二偏移信號Ssfn所示)，則上拉電路131中的各個開關元件T1-T3導通，上拉電路131工作，DDR3的操作電壓Vddio對連接墊101進行充電，而下拉電路132不進行工作。此外，在充電過程中，開關元件T1和T2組成了一個充電路徑，而開關元件T1和T3組成了另一個充電路徑，因此其驅動能力較強。
在時間段t1和t3內，即第一邏輯信號Sp和第二邏輯信號Sn的非重疊區域內(如第一偏移信號Ssfp和第二偏移信號Ssfn所示)，上拉電路131和下拉電路132均不工作。
而在時間段t2內，第一邏輯信號Sp和第二邏輯信號Sn均位於高邏輯“1”(如第一偏移信號Ssfp和第二偏移信號Ssfn所示)，則下拉電路132中的各個開關元件T4-T6導通，下拉電路132工作，地電壓Vssio對連接墊101進行放電，而上拉電路131不進行工作。同樣地，在放電過程中，開關元件T4和T5組成了一個充電路徑，而開關元件T4和T6組成了另一個充電路徑，因此其驅動能力較強。
在此需要指出的是，由於第一邏輯信號Sp是由第一參考電壓Vbp(0.4V)和DDR3的操作電壓Vddio(1.5V)所組成的方波信號，因此上拉電路131中的各個器件的各個導電端之間的電壓差不超過1.1V，則其中的各個器件可以採用核心器件(core device)。同樣地，由於第二邏輯信號Sn是由地電壓Vssio(0V)和 第二參考電壓Vbn(1.1V)所組成的方波信號，因此，下拉電路132中的各個器件也是可以採用核心器件。
綜上所述，本發明的DDR信號傳輸電路100中，只有上位準移位器111和下位準移位器112是採用輸入輸出器件來輸出對應的第一偏移信號Ssfp和第二偏移信號Ssfn，而其他的器件都可以採用核心器件，因此其驅動能力較強，而佔用的半導體面積較少。而上位準移位器111和下位準移位器112利用第一參考電壓Vbn和第二參考電壓Vbp可以穩定地輸出第一偏移信號Ssfp和第二偏移信號Ssfn，其穩定性較高。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧信號傳輸電路
110‧‧‧位準移位電路
111‧‧‧上位準移位器
112‧‧‧下位準移位器
120‧‧‧緩衝電路
121‧‧‧上緩衝單元
122‧‧‧下緩衝單元
130‧‧‧輸出電路
131‧‧‧上拉電路
132‧‧‧下拉電路
101‧‧‧連接墊
D1、D2‧‧‧二極體
IN‧‧‧輸入信號
R1~R4‧‧‧電阻
Sn‧‧‧第二邏輯信號
Sp‧‧‧第一邏輯信號
Ssfn‧‧‧第二偏移信號
Ssfp‧‧‧第一偏移信號
T1~T8‧‧‧開關元件
Vbn‧‧‧第二參考電壓
Vbp‧‧‧第一參考電壓
Vddcore‧‧‧第二工作電壓
Vddio‧‧‧操作電壓
Vsscore‧‧‧第一工作電壓
Vssio‧‧‧地電壓

Claims (10)

  1. 一種適用於DDR的信號傳輸電路，以驅動一連接墊，所述信號傳輸電路包括：一位準移位電路，其包括：一上位準移位器；一下位準移位器，其中，所述上位準移位器和所述下位準移位器分別設置在所述DDR的一操作電壓和一地電壓之間，且所述上位準移位器和所述下位準移位器分別接收一輸入信號並輸出對應的一第一偏移信號和一第二偏移信號，所述輸入信號包括一第一工作電壓和一第二工作電壓，其中，所述第一工作電壓等於所述地電壓，所述第二工作電壓小於所述DDR的所述操作電壓；一緩衝電路，其包括：一上緩衝單元，設置在所述DDR的所述操作電壓與一第一參考電壓之間，且所述上緩衝單元連接所述上位準移位器的輸出以接收所述第一偏移信號並根據所述第一偏移信號而輸出一第一邏輯信號；一下緩衝單元，設置在所述地電壓與一第二參考電壓之間，且所述下緩衝單元連接所述下位準移位器的輸出以接收所述第二偏移信號並根據所述第二偏移信號而輸出一第二邏輯信號；一輸出電路，其包括：一上拉電路，連接在所述DDR的所述操作電壓和所述 連接墊之間，且所述上拉電路連接所述上緩衝單元以根據所述第一邏輯信號而確定是否將所述DDR的所述操作電壓輸出至所述連接墊；一下拉電路，連接在所述地電壓和所述連接墊之間，且所述下拉電路連接所述下緩衝單元以根據所述第二邏輯信號而確定是否將所述地電壓輸出至所述連接墊；其中，所述上位準移位器和所述下位準移位器採用輸入輸出器件以分別輸出對應的所述第一偏移信號和所述第二偏移信號，而所述上緩衝單元、所述下緩衝單元、所述上拉電路和所述下拉電路採用核心器件；所述第二參考電壓等於所述第二工作電壓，所述第一參考電壓等於所述DDR的所述操作電壓減去所述第二參考電壓的差值。
  2. 根據申請專利範圍第1項所述的信號傳輸電路，其中，所述上拉電路包括：一第一開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第一開關元件的控制端通過一第一電阻連接至所述上緩衝單元的輸出端以接收所述第一邏輯信號，所述第一開關元件的第一通路端連接至所述DDR的所述操作電壓；一第二開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第二開關元件的控制端連接至所述上緩衝單元的輸出端以接收所述第一邏輯信號，所述第二開關元件的第一通路端連接至所述第一開關元件的第二通路端，所述第二開關元件 的第二通路端通過一第二電阻連接至所述連接墊；一第三開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第三開關元件的控制端連接至所述第一參考電壓，所述第三開關元件的第一通路端連接至所述第一開關元件的第二通路端與所述第二開關元件的第一通路端之間的連接處，所述第三開關元件的第二通路端連接至所述第二開關元件的第二通路端與所述第二電阻之間的連接處；所述下拉電路包括：一第四開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第四開關元件的控制端通過一第三電阻連接至所述下緩衝單元的輸出端以接收所述第二邏輯信號，所述第四開關元件的第一通路端連接至所述地電壓；一第五開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第五開關元件的控制端連接至所述下緩衝單元的輸出端以接收所述第二邏輯信號，所述第五開關元件的第一通路端連接至所述第四開關元件的第二通路端，所述第五開關元件的第二通路端通過一第四電阻連接至所述連接墊；一第六開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第六開關元件的控制端連接至所述第二參考電壓，所述第六開關元件的第一通路端連接至所述第四開關元件的第二通路端與所述第五開關元件的第一通路端之間的連接處，所述第六開關元件的第二通路端連接至所述第五開關元件的第二 通路端與所述第四電阻之間的連接處；其中，所述第一、第二和第三開關元件為一第一類型的開關元件，而所述第四、第五和第六開關元件為一第二類型的開關元件，所述第一類型的開關元件的類型與所述第二類型的開關元件相反。
  3. 根據申請專利範圍第2項所述的信號傳輸電路，其中，所述上拉電路進一步包括：一第七開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第七開關元件的控制端連接所述第三開關元件的控制端和所述第一參考電壓，所述第七開關元件的第一通路端和第二通路端分別連接至所述DDR的所述操作電壓；一第一二極體，其中，所述第一二極體的陽極連接所述第二電阻和所述第四電阻之間的連接處和所述連接墊，而所述第一二極體的陰極連接至所述DDR的所述操作電壓；所述下拉電路進一步包括：一第八開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第八開關元件的控制端連接所述第六開關元件的控制端和所述第二參考電壓，所述第八開關元件的第一通路端和第二通路端分別連接至所述地電壓；一第二二極體，其中，所述第二二極體的陽極連接至所述地電壓，所述第二二極體的陰極連接至所述第二電阻和所述第四電阻之間的連接處和所述連接墊； 其中，所述第七開關元件為所述第一類型的開關元件，而所述第八開關元件為所述第二類型的開關元件。
  4. 根據申請專利範圍第3項所述的信號傳輸電路，其中，所述第一、第二、第三和第七開關元件為PMOS電晶體，而所述第四、第五、第六和第八開關元件為NMOS電晶體。
  5. 根據申請專利範圍第1項所述的信號傳輸電路，其中，所述上位準移位器包括：一第一反向器；一第二反向器；一第三反向器；一第四反向器；一第五反向器；其中，所述第一至第五反向器分別設置在所述輸入信號中的所述第一工作電壓和所述第二工作電壓之間，所述第一反向器的輸入端連接所述輸入信號，所述第一、第二和第三反向器串聯在一起以輸出所述輸入信號的反向信號，所述第四反向器的輸入端連接所述第二反向器的輸出端以使所述第一、第二、第四和第五反向器串聯在一起以輸出所述輸入信號的非反向信號；一第十一開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第十一開關元件的控制端連接至所述第三反向器的輸出端以接收所述輸入信號的反向信號，所述第十一開關元件的第一通路端連接至所述地電壓； 一第十二開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第十二開關元件的控制端連接至所述第五反向器的輸出端以接收所述輸入信號的非反向信號，所述第十二開關元件的第一通路端連接所述地電壓；一第十三開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第十三開關元件的控制端連接所述第十二開關元件的控制端和所述第五反向器的輸出端以接收所述輸入信號的非反向信號，所述第十三開關元件的第一通路端連接所述第十二開關元件的第二通路端；一第十四開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第十四開關元件的控制端連接至所述第二參考電壓，所述第十四開關元件的第一通路端連接至所述第十二開關元件的第二通路端與所述第十三開關元件的第一通路端之間的連接處，所述第十四開關元件的第二通路端與所述第十三開關元件的第二通路端連接在一起；一第十五開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第十五開關元件的第一通路端連接至所述DDR的所述操作電壓，所述第十五開關元件的第二通路端與控制端連接在一起並連接至所述第十一開關元件的第二通路端，且所述第十五開關元件的第二通路端和控制端與所述第十一開關元件的第二通路端之間的連接處定義為一第一節點；一第十六開關元件，其包括控制端、第一通路端和第二通路 端，其中，所述第十六開關元件的控制端連接至所述第一節點，所述第十六開關元件的第一通路端連接至所述DDR的所述操作電壓；一第十七開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第十七開關元件的控制端連接至所述第一節點，所述第十七開關元件的第一通路端連接所述第十六開關元件的第二通路端；一第十八開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第十八開關元件的控制端連接所述第一參考電壓，所述第十八開關元件的第一通路端連接所述第十七開關元件的第一通路端和所述第十六開關元件的第二通路端之間的連接處，所述第十八開關元件的第二通路端與所述第十七開關元件的第二通路端連接在一起並連接至所述第第十三開關元件的第二通路端和所述第十四開關元件的第二通路端，且所述第十八開關元件的第二通路端和所述第十七開關元件的第二通路端與所述第十三開關元件的第二通路端和所述第十四開關元件的第二通路端之間的連接處定義為一第二節點；一第十九開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第十九開關元件的控制端連接至所述第二節點，所述第十九開關元件的第一通路端連接至所述DDR的所述操作電壓；一第二十開關元件，其包括控制端、第一通路端和第二通路 端，其中，所述第二十開關元件的控制端連接至所述第二節點，所述第二十開關元件的第一通路端連接至所述第一參考電壓，所述第二十開關元件的第二通路端連接所述第十九開關元件的第二通路端，且所述第二十開關元件的第二通路端與所述第十九開關元件的第二通路端之間的連接處作為為所述上位準移位器的輸出端以輸出所述第一偏移信號；其中，所述第十一、第十二、第十三、第十四和第二十開關元件為第二類型開關元件，而所述第十五、第十六、第十七、第十八和第十九開關元件為第一類型開關元件，所述第一類型開關元件的類型與所述第二類型開關元件相反。
  6. 根據申請專利範圍第5項所述的信號傳輸電路，其中，所述第十一、第十二、第十三、第十四和第二十開關元件為NMOS電晶體，而所述第十五、第十六、第十七、第十八和第十九開關元件為PMOS電晶體。
  7. 根據申請專利範圍第6項所述的信號傳輸電路，其中，所述第十九開關元件為輸入輸出器件，而所述第二十開關元件為核心器件。
  8. 根據申請專利範圍第1項所述的信號傳輸電路，其中，所述下位準移位器包括：一第六反向器，一第七反向器；一第八反向器； 一第九反向器；一第十反向器；其中，所述第六至第十反向器分別設置在所述輸入信號中的所述第一工作電壓和所述第二工作電壓之間，所述第六反向器的輸入端連接所述輸入信號，所述第六、第七和第八反向器串聯在一起以輸出所述輸入信號的反向信號，所述第九反向器的輸入端連接所述第七反向器的輸出端以使所述第六、第七、第九和第十反向器串聯在一起以輸出所述輸入信號的非反向信號；一第二十一開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十一開關元件的控制端連接至所述第八反向器的輸出端以接收所述輸入信號的反向信號，所述第二十一開關元件的第一通路端連接至所述地電壓；一第二十二開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十二開關元件的控制端連接至所述第十反向器的輸出端以接收所述輸入信號的非反向信號，所述第二十二開關元件的第一通路端連接所述地電壓；一第二十三開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十三開關元件的控制端連接所述第二十二開關元件的控制端和所述第十反向器的輸出端以接收所述輸入信號的非反向信號，所述第二十三開關元件的第一通路端連接至所述第二十二開關元件的第二通路端；一第二十四開關元件，其包括控制端、第一通路端和第二通 路端，其中，所述第二十四開關元件的控制端連接至所述第二參考電壓，所述第二十四開關元件的第一通路端連接至所述第二十二開關元件的第二通路端與所述第二十三開關元件的第一通路端之間的連接處，所述第二十四開關元件的第二通路端與所述第二十三開關元件的第二通路端連接在一起；一第二十五開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十五開關元件的第一通路端連接至所述DDR的所述操作電壓，所述第二十五開關元件的第二通路端和控制端連接在一起並連接至所述第二十一開關元件的第二通路端，所述第二十五開關元件的第二通路端和控制端與所述第二十一開關元件的第二通路端之間的連接處定義為一第三節點；一第二十六開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十六開關元件的控制端連接至所述第三節點，其第一通路端連接至所述DDR的所述操作電壓；一第二十七開關元件，其包括控制端、第一通路端和第二通路端，其中，所述二十七開關元件的控制端連接至所述第三節點，其第一通路端連接所述第二十六開關元件的第二通路端；一第二十八開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十八開關元件的控制端連接所述第一參考電壓，其第一通路端連接所述第二十七開關元件的第一通路端和第二十六開關元件的第二通路端之間的連接處，所述第二十八開關元件的第二通路端與所述第二十七開關元件的第二通路端連 接在一起並連接至所述第二十三開關元件的第二通路端和所述第二十四開關元件的第二通路端，且所述二十八開關元件的第二通路端和所述第二十七開關元件的第二通路端與所述第二十三開關元件的第二通路端和所述第二十四開關元件的第二通路端之間的連接處定義為一第四節點；一第二十九開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十九開關元件的控制端連接至所述第四節點，所述第二十九開關元件的第一通路端連接至所述第二參考電壓；一第三十開關元件，其包括控制端、第一通路端和第二通路端，其中，所述第三十開關元件的控制端連接至所述第四節點，所述第三十開關元件的第一通路端連接至所述地電壓，所述第三十開關元件的第二通路端連接所述第二十九開關元件的第二通路端，且所述第三十開關元件的第二通路端與所述第二十九開關元件的第二通路端之間的連接處作為所述下位準移位器的輸出端以輸出所述第二偏移信號；其中，所述第二十一、第二十二、第二十三、第二十四和第三十開關元件為第二類型開關元件，而所述第二十五、第二十六、第二十七、第二十八和第二十九開關元件為第一類型開關元件，所述第一類型開關元件的類型與所述第二類型開關元件相反。
  9. 根據申請專利範圍第8項所述的信號傳輸電路，其中，所 述第二十一、第二十二、第二十三、第二十四和第三十開關元件為NMOS電晶體，而所述第二十五、第二十六、第二十七、第二十八和第二十九開關元件為PMOS電晶體。
  10. 根據申請專利範圍第9項所述的信號傳輸電路，其中，所述第三十開關元件為輸入輸出器件，而所述第二十九開關元件為核心器件。
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