JP2008193697A - ゲートドライバ用のレベルシフタ - Google Patents

Abstract

【課題】駆動トランジスタ、リセットトランジスタ、充電／放電回路、閾値電圧検出器、及びメモリコンデンサを有する、ゲートドライバ用のレベルシフタを提供する。
【解決手段】駆動トランジスタの初期閾値電圧が閾値電圧検出器により検出され、メモリコンデンサ内に記憶される。充電／放電回路はコンデンサを充電又は放電し、また、レベルシフタを作動させるよう制御信号を受信する。リセットトランジスタは、次の段のレベルシフタの出力信号をリセット信号として受信し、それにより、レベルシフタの初期状態を回復する。このようにしてレベルシフタから出力される駆動電流は、駆動トランジスタの閾値電圧とは無関係となる。
【選択図】図２Ａ

Description

本発明は、ゲートドライバ、特に、トランジスタの閾値電圧を補償可能なゲートドライバに関する。

近年、薄膜トランジスタ（ＴＦＴ）は単なる画素スイッチから回路アプリケーションに発展しつつあり、この傾向は、国際シンポジウムにおける発表からも分かる。ＴＦＴの均一性及び特性は年々向上している。しかし、コンポーネント構造設計、回路補償設計、及びシステム調節といった幾つかの方法を使用してＴＦＴに固有の欠陥、即ち、信頼性の低さを排除することが急務である。ゲートドライバに関しては、安定した走査電圧を出力するために個々のＴＦＴのゲートに長時間にわたってバイアスがかけられる状況を回避すべきである。

特許文献１は、非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）を使用してゲートドライバを形成する方法を開示する。この特許では、次の段の出力信号を使用してリセットを実現し、先行する段の出力を駆動信号として採用し、また、コンデンサを使用して信号を高める。この特許の利点は、各ＴＦＴは短時間しかバイアスがかけられないので、ＴＦＴにバイアスがかけられたときに閾値電圧は容易には上昇しないということである。しかし、この特許の不利点は、ゲートドライバ内のドライバＴＦＴは、閾値電圧蓄積が原因で閾値電圧が徐々に上昇して故障する可能性がある点である。従って、ゲートドライバの寿命は制限される。

従って、駆動安定性を効果的に向上し、また、ドライバの耐用年数を延長する解決策が業界において急務である。
米国特許第６，０６４，７１３号

発明の概要

従って、本発明は、駆動トランジスタの閾値電圧を記憶するコンデンサを使用し、それにより、駆動電圧の減衰を補償し、閾値電圧のノイズ及びオフセットを除去し、その結果、駆動回路の安定性を相当に高める、ゲートドライバ用のレベルシフタを提供する。

本発明は、１つのレベルシフタを提供する。複数段のレベルシフタは、ゲート駆動回路となるよう直列接続されるのに適しており、各段は、次の段のレベルシフタの入力端に結合される出力端と、当該次の段のレベルシフタの出力信号を受信するリセット端とを有する。

本発明により提供するレベルシフタは、第１のノード及び第２のノード、駆動トランジスタ、リセットトランジスタ、充電／放電回路、閾値電圧検出器、及びメモリコンデンサを含むことができる。駆動トランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、第１のノードに結合され、ドレインは、クロック信号に結合され、ソースは、レベルシフタの出力端として機能し、次の段のレベルシフタの入力端への出力信号を出力する。リセットトランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、次の段のレベルシフタの出力信号をリセット信号として受信し、ソースは、第１の低電位電圧に結合され、ドレインは、第１のノードに結合される。充電／放電回路は、入力信号及び制御信号を受信し、また、第２のノードに結合される。閾値電圧検出記は、制御信号を受信し、また、第１のノード及び駆動トランジスタのソースに結合される。メモリコンデンサは、第１のノードに結合される第１の端と第２のノードに結合される第２の端とを有し、それにより、駆動トランジスタの閾値電圧を記憶する。

本発明の一実施形態では、充電／放電回路はさらに、第１のトランジスタと第２のトランジスタを含む。第１のトランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、入力信号に結合され、ドレインは、高電位電圧に結合され、ソースは、第２のノードに結合される。第２のトランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、制御信号に結合され、ドレインは、第２のノードに結合され、ソースは、第２の低電位電圧に結合される。さらに、第１のトランジスタのゲート及びドレインは、入力信号を受信するよう互いに結合される

本発明はさらに、駆動トランジスタ、リセットトランジスタ、充電回路、閾値電圧検出器、及びメモリコンデンサを含むレベルシフタを提供する。駆動トランジスタは、ゲート、ソース、及びドレインを含む。ゲートは、第１のノードに結合され、ドレインは、クロック信号に結合され、ソースは、出力端として機能し、出力信号を出力する。リセットトランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、次の段のレベルシフタからの出力信号をリセット信号として受信し、ソースは、低電位電圧に結合され、ドレインは、第１のノードに結合される。充電回路は、入力信号を受信し、また、第２のノードに結合される。閾値電圧検出器は、制御信号を受信し、また、第１のノード、第２のノード、及び駆動トランジスタのソースに結合される。メモリコンデンサは、第１のノードに結合される第１の端と第２のノードに結合される第２の端とを有し、それにより、駆動トランジスタの閾値電圧を記憶する。

本発明はさらに、駆動トランジスタ、リセットトランジスタ、充電／放電回路、閾値電圧検出器、及びメモリコンデンサを含むレベルシフタを提供する。駆動トランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、第１のノードに結合され、ドレインは、クロック信号に結合され、ソースは、出力端として機能し出力信号を出力する。リセットトランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、次の段のレベルシフタからの出力信号をリセット信号として受信し、ソースは、第１の低電位電圧に結合され、ドレインは、第１のノードに結合される。充電／放電回路は、入力信号、第１の制御信号、及び第２の制御信号を受信し、また、第２の低電位電圧及び第２のノードに結合される。閾値電圧検出器は、第１の制御信号及び第２の制御信号を受信し、また、第１のノード及び駆動トランジスタのソースに結合される。メモリコンデンサは、第１のノードに結合される第１の端と第２のノードに結合される第２の端とを有し、それにより、駆動トランジスタの閾値電圧を記憶する。

本発明の一実施形態では、充電／放電回路はさらに、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを含む。第１のトランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、入力信号を受信するようドレインに結合され、ソースは、第２のノードに結合される。第２のトランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、第１の制御信号に結合され、ドレインは、第２のノードに結合され、ソースは、第２の低電位電圧に結合される。第３のトランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、第２の制御信号に結合され、ドレインは、第２のノードに結合され、ソースは、第２の低電位電圧に結合される。

閾値電圧検出器はさらに、第４のトランジスタ、第５のトランジスタ、及び第６のトランジスタを含むことが可能である。第４のトランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、第１の制御信号に結合され、ドレインは、高電位電圧に結合され、ソースは、第１のノードに結合される。第５のトランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、第２の制御信号に結合され、ソースは、第１のノードに結合される。第６のトランジスタは、ゲート、ソース、及びドレインを有する。ゲートは、第１のノード及び駆動トランジスタのゲートに結合され、ドレインは、第５のトランジスタのドレインに結合され、ソースは、駆動トランジスタのソースに結合される。さらに、第４のトランジスタのゲート及びドレインは、第１の制御信号に結合するようさらに互いに結合されることが可能である。

本発明の一実施形態では、レベルシフタはさらに、ゲート、ソース、及びドレインを有する第７のトランジスタを含む。ゲート及びドレインは共に駆動トランジスタのソースに結合される。レベルシフタはさらに、ゲート、ソース、及びドレインを有する第８のトランジスタを含む。ゲートは、駆動トランジスタのゲートに結合され、ドレインは、クロック信号に結合され、ソースは、画素端に結合される。

上述したアーキテクチャでは、メモリコンデンサを使用して駆動トランジスタの閾値電圧を、レベルシフタの作動前に記憶するので、出力信号における閾値電圧の変化を回避することが可能である。その結果、駆動電圧及び駆動電流の出力信号は、駆動トランジスタの閾値電圧とは略無関係となり、駆動電圧は良好に補償可能である。これにより、安定した駆動が実現され、これは、より安定したディスプレイをもたらす。

上述の及び他の本発明の目的、特徴、及び利点を理解可能にする目的で、添付図面と共に実施形態を以下に詳細に説明する。

本発明の更なる理解を提供するために図面を添付する。これらの図面は、本明細書の一部に組み込まれ且つ本明細書の一部を構成する。図面は、本発明の実施形態を示し、以下の詳細な説明と共に、本発明の原理を説明する。

本発明によるゲートドライバを示す略図である。

図１のレベルシフタを示す略回路図である。

図２Ａにおけるレベルシフタの変形を示す略図である。

図２Ｂのレベルシフタの変形を示す略図である。

図２Ａの回路の動作タイミングを示す略図である。

図２Ａのレベルシフタの変形を示す略図である。

本発明による別のゲートドライバを示す略図である。

図５におけるレベルシフタを示す略回路図である。

閾値電圧検出器の放電経路を示す図である。

図６の回路図の動作タイミングを示す略図である。

図６のレベルシフタの変形を示す略図である。

図６のレベルシフタの別の変形を示す略図である。

ＨＳＰＩＣＥソフトウェアを用いたシミュレーション結果を示す図である。

バイアスをかけられる前及び後の第１０段目のレベルシフタ内のノードＱにおける波形を示す図である。

バイアスをかけられる前及び後の第１０段目のレベルシフタの出力波形を示す図である。

発明の本実施形態の詳細を参照する。実施形態の例は、添付図面に図示する。可能な限り、図面及び詳細な説明において同様又は類似する部分を示す目的で同じ参照番号を使用する。

ＴＦＴが長時間に亘ってゲートバイアスストレスにさらされると、ＴＦＴの閾値電圧Ｖ_ｔｈはドリフトし、それにより、駆動電流が降下し、駆動能力が低下する。閾値電圧Ｖ_ｔｈのドリフト量は、ゲート電圧Ｖ_ＧＳ、初期閾値電圧Ｖ_Ｔ０、及びバイアスの動作時間ｔと特定関係を有する。閾値電圧Ｖ_ｔｈのドリフト量を減少し、閾値電圧Ｖ_ｔｈの増加時に駆動電流を調整する目的で、本発明は、ドライバＴＦＴの閾値電圧を記憶するためのメモリコンデンサを使用する。

図１は、本発明によるゲートドライバを示す略図である。ゲートドライバは、一般的に、複数の直列接続されたレベルシフタから構成される回路である。図１は、説明の例として３つの段（Ｎ−１、Ｎ、及びＮ＋１）を示す。この実施形態では、各レベルシフタは、入力端ＩＮ、出力端ＯＵＴ、及びリセット端ＲＥＳＥＴを含み、また、外部制御信号Ｖ_Ｃ及びクロック信号ＣＬＫ１、ＣＬＫ２を受信する。第１の段のレベルシフタの入力端ＩＮは、開始信号（ＳＴＡＲＴ＿ＵＰ）を受信し、各段の出力は、走査線路に接続され、また、次の段のレベルシフタの入力端ＩＮの入力信号として機能する。各段の出力信号は、先行段のリセット端ＲＥＳＥＴにフィードバックされる。例えば、Ｎ番目の段の出力信号ＯＵＴｎは、（Ｎ−１）番目の段のリセット端ＲＥＳＥＴにフィードバックされる。各段のリセット端ＲＥＳＥＴにより受信される信号は、各段の駆動トランジスタの閾値電圧をその初期状態に回復することができる。各段レベルシフタの構造及び動作を、以下に詳細に説明する。

図２Ａは、本実施形態のゲートドライブ回路における１段レベルシフタを示す略図である。図２Ａに示すように、レベルシフタ１００は、充電／放電回路１０２、メモリコンデンサＣｍ、閾値電圧検出器１０４、リセットトランジスタＭ３、及び駆動トランジスタＭ４を含む。この実施形態では、充電／放電回路１０２はさらに、直列接続されるトランジスタＭ１及びＭ２を含む。

図２Ａに示すように、トランジスタＭ１のゲートは、入力電圧Ｖ_ＩＮを受け取り、トランジスタＭ２のゲートは、制御信号Ｖ_Ｃを受け取る。トランジスタＭ１のドレインはさらに、高電位電圧Ｖ_Ｈに接続され、また、そのソースは、第２のノードｂに接続される。トランジスタＭ２のソースはさらに、第２の低電位電圧Ｖ_Ｌ２に接続され、また、そのドレインは、第２のノードｂに接続される。メモリコンデンサＣｍは、ノードａとノードｂとの間に接続され、トランジスタに基づいたコンデンサ又は金属−絶縁体−金属コンデンサであってもよい。リセットトランジスタＭ３のゲートは、リセット信号ＲＥＳＥＴを受け取り、ドレインは、第１のノードａに接続され、ソースは、第１の低電位電圧Ｖ_Ｌ１に接続される。閾値電圧検出器１０４は、制御電圧Ｖ_Ｃを受信し、第１のノードａ及び出力電圧Ｖ_ＯＵＴに結合される。駆動トランジスタＭ４のゲートは、第１のノードａに結合され、ドレインは、クロック信号ＣＬＫを受け取り、出力として機能するソースは、出力電圧Ｖ_ＯＵＴに接続される。

次に、この実施形態の動作モードを、図２Ａの回路図及び図３のタイミング図を参照して説明する。レベルシフタ１００は、最初に閾値電圧検出器１０４を使用して、駆動トランジスタＭ４の閾値電圧Ｖ_ｔｈを検出する。制御信号Ｖ_Ｃが、高電位に変化すると、駆動トランジスタＭ４の閾値電圧Ｖ_ｔｈは、メモリコンデンサＣｍ内に格納される。次に、開始信号ＳＴＡＲＴ＿ＵＰ（第１の段の入力端ＩＮに入力される信号）が、第１の段のレベルシフタに、入力信号Ｖ_ＩＮとして入力されると、トランジスタＭ１がオンとなる。従って、第２のノードｂはＶ_Ｈに充電され、その一方で、第１のノードａにおける電圧が増加する。その電圧増加量は約Ｖ_Ｈである。

この時点で、第１のノードａにおける電圧は、（Ｖ_Ｈ＋Ｖ_ｔｈ）に変化する。即ち、駆動トランジスタＭ４の前に記憶した閾値電圧Ｖ_ｔｈが、充電された電圧レベルに加えられる。さらに、駆動トランジスタＭ４の等価の駆動電圧は、Ｖ_ＧＳ−Ｖ_ｔｈである。電圧Ｖ_ＯＵＴが０であると仮定すると、出力電流の等価の駆動電圧は、閾値電圧Ｖ_ｔｈとは無関係となる。その後、クロック信号ＣＬＫが高電位に変化すると、そのクロック信号ＣＬＫが高電位から低電位に変わるまで出力端ＯＵＴが高電位となるよう駆動トランジスタＭ４を介して充電され、そして、低電位となると、出力端ＯＵＴも駆動トランジスタＭ４を介して放電される。

次の段のレベルシフタの出力端ＯＵＴｎ＋１の出力信号が低電位から高電位に変化すると、出力端ＯＵＴｎ＋１の出力信号は、現在の段の回路のトランジスタＭ３にフィードバックされ、それにより、ノードａを低電位Ｖ_Ｌ１に放電し、従って、レベルシフタの回路は、その初期状態に回復される。

図２Ｂは、別の実施形態によるゲート駆動回路における１段レベルシフタを示す略図である。この実施形態は、図２Ａの実施形態とは、以下の点で異なる。図２Ａの充電／放電回路は、入力信号Ｖ_ＩＮを受信するよう使用し、また、第１のノードｂに結合される充電回路１０３に置換される。閾値電圧検出器１０４は、制御信号Ｖ_Ｃを受信し、また、第１のノードａ、第２のノードｂ、及び駆動トランジスタＭ４のソースに結合される。充電回路１０３は、ノードｂを介してメモリコンデンサＣｍを充電する。回路全体の動作モードは、図２Ａの動作モードと同様であり、再度ここでは繰り返さない。

図２Ｂに示すように、例えば、充電回路１０３は、トランジスタＭ１から形成される。トランジスタＭ１のゲートは、入力信号Ｖ_ＩＮを受信し、ソースは、ノードｂに接続され、ドレインは、高電位電圧Ｖ_Ｈに接続される（図２Ａと同様）。さらに、図２Ｃを参照するに、別の充電回路１０３´の例を示す。実質的には、この充電回路１０３´もトランジスタＭ１により形成されるが、ただし、図２ＣにおけるトランジスタＭ１のゲート及びドレインは、入力信号Ｖ_ＩＮを受信するよう接続される。

図４は、図２Ａに示すレベルシフタの変形を示す略図である。図４は、図２Ａとは、リセットトランジスタＭ３´の接続位置が異なる。図４に示すように、リセットトランジスタＭ３´のソースは、第２のノードｂに接続される。これ以外は、アーキテクチャ及び動作モードは、図２Ａのアーキテクチャ及び動作モードと同様である。さらに、トランジスタＭ１のドレインは、高電位電圧Ｖ_Ｈに接続されることができず、ゲートに接続される。つまり、入力電圧Ｖ_ＩＮは、トランジスタＭ１のゲート及びドレインに入力される。

別の実施形態のアーキテクチャ及び動作を、図５乃至８を参照して説明する。図５は、本発明による別のゲートドライバを示す略図であり、図６は、図５におけるレベルシフタを示す略回路図であり、図７は、閾値電圧検出器の放電経路を示す略図であり、図８は、図６における回路の動作タイミングを示す略図である。

図５に示すように、この実施形態のゲートドライバは、基本的に、図１における回路と同様であるが、制御信号は、第１の制御信号ｒｓｔ及び第２の制御信号ｓｔａｒｔにさらに分割される。それ以外は、他の内容は、図１と同様であり、再度ここでは繰り返さない。

この実施形態の回路アーキテクチャを以下にさらに説明する。図６に示すように、駆動トランジスタＭ１４は、ゲート、ソース、及びドレインを有する。ゲートは、第１のノードＱに結合され、ドレインは、クロック信号ＣＬＫに結合され、出力端（ＯＵＴ）として機能するソースは、出力信号Ｖ_ＯＵＴを出力する。リセットトランジスタＭ１２は、ゲート、ソース、及びドレインを有する。ゲートは、次の段のレベルシフタの出力信号をリセット信号ＲＥＳＥＴとして受信し、ソースは、第１の低電位電圧Ｖ_Ｌ１に結合され、ドレインは、第１のノードＱに結合される。充電／放電回路２０２は、入力信号Ｖ_ＩＮ、第１の制御信号ｒｓｔ、及び第２の制御信号ｓｔａｒｔを受信し、また、第２の低電位電圧Ｖ_Ｌ２及び第２のノードｘに結合される。ここでは、入力信号Ｖ_ＩＮは、第１の段のレベルシフタ用の開始信号ＳＴＡＲＴ＿ＵＰであり、また、第１の段に続くレベルシフタの先行段の出力信号である。閾値電圧検出器２０４は、第１の制御信号ｒｓｔ及び第２の制御信号ｓｔａｒｔを受信し、また、第１のノードＱと駆動トランジスタＭ１４のソースに結合される。メモリコンデンサＣｍは、それぞれ、第１のノードＱ及び第２のノードｘに結合される第１の端及び第２の端を有し、それにより、駆動トランジスタＭ１４の閾値電圧Ｖ_ｔｈを記憶する。

図６に示すように、例えば、充電／放電回路はさらに、トランジスタＭ７、Ｍ８、及びＭ９を含む。トランジスタＭ７は、ゲート、ソース、及びドレインを有する。ゲートは、入力信号Ｖ_ＩＮを受信するようドレインに結合され、ソースは、第２のノードｘに結合される。トランジスタＭ８は、ゲート、ソース、及びドレインを有する。ゲートは、第１の制御信号ｒｓｔに結合され、ドレインは、第２のノードｘに結合され、ソースは、第２の低電位電圧Ｖ_Ｌ２に結合される。トランジスタＭ９は、ゲート、ソース、及びドレインを有する。ゲートは、第２の制御信号ｓｔａｒｔに結合され、ドレインは、第２のノードｘに結合され、ソースは、第２の低電位電圧Ｖ_Ｌ２に結合される。第１の低電位電圧Ｖ_Ｌ１及び第２の低電位電圧Ｖ_Ｌ２は、等しくても異なっていてもよい。さらに、トランジスタＭ８及びＭ９のソースは、それぞれ、異なる低電位電圧に結合されてもよい。

図６に示すように、例えば、閾値電圧検出器はさらに、トランジスタＭ１０、Ｍ１１、及びＭ１３を含む。トランジスタＭ１０は、ゲート、ソース、及びドレインを有する。ゲートは、第１の制御信号ｒｓｔに結合され、ドレインは、高電位電圧Ｖ_Ｈに結合され、ソースは、第１のノードＱに結合される。トランジスタＭ１１は、ゲート、ソース、及びドレインを有する。ゲートは、第２の制御信号ｓｔａｒｔに結合され、ソースは、第１のノードＱに結合される。トランジスタＭ１３は、ゲート、ソース、及びドレインを有する。ゲートは、第１のノード及び駆動トランジスタＭ１４のゲートに結合され、ドレインは、トランジスタＭ１１のドレインに結合され、ソースは、駆動トランジスタＭ１４のソースに結合される。

上述の実施形態における回路の動作を、図８に示すタイミング図を参照しながら以下に説明する。上述したレベルシフタの回路では、トランジスタＭ８、Ｍ９、Ｍ１０、Ｍ１１、及びＭ１３は、閾値電圧を補償するよう使用される。第１の制御信号ｒｓｔが、最初に高電位に変化する。この時点で、トランジスタＭ１０及びＭ８がオンとなる。トランジスタＭ１０がオンとなると、ノードＱが、事前に高電位に充電される。従って、第１の制御信号ｒｓｔが高電位にあり、また、第２の制御信号ｓｔａｒｔが依然として低電位にあるので、トランジスタＭ８はオンになり、トランジスタＭ９はオフになり、それにより、コンデンサのもう一方の端、即ち、ノードｘが、トランジスタＭ８がオンになることによって接地される。

次に、第１の制御信号ｒｓｔが低電位に変化した後、第２の制御信号ｓｔａｒｔが、低電位から高電位に変化する。従って、トランジスタＭ８及びＭ１０はオフとなり、トランジスタＭ９及びＭ１１がオンとなる。この時点で、図７に示すように、メモリコンデンサＣｍに蓄えられた電荷は、トランジスタＭ１１、Ｍ１３、及びＭ１４を介して放電され、ＣＬＫは低電圧となる。放電の終了後、メモリコンデンサＣｍ内に蓄えられる電圧は、駆動トランジスタＭ１４の閾値電圧Ｖ_ｔｈに等しい。即ち、Ｖ_Ｑ（ノードＱにおける電圧）＝（Ｖ_ｔｈ）_Ｍ１４である。第２の制御信号が、高電位から低電位に変化した後、クロック信号ＣＬＫ２及びＣＬＫ１の伝送が開始する。この時点で、メモリコンデンサＣｍは、閾値電圧Ｖ_ｔｈの記憶を終了する。

開始信号ＳＴＡＲＴ＿ＵＰが第１の段のレベルシフタ２００（図５を参照）の入力端ＩＮに入力されると、ゲートドライバは、動作するようトリガされる。第１の段のレベルシフタを例として考えるに、入力端ＩＮは、開始信号Ｖ_ＩＮ＝ＳＴＡＲＴ＿ＵＰを入力し始め、トランジスタＭ７はオンになる。ノードｘの電位は、ΔＶ_ｘ分で上昇する。コンデンサにおける電荷は連続的なので、ノードＱにおける電位も上昇し、最初にメモリコンデンサＣｍにおいて記憶された電位Ｖ_Ｑが加えられ、それにより、新しい電位Ｖ_Ｑ´（Ｖ_Ｑ´＝ΔＶ_Ｑ＋（Ｖ_ＴＨ）_Ｍ１４）が得られる。ΔＶ_Ｑ＝Ｖ_Ｑ´−^〜Ｖ_Ｑである場合、ΔＶ_Ｑ＝ΔＶ_ｘ×（Ｃｍ／Ｃ_Ｔ）である。ここでは、Ｃ_Ｔは、ノードＱの全キャパシタンスである。

次に、クロック信号ＣＬＫ１が高電位に変化し、出力端ＯＵＴ、即ち、駆動トランジスタＭ１４のソースが、高電位に充電される。トランジスタＭ１３及びＭ１４のゲート−ソースキャパシタンス（Ｃｇｓ）結合効果によって、電位Ｖ_Ｑ´及びＶ_ＯＵＴは、同時に上昇する。従って、電圧Ｖ_ＯＵＴが上昇すると、（Ｖ_Ｑ´−Ｖ_ＯＵＴ）は略変わらない。従って、（Ｖ_ＧＳ）_Ｍ１４（駆動トランジスタＭ１４のゲート−ソース電圧）は、（Ｖ_Ｑ´−Ｖ_ＯＵＴ）に等しい。さらに、駆動トランジスタＭ１４は線形領域において動作するので、電流Ｉは、以下の式で表現することができる。
Ｉ＝ｋ（Ｗ／Ｌ）［（Ｖ_ＤＳ）_Ｍ１４×（（Ｖ_ＧＳ）_Ｍ１４−（Ｖ_ｔｈ）_Ｍ１４）］
＝ｋ（Ｗ／Ｌ）［（Ｖ_ＤＤ−Ｖ_ＯＵＴ）×（Ｖ_Ｑ´−ＶＯＵＴ−（Ｖ_ｔｈ）_Ｍ１４）］

上述の式では、Ｖ_ＤＤは、回路における高電位電圧である。式から明らかに分かるように、−（Ｖ_ｔｈ）_Ｍ１４は、Ｖ_Ｑ´における（Ｖ_ｔｈ）_Ｍ１４によりちょうど相殺され、それにより、ゲートドライバの電流は、駆動トランジスタＭ１４の閾値電圧（Ｖ_ｔｈ）_Ｍ１４とは無関係となる。駆動トランジスタＭ１４は、クロック信号ＣＬＫが高電位から低電位に変わるまで出力電流を供給し、また、出力端ＯＵＴは、駆動トランジスタＭ１４を介して放電される。次に、次の段の出力端ＯＵＴｎ＋１からの出力信号出力は、リセットトランジスタＭ１２を制御し、それにより、ノードＱを放電し、駆動トランジスタＭ１４をオフにする。２つの隣接するレベルシフタのクロック信号ＣＬＫ１及びＣＬＫ２を入力する際に適切な間隔が存在するので、出力端ＯＵＴは、放電されるのに十分な時間を有する。

明らかなように、この実施形態のレベルシフタの回路を使用することによって、出力駆動電流は、駆動トランジスタの閾値電圧に対して無関係となり、それにより、各段ゲートドライバは、安定して、画素端に駆動電流を出力する、又は、各走査線路に走査電圧を出力することができる。従って、長時間バイアスがかけられても、ゲートドライバは、依然として、安定した走査電圧及び駆動電流を出力することができる。従って、閾値電圧ドリフトの問題は、効果的に解決可能である。

図６における回路はさらに、図９及び１０に示すように変更可能である。図９を参照するに、図６における回路はさらに、ゲート、ソース、ドレインを有するトランジスタＭ１５を含む。ゲート及びドレインは共に、駆動トランジスタＭ１４のソースに結合される。さらに、図１０を参照するに、図６の回路はさらに、ゲート、ソース、及びドレインを有するトランジスタＭ１６を含む。ゲートは、駆動トランジスタＭ１４のゲートに結合され、ドレインは、クロック信号ＣＬＫに結合され、ソースは、画素端に結合される。このアーキテクチャによって、出力信号のＤＣバイアスはより安定することが可能である。

図１１Ａ及び１１Ｂは、ＨＳＰＩＣＥソフトウェアを使用して図６における回路をシミュレートすることにより得られる結果を示す。このシミュレーションは、ＨＳＰＩＣＥに定義されるモデルレベル６１を使用して行われる。図１１Ａは、単一段レベルシフタのシミュレーション結果を示し、図１１Ｂは、１０段の直列接続されたレベルシフタのシミュレーション結果を示す。図１１Ａ及び図１１Ｂから分かるように、ゲートドライバを有効にするよう開始信号ＳＴＡＲＴ＿ＵＰが入力された後、各段の出力波形（ＯＵＴ１乃至ＯＵＴ１０）は略同じであり、従って、各段の駆動能力は安定したままである。この実施形態のゲートドライバは、ＷＶＧＡ仕様に適用可能である。この仕様では、リフレッシュレートは、６０Ｈｚであり、供給電圧は、２５Ｖであり、出力信号ＯＵＴの振幅は、２４Ｖである。

次に、ゲートドライバにおける駆動トランジスタＭ１４の閾値電圧Ｖ_ｔｈの変化を考慮する。図１２Ａは、初期状態にあり、また、動作時間ｓの間バイアスがかけられた後にΔ（Ｖ_ｔｈ）_Ｍ８が４．５Ｖである状況下の第１０番目の段のレベルシフタにおけるノードＱにおける波形を示す図である。ノードにおける電位Ｖ_Ｑも、バイアスがかけられた後は、４．５Ｖ分上昇することが分かる。図１２Ｂは、バイアスがかけられる前と後の第１０番目の段のレベルシフタの出力波形を示す。図１２Ｂから明らかに分かるように、バイアスがかけられる前と後の第１０番目の段の出力信号ＯＵＴ１０の波形は、明白な変動なく完全に一致する。従って、この実施形態の回路は、出力信号を完全に補償することが可能である。

要約するに、メモリコンデンサを使用して駆動トランジスタの閾値電圧を、レベルシフタの作動前に記憶するので、出力信号における閾値電圧の変化を回避することが可能である。このようにして、駆動電圧及び駆動電流の出力信号は、駆動トランジスタの閾値電圧とは略無関係となる。その結果、安定したドライブが実現可能であり、これは、より安定したディスプレイをもたらす。さらに、本発明は、閾値電圧の変化によって影響を受けうる任意の回路に適用可能である。

当業者には、本発明の範囲又は精神から逸脱することなく本発明の構造に様々な修正及び変更を加えうることは明らかであろう。上述の説明において、本発明は、本発明の修正及び変更を、それらが請求項及びその等価物の範囲内である限り、包含することを意図する。

符号の説明

１００ レベルシフタ
１０２、２０２ 充電／放電回路
１０３ 充電回路
１０４、２０４ 閾値電圧検出器
Ｃｍ メモリコンデンサ
Ｍ１−Ｍ１６ トランジスタ
Ｖ_ＩＮ 入力信号
ａ、ｂ、Ｑ、ｘ ノード

Claims (27)

1. 複数段のレベルシフタは一のゲート駆動回路になるよう直列接続されるのに適しており、各段は、一の次の段のレベルシフタの一の入力端に結合される一の出力端と、当該次の段のレベルシフタの一の出力信号を受信する一のリセット端とを含む、レベルシフタであって、
   一の第１のノード及び一の第２のノードと、
   一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記第１のノードに結合され、前記ドレインは一のクロック信号に結合され、前記ソースは前記出力端として機能し一の出力信号を出力する、一の駆動トランジスタと、
   一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記次の段のレベルシフタの前記出力信号を一のリセット信号として受信し、前記ソースは一の第１の低電位電圧に結合され、前記ドレインは前記第１のノードに結合される、一のリセットトランジスタと、
   一の入力信号及び一の制御信号を受信し、また、前記第２のノードに結合される一の充電／放電回路と、
   前記制御信号を受信し、また、前記第１のノード及び前記駆動トランジスタの前記ソースに結合される一の閾値電圧検出器と、
   前記第１のノードに結合される一の第１の端と前記第２のノードに結合される一の第２の端とが設けられ、また、前記駆動トランジスタの一の閾値電圧を記憶する一のメモリコンデンサと、
   を含むレベルシフタ。
2. 前記充電／放電回路はさらに、
   一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記入力信号に結合され、前記ドレインは一の高電位電圧に結合され、前記ソースは前記第２のノードに結合される、一の第１のトランジスタと、
   一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記制御信号に結合され、前記ドレインは前記第２のノードに結合され、前記ソースは一の第２の低電位電圧に結合される、一の第２のトランジスタと、
   を含む請求項１に記載のレベルシフタ。
3. 前記第１のトランジスタの前記ゲート及び前記ドレインは、前記入力信号を受信するよう結合される、請求項２に記載のレベルシフタ。
4. 前記第１の低電位電圧は、前記第２の低電位電圧と異なる、請求項２に記載のレベルシフタ。
5. 前記第１の低電位電圧は、前記第２の低電位電圧と同じである、請求項２に記載のレベルシフタ。
6. 前記メモリコンデンサは、トランジスタに基づくコンデンサ又は金属−絶縁体−金属コンデンサである、請求項１に記載のレベルシフタ。
7. 複数段のレベルシフタは一のゲート駆動回路になるよう直列接続されるのに適しており、各段は、一の次の段のレベルシフタの一の入力端に結合される一の出力端と、当該次の段のレベルシフタの一の出力信号を受信する一のリセット端とを含む、レベルシフタであって、
   一の第１のノード及び一の第２のノードと、
   一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記第１のノードに結合され、前記ドレインは一のクロック信号に結合され、前記ソースは一の出力信号に結合される、一の駆動トランジスタと、
   一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記次の段のレベルシフタの前記出力信号を一のリセット信号として受信し、前記ソースは一の第１の低電位電圧に結合され、前記ドレインは前記第２のノードに結合される、一のリセットトランジスタと、
   一の入力信号及び一の制御信号を受信し、また、一の高電位電圧、一の第２の低電位電圧、及び前記第２のノードに結合される一の充電／放電回路と、
   前記制御信号を受信し、また、前記第１のノード及び前記駆動トランジスタの前記ソースに結合される一の閾値電圧検出器と、
   前記第１のノードに結合される一の第１の端と前記第２のノードに結合される一の第２の端とが設けられ、また、前記駆動トランジスタの一の閾値電圧を記憶する一のメモリコンデンサと、
   を含むレベルシフタ。
8. 前記充電／放電回路はさらに、
   一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記入力信号に結合され、前記ドレインは前記高電位電圧に結合され、前記ソースは前記第２のノードに結合される、一の第１のトランジスタと、
   一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記制御信号に結合され、前記ドレインは前記第２のノードに結合され、前記ソースは前記第２の低電位電圧に結合される、一の第２のトランジスタと、
   を含む請求項７に記載のレベルシフタ。
9. 前記第１のトランジスタの前記ゲート及び前記ドレインは結合され、
   前記入力信号は、一の高電位電圧レベルとして機能する、請求項８に記載のレベルシフタ。
10. 前記第１の低電位電圧は、前記第２の低電位電圧と異なる、請求項７に記載のレベルシフタ。
11. 前記第１の低電位電圧は、前記第２の低電位電圧と同じである、請求項７に記載のレベルシフタ。
12. 前記メモリコンデンサは、トランジスタに基づくコンデンサ又は金属−絶縁体−金属コンデンサである、請求項７に記載のレベルシフタ。
13. 複数段のレベルシフタは一のゲート駆動回路になるよう直列接続されるのに適しており、各段は、一の次の段のレベルシフタの一の入力端に結合される一の出力端と、当該次の段のレベルシフタの一の出力信号を受信する一のリセット端とを含む、レベルシフタであって、
    一の第１のノード及び一の第２のノードと、
    一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記第１のノードに結合され、前記ドレインは一のクロック信号に結合され、前記ソースは前記出力端として機能し一の出力信号を出力する、一の駆動トランジスタと、
    一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記次の段のレベルシフタの前記出力信号を一のリセット信号として受信し、前記ソースは一の第１の低電位電圧に結合され、前記ドレインは前記第１のノードに結合される、一のリセットトランジスタと、
    一の入力信号、一の第１の制御信号、及び一の第２の制御信号を受信するよう使用し、また、一の第２の低電位電圧及び前記第２のノードに結合される一の充電／放電回路と、
    前記第１の制御信号及び前記第２の制御信号を受信するよう使用し、また、前記第１のノード及び前記駆動トランジスタの前記ソースに結合される一の閾値電圧検出器と、
    前記第１のノードに結合される一の第１の端と前記第２のノードに結合される一の第２の端とが設けられ、また、前記駆動トランジスタの一の閾値電圧を記憶する一のメモリコンデンサと、
    を含むレベルシフタ。
14. 前記充電／放電回路はさらに、
    一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記入力信号を受信するよう前記ドレインに結合され、前記ソースは前記第２のノードに結合される、一の第１のトランジスタと、
    一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記第１の制御信号に結合され、前記ドレインは前記第２のノードに結合される、一の第２のトランジスタと、
    一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記第２の制御信号に結合され、前記ドレインは前記第２のノードに結合される、一の第３のトランジスタと、
    を含む請求項１３に記載のレベルシフタ。
15. 前記第２のトランジスタの前記ソース及び前記第３のトランジスタの前記ソースは、同じ低電位電圧に結合される、請求項１４に記載のレベルシフタ。
16. 前記第２のトランジスタの前記ソース及び前記第３のトランジスタの前記ソースは、異なる低電位電圧に結合される、請求項１４に記載のレベルシフタ。
17. 前記閾値電圧検出器はさらに、
    一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記第１の制御信号に結合され、前記ドレインは一の高電位電圧に結合され、前記ソースは前記第１のノードに結合される、一の第４のトランジスタと、
    一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記第２の制御信号に結合され、前記ソースは前記第１のノードに結合される、一の第５のトランジスタと、
    一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記第１のノード及び前記駆動トランジスタの前記ゲートに結合され、前記ドレインは前記第５のトランジスタの前記ドレインに結合され、前記ソースは前記駆動トランジスタの前記ソースに結合される、一の第６のトランジスタと、
    を含む請求項１３に記載のレベルシフタ。
18. 前記第４のトランジスタの前記ゲート及び前記ドレインは、前記第１の制御信号を受信するようさらに互いに結合される、請求項１３に記載のレベルシフタ。
19. 一のゲート、一のソース、及び一のドレインが設けられ、前記ゲート及び前記ドレインは共に前記駆動トランジスタの前記ソースに結合され、前記ソースは一の第３の低電位電圧に接続される、一の第７のトランジスタをさらに含む、請求項１３に記載のレベルシフタ。
20. 一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは、前記駆動トランジスタの前記ゲートに結合され、前記ドレインは前記クロック信号に結合され、前記ソースは一の画素端に結合される、一の第８のトランジスタをさらに含む、請求項１３に記載のレベルシフタ。
21. 前記メモリコンデンサは、トランジスタに基づくコンデンサ又は金属−絶縁体−金属コンデンサである、請求項１３に記載のレベルシフタ。
22. 前記第１の低電位電圧は、前記第２の低電位電圧と異なる、請求項１３に記載のレベルシフタ。
23. 前記第１の低電位電圧は、前記第２の低電位電圧と同じである、請求項１３に記載のレベルシフタ。
24. 複数段のレベルシフタは一のゲート駆動回路になるよう直列接続されるのに適しており、各段は、一の次の段のレベルシフタの一の入力端に結合される一の出力端と、当該次の段のレベルシフタの一の出力信号を受信する一のリセット端とを含む、レベルシフタであって、
    一の第１のノード及び一の第２のノードと、
    一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記第１のノードに結合され、前記ドレインは一のクロック信号に結合され、前記ソースは前記出力端として機能し一の出力信号を出力する、一の駆動トランジスタと、
    一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記次の段のレベルシフタの前記出力信号を一のリセット信号として受信し、前記ソースは一の低電位電圧に結合され、前記ドレインは前記第１のノードに結合される、一のリセットトランジスタと、
    一の入力信号を受信し、また、前記第２のノードに結合される一の充電回路と、
    一の制御信号を受信し、また、前記第１のノード、前記第２のノード、及び前記駆動トランジスタの前記ソースに結合される一の閾値電圧検出器と、
    前記第１のノードに結合される一の第１の端と前記第２のノードに結合される一の第２の端とが設けられ、また、前記駆動トランジスタの一の閾値電圧を記憶する一のメモリコンデンサと、
    を含むレベルシフタ。
25. 前記充電回路は、一のゲート、一のソース、及び一のドレインが設けられ、前記ゲートは前記入力信号に結合され、前記ドレインは一の高電位電圧に結合され、前記ソースは前記第２のノードに結合される、一の第１のトランジスタである、請求項２４に記載のレベルシフタ。
26. 前記第１のトランジスタの前記ゲート及び前記ドレインは、前記入力信号を受信するよう結合される、請求項２５に記載のレベルシフタ。
27. 前記メモリコンデンサは、トランジスタに基づくコンデンサ又は金属−絶縁体−金属コンデンサである、請求項２４に記載のレベルシフタ。

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