JP2004185787A - シフトレジスタおよびそれを備えた表示装置 - Google Patents
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Abstract
【課題】フリップフロップがリセットされないことによる回路の誤動作を防止することができるシフトレジスタおよびそれを備えた表示装置を提供する。
【解決手段】シフトレジスタは、複数段からなるフリップフロップを備える。最終段のフリップフロップＦｎのリセットと最終段より１つ前段のフリップフロップＦｎ−１のリセットとを、フリップフロップＦｎからの出力信号をフリップフロップＦｎ−１およびフリップフロップＦｎに入力することによって行う。フリップフロップＦｎにおける出力信号の出力端子Ｑと、フリップフロップＦｎにおける出力信号の入力端子Ｒとを接続する配線には、出力信号の入力端子Ｒへの入力を遅延させる遅延回路１０を備える。フリップフロップＦｎのリセットが、前段のフリップフロップＦｎ−１のリセットと同時、または、後に行われる。
【選択図】 図１
【解決手段】シフトレジスタは、複数段からなるフリップフロップを備える。最終段のフリップフロップＦｎのリセットと最終段より１つ前段のフリップフロップＦｎ−１のリセットとを、フリップフロップＦｎからの出力信号をフリップフロップＦｎ−１およびフリップフロップＦｎに入力することによって行う。フリップフロップＦｎにおける出力信号の出力端子Ｑと、フリップフロップＦｎにおける出力信号の入力端子Ｒとを接続する配線には、出力信号の入力端子Ｒへの入力を遅延させる遅延回路１０を備える。フリップフロップＦｎのリセットが、前段のフリップフロップＦｎ−１のリセットと同時、または、後に行われる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば表示装置の駆動回路などに好適に使用され、誤動作を防ぐことを実現したシフトレジスタおよびそれを備えた表示装置に関するものである。
【０００２】
【従来の技術】
画像表示装置のデータライン（データ信号線）駆動回路やゲートライン（走査信号線）駆動回路では、各データラインを映像信号からサンプリングする際のタイミングを取るためや、各ゲートラインに与える走査信号を作成するために、シフトレジスタが広く用いられている（例えば、特許文献１参照）。
【０００３】
シフトレジスタの動作としては、データライン駆動回路においては、データラインに映像信号を書き込むために、サンプリング信号を出力する。一方、ゲートライン駆動回路においては、表示部に配列された画素に順次、データラインに与えられた映像信号を書き込むために走査信号を出力する。
【０００４】
ここで、シフトレジスタについて説明する。シフトレジスタは、図１１に示すように、クロック信号ＣＫ・ＣＫＢに同期して動作する複数段のフリップフロップから構成される。
【０００５】
図１１に示すフリップフロップは、セット・リセットタイプのフリップフロップ（ＳＲフリップフロップ）である。例えば、ｉ＋１段目（ここでは、２≦ｉ＋１≦ｎ、ｉは整数）のフリップフロップＦｉ＋１の出力は、前段（ｉ段目）のフリップフロップＦｉのリセット端子Ｒにリセット信号として入力される。
【０００６】
一般に、フリップフロップは、あるタイミングで信号が加えられるたびに、２つの安定状態の間を転移し、信号が入力されないときは、その状態を保持する回路である。
【０００７】
即ち、ＳＲフリップフロップ（以下、フリップフロップと称する）においては、例えば、ｉ段目のフリップフロップＦｉに入力されるセット信号、即ち、ｉ−１段目のフリップフロップＦｉ−１からの出力（出力信号）のローと、ｉ段目のフリップフロップＦｉと同期するクロック信号ＣＫまたはＣＫＢのローとによって、ｉ段目のフリップフロップＦｉからの出力をローの状態にし、入力されるセット信号が非アクティブになってもその出力状態を保持し続ける。
【０００８】
その後、入力されるセット信号が非アクティブで、例えばｉ＋１段目のフリップフロップＦｉ＋１からのリセット信号がアクティブになると、出力がハイの状態に遷移する。そして、その後、ｉ＋１段目のフリップフロップＦｉ＋１からのリセット信号が非アクティブになっても、入力されるセット信号がアクティブになるまでその状態を保持し続ける。
【０００９】
次に、ｉ＋１段目のフリップフロップＦｉ＋１は、ｉ段目のフリップフロップＦｉからの出力がローの状態の時にセットされ、ｉ＋１段目のフリップフロップＦｉ＋１に同期するクロック信号ＣＫまたはＣＫＢのタイミングに合わせて出力をローの状態にし、ｉ＋２段目のフリップフロップＦｉ＋２からのリセット信号（出力信号）がアクティブになると出力がハイの状態に遷移する。
【００１０】
その後、ｉ＋２段目のフリップフロップＦｉ＋２からのリセット信号が非アクティブになっても、入力されるセット信号がアクティブになるまでその状態を保持し続ける。
【００１１】
このように、フリップフロップは、前段からのセット信号Ｓおよび次段からのリセット信号Ｒの出力に応じて、パルスをシフトさせていく。
【００１２】
また、フリップフロップからの出力信号は、次段のフリップフロップのセット信号として出力されると共に、前段のフリップフロップをリセットするリセット信号として、前段のフリップフロップに入力される。
【００１３】
こうして、パルスがフリップフロップをシフトしていくと共に、出力したフリップフロップは、リセットされていく。
【００１４】
そして、最終段のフリップフロップＦｎからの出力信号は、ｎ−１段目のフリップフロップＦｎ−１に入力されてフリップフロップＦｎ−１をリセットすると共に、フリップフロップＦｎに入力されてフリップフロップＦｎをリセットする。
【００１５】
即ち、最終段のフリップフロップＦｎからの出力信号は、その前段のフリップフロップＦｎ−１および自段（フリップフロップＦｎ）のリセット信号として各フリップフロップに入力される。
【００１６】
このように、最終段のフリップフロップＦｎの動作は、自段（自身）の出力信号を用いて停止（自己リセット）させる必要があり、このような自己リセットの動作制御が必要となる。
【００１７】
また、近年では、小型携帯端末や携帯電話の表示装置として、液晶画像表示装置が広く使用されている。さらに、通信インフラの整備に伴い、ブロードバンド化が進み情報量が増大してきている。
【００１８】
これらを背景に、上記小型携帯端末や携帯電話の表示部は、より多くの情報を一画面中に表示する必要があるため、表示容量を大きくすることが強く要望されている。
【００１９】
表示容量が大きくなるということは、例えば、フレーム周波数が６０Ｈｚの場合において、ＶＧＡ（video graphics array）を表示するときはデータレートが約２５ＭＨｚであるのに対して、ＳＸＧＡ（super extended graphics array）を表示したときはデータレートが７５ＭＨｚとなり、データクロック速度が非常に大きくなるということである。
【００２０】
【特許文献１】
特開２００１−３０７４９５号公報（２００１年１１月２日公開）
【００２１】
【発明が解決しようとする課題】
しかしながら、表示容量が増大すると、例えば、画像表示装置内の回路部分での回路動作自体も高速で動作する必要がある。このような場合、回路内部の遅延による回路の誤動作を生じる虞がある。
【００２２】
例えば、図１１に示すフリップフロップＦ１〜Ｆｎを用いてシフトレジスタを構成した場合、ｎ−１段目のフリップフロップＦｎ−１の動作を停止（リセット）させるための、ｎ段目のフリップフロップＦｎからのリセット信号が正常に供給されない場合があり、ｎ−１段目のフリップフロップＦｎ−１の動作が停止しない。
【００２３】
即ち、ｎ段目フリップフロップＦｎの出力信号がｎ−１段目のフリップフロップＦｎ−１のリセット信号として入力されるまでの配線容量や配線抵抗などにより、または駆動周波数が速くなることにより、上記出力信号が十分な駆動能力を持ったリセット信号としてｎ−１段目のフリップフロップＦｎ−１をリセットする前に、最終段（ｎ段目）のフリップフロップＦｎが先にリセットされる。
【００２４】
このため、最終段のフリップフロップＦｎの動作が先に停止し、ｎ−１段目のフリップフロップＦｎ−１にリセット信号が入力されず、図１２に示すように、n−１段目のフリップフロップＦｎ−１はリセットされなくなる。
【００２５】
即ち、ｎ−１段のフリップフロップＦｎ−１はリセットがかからず動作し続けるため、データ駆動回路においては、最終の（１水平期間内で最後にデータ信号が送られてくる）データラインで所望のサンプリング波形が得られない。
【００２６】
また、ゲート（走査）駆動回路においては、表示部に配列された画素に順次、データラインに与えられた映像信号を書き込むための所望の走査信号が最終の（１フレーム期間内で最後に走査信号が送られてくる）ゲートラインで得られない。
【００２７】
さらに、双方向走査が可能なシフトレジスタの場合、各走査方向における最終段のフリップフロップ（自段および前段のフリップフロップをリセットするフリップフロップ）がシフトレジスタの両端に存在することとなる。
【００２８】
このような構成では、各方向の走査において寄与しないフリップフロップ（右方向走査の場合は左端のフリップフロップ，左方向走査の場合は右端のフリップフロップ）のセット端子Ｓおよびリセット端子Ｒはフローティングになる。
【００２９】
入力端子がフローティングになると、入力端子の電位が不安定になり、ある瞬間にそのフリップフロップがセットされ動作する虞がある。
【００３０】
この場合、このセットされたフリップフロップは、自身の自己リセット機能によって瞬時にリセットされるが、再びフローティング状態に陥るため再びセットされる。これらのセット・リセットの繰り返しにより、このフリップフロップが常時動作し続けることとなる。
【００３１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、フリップフロップがリセットされないことによる回路の誤動作を防止することができるシフトレジスタおよびそれを備えた表示装置を提供することにある。
【００３２】
【課題を解決するための手段】
本発明のシフトレジスタは、上記の課題を解決するために、複数段からなるフリップフロップを備え、最終段を含む複数のフリップフロップのリセットを、最終段のフリップフロップからの出力信号を各フリップフロップに入力することによって行うシフトレジスタであって、上記最終段のフリップフロップのリセットが、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップのリセットと同時、または、該他のフリップフロップのリセットより後に行われることを特徴としている。
【００３３】
例えば、本発明のシフトレジスタは、複数段からなるフリップフロップを備え、最終段のフリップフロップのリセットと最終段より１つ前段のフリップフロップのリセットとを、最終段のフリップフロップからの出力信号を上記各フリップフロップに入力することによって行うシフトレジスタにおいて、上記最終段のフリップフロップのリセットが、最終段より１つ前段のフリップフロップのリセットと同時、または、最終段より１つ前段のフリップフロップのリセットより後に行われることを特徴としている。
【００３４】
具体的には、上記のシフトレジスタは、最終段のフリップフロップにおける出力信号の出力端子と、最終段のフリップフロップにおける出力信号の入力端子（リセット入力端子）とを接続する配線には、出力信号の入力端子への入力を遅延させる遅延手段を備えていることが好ましい。
【００３５】
上記の構成によれば、最終段のフリップフロップのリセットが、他のフリップフロップ（例えば、最終段より１個前段のフリップフロップ）のリセットより先に行われることがない。従って、他のフリップフロップ（例えば、最終段より１個前段のフリップフロップ）がリセットされずに動作しつづけるなどの回路の誤動作を防止することができる。
【００３６】
従って、例えば、上記シフトレジスタをデータ駆動回路やゲート駆動回路に備える表示装置において回路が誤動作することなく、所望のサンプリング波形や走査信号が得られる表示装置を提供することができる。
【００３７】
また、本発明のシフトレジスタは、上記の課題を解決するために、複数段からなるフリップフロップを備え、最終段を含む複数のフリップフロップのリセットは、最終段のフリップフロップからの出力信号を各フリップフロップに入力することによって行うシフトレジスタであって、同一のフリップフロップを用いた双方向走査が可能であり、上記複数段のフリップフロップのうち、出力信号を外部に出力しないフリップフロップが、自身を動作させないための停止手段を備えていることを特徴としている。
【００３８】
上記の構成によれば、出力信号を外部に出力しないフリップフロップ（例えば、右方向走査においては左端のフリップフロップ）が動作することがない。
【００３９】
また、最端のフリップフロップ（例えば、右方向走査においては左端のフリップフロップ）の入力端子（セット端子・リセット端子）がフローティング状態になることがないため、信号が入力されるトランジスタが良好に動作する。
【００４０】
上記のシフトレジスタは、各走査方向において最終段のフリップフロップのリセットが、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップのリセットと同時、または、該他のフリップフロップのリセットより後に行われることが好ましい。
【００４１】
上記の構成によれば、各走査方向において、最終段のフリップフロップのリセットが他のフリップフロップのリセットより先に行われることがない。従って、他のフリップフロップがリセットされずに動作しつづけるなどの回路の誤動作を防止することができる。
【００４２】
上記のシフトレジスタは、遅延手段がＣＭＯＳインバータであり、該ＣＭＯＳインバータにおけるトランジスタのチャネル幅およびチャネル長のうち、少なくともいずれかに基づいて、遅延時間を設定することが好ましい。
【００４３】
ここで、遅延時間とは、遅延手段がない場合の最終段のフリップフロップにおける出力信号の入力端子への入力のタイミングと、遅延手段を備えた場合の最終段のフリップフロップにおける出力信号の入力端子への入力のタイミングとのずれ、即ち、遅延手段を備えることによる、出力信号（リセット信号）の遅れをいう。
【００４４】
上記の構成によれば、ＣＭＯＳインバータにおけるトランジスタのチャネル幅およびチャネル長のうち、少なくともいずれかを調節することにより、所望の遅延時間を得ることができる。
【００４５】
上記のシフトレジスタは、遅延手段が配線容量であり、該配線容量の値に基づいて遅延時間を設定することが好ましい。
【００４６】
上記の構成によれば、配線容量を、例えば配線の長さ、断面積、あるいはその材料などによって調節することにより、所望の遅延時間を得ることができる。
【００４７】
上記のシフトレジスタは、遅延手段が配線抵抗であり、該配線抵抗の値に基づいて遅延時間を設定することが好ましい。
【００４８】
上記の構成によれば、配線抵抗を、例えば配線の長さ、断面積、あるいはその材料などによって調節することにより、所望の遅延時間を得ることができる。
【００４９】
なお、遅延手段としては、上記ＣＭＯＳインバータ、配線容量、配線抵抗を、任意に組み合わせたものであってもかまわない。
【００５０】
上記のシフトレジスタは、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップの数が最終段も含めてＮ個のとき、複数段からなるフリップフロップのうち、Ｎ個のフリップフロップを除くフリップフロップのリセットは、それぞれ自段より（Ｎ−１）個後段のフリップフロップからの出力信号が入力されることにより行われることが好ましい。
【００５１】
例えば、複数段からなるフリップフロップのうち、最終段のフリップフロップを除くフリップフロップのリセットは、それぞれの次段のフリップフロップからの出力信号が入力されることにより行われることが好ましい。
【００５２】
上記の構成によれば、フリップフロップの出力信号を、リセット信号として用いることができ、またさらに、最終段のフリップフロップのリセットのタイミングを例えば遅延手段によって遅らせることにより、最終段のフリップフロップのリセットが、他のフリップフロップのリセットより先に行われることがない。従って、他のフリップフロップがリセットされずに動作しつづけるなどの回路の誤動作を防止することができる。
【００５３】
上記のシフトレジスタは、停止手段が、出力信号を外部に出力しないフリップフロップをセットするセット信号を非アクティブに、リセットするリセット信号をアクティブにするために、セット信号およびリセット信号をそれぞれ所定の電位に固定する電源であることが好ましい。
【００５４】
上記の構成によれば、セット信号を常時非アクティブに、リセット信号を常時アクティブにすることができる。従って、セット信号を常時非アクティブにすることによりフリップフロップが動作することを防止でき、さらに、リセット信号を常時アクティブにすることにより、万が一セット信号がアクティブになったとしても、リセットがかかる。この結果、上記電源が供給されたフリップフロップが動作することはなく、回路の誤動作を確実に防止できる。
【００５５】
上記のシフトレジスタは、各フリップフロップが、走査方向を切り換えるための走査方向切換手段を備えていることが好ましい。
【００５６】
上記の構成によれば、同じフリップフロップを用いた簡単な構成で、双方向走査を可能とすることができる。
【００５７】
本発明の表示装置は、上記の課題を解決するために、複数のゲートラインと、該ゲートラインと直交するように配された複数のデータラインと、各画素に対応するように、ゲートラインとデータラインとの交差部付近に設けられたスイッチング素子と、画素を駆動するための走査信号をゲートラインに供給するゲート駆動回路と、各画素にデータ信号をデータラインに供給するデータ駆動回路とを備え、ゲート駆動回路およびデータ駆動回路のうち、少なくとも一方の駆動回路は、上記記載のシフトレジスタを備えていることを特徴としている。
【００５８】
上記の構成によれば、例えば、ゲート駆動回路に上記シフトレジスタが備えられている場合、ゲート駆動回路におけるシフトレジスタの全フリップフロップについてリセットすることができる。即ち、回路が誤動作して、最終段より前段のフリップフロップが動作し続けることを防止することができる。
【００５９】
従って、最終段より前段のフリップフロップからの出力に対応する最終の（１フレーム期間内で最後に走査信号が送られてくる）ゲートラインに、画素を駆動するための所望の走査信号を得ることができる。
【００６０】
また、例えば、データ駆動回路に上記シフトレジスタが備えられている場合、データ駆動回路におけるシフトレジスタの全フリップフロップについてリセットすることができる。即ち、回路が誤動作して、最終段より前段のフリップフロップが動作し続けることを防止することができる。
【００６１】
従って、最終段より前段のフリップフロップからの出力に対応する最終のデータラインにおいてデータ信号の所望のサンプリング波形を得ることができる。
【００６２】
さらに、ゲート駆動回路およびデータ駆動回路のうち、少なくとも一方の駆動回路が、上記シフトレジスタを備えていることにより、表示装置における消費電力の低下を図ることができる。また、シフトレジスタの回路規模を小さくすることができ、これにより、表示装置において狭額縁化を図ることができる。
【００６３】
上記の表示装置は、両駆動回路（ゲート駆動回路とデータ駆動回路）のうち少なくとも一方の駆動回路、および、スイッチング素子は、同一基板上に形成されていることが好ましい。
【００６４】
上記の構成によれば、スイッチング素子と同一基板上に駆動回路と画素（スイッチング素子）との間の信号線（例えば、データライン、ゲートライン）を形成することにより、信号線の数が増加しても、同一基板上に信号線が形成されるため基板外に信号線を出さなくてもよい。また、駆動回路とスイッチング素子とを別個の基板上に形成した後にそれらの基板を組み立てる工程が不要である。
【００６５】
従って、信号線容量および表示装置の製造工程の削減を図ることができる。
【００６６】
上記の表示装置は、基板が、ガラスからなるガラス基板であることが好ましい。
【００６７】
上記の構成によれば、基板として安価なガラス基板を用いることができる。また、ガラス基板は、大面積基板を容易に作製することができ、このため、１枚の大面積基板から多数のパネルを形成することができる。従って、安価な表示装置を提供することができる。
【００６８】
上記の表示装置は、スイッチング素子が、多結晶シリコンからなることが好ましい。
【００６９】
上記の構成によれば、表示装置における表示部の面積の拡大化を図ることができる。
【００７０】
上記表示装置は、スイッチング素子が、６００℃以下のプロセス温度で形成されることが好ましい。
【００７１】
上記の構成によれば、通常歪み点が６００℃以下の安価なガラス基板を用いても、歪み点以上のプロセス温度に起因する基板の反りや撓みの発生を防止することができる。
【００７２】
従って、基板上への実装が容易で、かつ、表示部の面積の広い表示装置を提供することができる。
【００７３】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図６に基づいて説明すれば、以下の通りである。
【００７４】
図２は、本実施の形態に係る画像表示装置（表示装置）の要部の構成を示す。同図に示すように、本画像表示装置は、図示しないガラス基板上に、画素１、駆動回路２・３、および制御部（制御信号発生部）４を備えている。
【００７５】
画素１…は、マトリクス状に配列して表示部５を構成する。駆動回路２・３は、フリップフロップ（Ｆ１〜Ｆｎ）からなるシフトレジスタを有し、画素１…を駆動する。このシフトレジスタの構成については後に詳述する。制御部４は、駆動回路２・３に入力する信号（スタートパルス、クロック信号）を生成する。
【００７６】
駆動回路（データ駆動回路）２にはデータラインＤＬ１〜ＤＬｍ（ＤＬｉ）が、駆動回路（ゲート駆動回路）３にはゲートラインＧＬ１〜ＧＬｋ（ＧＬｊ）が接続されている。
【００７７】
データラインＤＬｉ（１≦ｉ≦ｍ）とゲートラインＧＬｊ（１≦ｊ≦ｋ）とは、格子状に配列された電極配線であり、その交点（交差部）付近には、例えば、ゲートがゲートラインＧＬｊに、ソースがデータラインＤＬｉに接続されるスイッチング素子である図示しない薄膜トランジスタ（以下、ＴＦＴと称する）が形成されている。
【００７８】
ＴＦＴは、制御部４からの信号の各画素１への導通を、ＯN／ＯＦＦによって制御する。また、ＴＦＴは、多結晶シリコンからなる。
【００７９】
なお、画素１には、このＴＦＴや、ＴＦＴのドレインに一方の電極が接続された画素容量などが含まれている。
【００８０】
表示部５および両駆動回路２・３は、同一のガラス基板上にモノリシック形成されている。これにより、製造工程および配線容量の削減を図ることができる。
【００８１】
上記ＴＦＴは、多結晶シリコンからなるため、６００℃以下のプロセス温度で製造することができる。従って、ガラス基板として、歪み点が６００℃以下の通常のガラス基板を用いても、歪み点以上のプロセス温度に起因する基板の反りや撓みの発生を防止することができる。
【００８２】
また、ガラス基板は安価であり、また、ガラス基板は、大面積基板を容易に作製することができる。このため、１枚の大面積基板から多数のパネルを形成することができる。従って、安価な画像表示装置を提供することができる。
【００８３】
さらに、スイッチング素子として多結晶シリコンからなるＴＦＴを用いているため、ＴＦＴは大きくなる。従って、表示部５における表示面積を大きくすることができる。
【００８４】
なお、同一のガラス基板上には、両駆動回路２・３のうちのいずれかと、表示部５とが形成されていてもかまわない。
【００８５】
即ち、画像表示装置としては、両駆動回路２・３のうち少なくとも一方の駆動回路、および、ＴＦＴが、同一基板上に形成されていることが好ましい。
【００８６】
これにより、ＴＦＴと同一基板上の駆動回路と画素との間の信号線（データライン、ゲートライン）の数が増加しても、同一基板上に信号線が形成されるため基板外に信号線を出さなくてもよい。また、駆動回路とＴＦＴとを別個の基板上に形成した後にそれらの基板を組み立てる工程が不要である。
【００８７】
従って、信号線容量および画像表示装置の製造工程の削減を図ることができる。
【００８８】
以下、駆動回路３におけるシフトレジスタの構成の一例を図１に基づいて説明する。
【００８９】
フリップフロップＦ１〜Ｆｎ（ここでは、ｎは偶数）は、セット・リセット・フリップフロップ（ＳＲフリップフロップ）で構成されている。なお、このシフトレジスタには、制御部４で生成されたスタートパルスＳＰ、クロック信号ＣＫ・ＣＫＢが入力される。また、各フリップフロップＦ１〜Ｆｎ間、および、各フリップフロップＦ１〜Ｆｎと制御部４との間における、対応する各入力端子と出力端子との間は、配線によって接続されている。
【００９０】
なお、シフトレジスタにおけるフリップフロップの個数は、複数であれば特に限定されるものではない。
【００９１】
最終段のフリップフロップＦｎにおける出力端子Ｑと、最終段のフリップフロップＦｎにおけるリセット端子Ｒとの間の配線、即ち、最終段のフリップフロップＦｎにおける自段へのリセット信号の回路には、リセット端子Ｒへのリセット信号の入力を遅らせるために、遅延回路（遅延手段）１０であるＣＭＯＳインバータ（図３参照）が設けられている。
【００９２】
次に、シフトレジスタにおけるフリップフロップＦ１〜Ｆｎの動作について説明する。
【００９３】
クロック信号ＣＫは、奇数段目のフリップフロップＦ１，Ｆ３，…，Ｆｎ−１のクロック入力端子Ｃに与えられる。また、クロック信号ＣＫとは逆相のクロック信号ＣＫＢは、偶数数段目のフリップフロップＦ２，Ｆ４，…，Ｆｎのクロック入力端子Ｃに与えられる。
【００９４】
スタートパルスＳＰは、初段のフリップフロップＦ１のセット端子Ｓに入力される。すると、該フリップフロップＦ１の出力端子Ｑからは出力信号（パルス）Ｓ１が出力される。この出力信号Ｓ１は、フリップフロップＦ１に対応するゲートラインＧＬｊを介して、ゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にすると共に、次段のフリップフロップＦ２のセット端子Ｓにセット信号として入力される。
【００９５】
そして、フリップフロップＦ２の出力端子Ｑからは出力信号Ｓ２が出力される。出力信号Ｓ２は、上記フリップフロップＦ１からの出力信号Ｓ１と同様、対応するゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にし、次段のフリップフロップＦ３のセット端子Ｓにセット信号として入力されると共に、リセット信号として前段のフリップフロップＦ１のリセット端子Ｒに入力される。
【００９６】
以降同様に、フリップフロップＦ３〜Ｆｎ−１の出力端子Ｑからは出力信号Ｓ３〜Ｓｎ−１がそれぞれ出力され、また次段のフリップフロップＦ４〜Ｆｎのセット端子Ｓにセット信号として入力されるとともに、前段のフリップフロップＦ２〜Ｆｎ−２のリセット端子Ｒにリセット信号として入力される。
【００９７】
また、フリップフロップＦｎの出力端子Ｑからは、出力信号Ｓｎが出力される。この出力信号Ｓｎは、前段のフリップフロップＦｎ−１へのリセット信号として、フリップフロップＦｎ−１のリセット端子Ｒに入力されると共に、フリップフロップＦｎ自身（自段）へのリセット信号として自段のリセット端子Ｒに入力される。
【００９８】
ここで、最終段のフリップフロップＦｎにおいては、図３に示すように、出力端子Ｑからリセット端子Ｒまでの間に、遅延回路１０として、ＣＭＯＳインバータ（インバータ）が設けられている。
【００９９】
リセット信号としての出力信号Ｓｎ（以下、リセット信号Ｓｎと称する）は、インバータを介することにより、その入力波形が鈍る。これにより、リセット信号Ｓｎは遅延し、従って、インバータが設けられていない場合と比較すると、リセット信号Ｓｎが自段のリセット端子Ｒに入力されるのが遅くなる。
【０１００】
リセット信号Ｓｎが遅延する遅延時間は、インバータにおけるｎ型トランジスタまたはｐ型トランジスタのチャネル幅もしくはチャネル長を変えることにより、任意に設定することができる。
【０１０１】
例えば、リセット信号Ｓｎがローの場合、初段のインバータにおいては、波形の立ち上がりを鈍らせるため、ｐ型トランジスタの特性を変える（例えば、抵抗値を増加させ、チャネルを通過する電流量を低下させる）ように、２段目のインバータにおいては、波形の立ち下がりを鈍らせるため、ｎ型トランジスタの特性を変える（例えば、抵抗値を増加させ、チャネルを通過する電流量を低下させる）ように、トランジスタのチャネル幅またはチャネル長を設定する。
【０１０２】
なお、チャネル幅およびチャネル長の設定は、所望の遅延時間に応じて、インバータごとに設定すればよい。また、インバータの数についても、特に限定されるものではなく、所望の遅延時間に応じて設ければよい。
【０１０３】
従って、図６で示すように、フリップフロップＦ１はスタートパルスＳＰがハイレベルのアクティブとなっている状態で、クロック信号ＣＫの立ち上がりタイミングでセットされる。そして、以降の各フリップフロップＦ２〜Ｆｎは、クロック信号ＣＫの半周期毎にセットされ、パルスを順次シフトしていく。
【０１０４】
即ち、各フリップフロップＦ１〜Ｆｎ−１は、次段のフリップフロップＦ２〜Ｆｎがセットされると、その出力でリセットされる。
【０１０５】
また、最終段のフリップフロップＦｎは、自段の出力信号Ｓｎを出力した直後に、該自段の出力信号Ｓｎでリセットされる。
【０１０６】
即ち、フリップフロップＦｎ−１の出力信号Ｓｎ−１がローになると最終段のフリップフロップＦｎがセットされる。そして、クロック信号ＣＫＢに同期して、最終段のシフトレジスタＦｎの出力信号Ｓｎがローになる。このとき、上述したように、出力信号Ｓｎは、フリップフロップＦｎ−１へのリセット信号として、フリップフロップＦｎ−１のリセット端子Ｒに入力されると共に、フリップフロップＦｎ自身（自段）へのリセット信号として自段のリセット端子Ｒに入力される。
【０１０７】
ここで、例えば、フリップフロップＦｎ−１より、最終段のフリップフロップＦｎの動作の方が先に停止し（リセットされ）、このため、フリップフロップＦｎ−１にリセットがかからない場合、フリップフロップＦｎ−１は動作しつづけ、フリップフロップＦｎ−１に対応するゲートラインＧＬｊにおいて所望の走査信号が得られない。
【０１０８】
しかしながら、以上のように、シフトレジスタに上述したような遅延回路１０が設けられていることによって、最終段のフリップフロップＦｎのリセットが、最終段より１つ前段のフリップフロップＦｎ−１のリセットと同時、または、最終段より１つ前段のフリップフロップＦｎ−１のリセットより後に行われる。
【０１０９】
即ち、最終段のフリップフロップＦｎより、その前段のフリップフロップＦｎ−１の動作の方が先に停止することとなる。
【０１１０】
これにより、シフトレジスタの誤動作を回避することができる。従って、例えば、画像表示装置において回路が誤動作することなく、所望の走査信号が得られる画像表示装置を提供することができる。この結果、表示品位の良好な画像表示装置を提供することができる。
【０１１１】
また、遅延回路１０は、上述したように、最終段のフリップフロップＦｎにおける自段へのリセット信号Ｒを遅延することができ、フリップフロップＦｎ−１より、最終段のフリップフロップＦｎの動作の方が先に停止することがなければ、特に限定されるものではない。例えば、配線抵抗、配線容量およびインバータのうちいずれかを組み合わせて、あるいはそれら全てを用いて、遅延回路１０を構成してもよい。
【０１１２】
さらに、組み合わせるインバータの数についても特に限定されるものではない。
【０１１３】
ここで、遅延回路１０として、配線抵抗、配線容量、および２段のインバータが設けられている例を図４に示す。このような場合、リセット信号Ｓｎが遅延する遅延時間は、配線面積や配線長を調節することにより、変えることができる。
【０１１４】
また、遅延回路１０として、配線抵抗および配線容量が設けられている例を図５に示す。このような場合、リセット信号Ｓｎが遅延する遅延時間は、配線面積や配線長を調節することにより、変えることができる。
【０１１５】
以下、画像表示装置における表示原理について説明する。
【０１１６】
画像表示装置は、映像信号ＤＡＴを、駆動回路２でサンプリングした後、そのサンプリングされた映像信号ＤＡＴをデータラインＤＬ１〜ＤＬｍを介して各画素１に供給することにより、表示部５において画像を表示することができる。
【０１１７】
例えば、ゲートラインＧＬ１を水平走査する場合、そのゲートラインＧＬ１にＴＦＴをＯＮ状態にするゲート電圧が印加される。このとき、その他のゲートラインＧＬ２・ＧＬ３…ＧＬｋはＴＦＴをＯＦＦ状態にするゲート電圧が印加されている。こうして、ゲートラインＧ１の水平走査のときには、そのゲートラインＧＬ１のみのＴＦＴがＯＮ状態となり、データラインを介してサンプリングされた映像信号ＤＡＴがゲートラインＧＬ１の画素１に供給される。表示部５（表示画面）全体を一回走査する１フレーム期間中、即ち、次のゲート電圧が印加されるまでは、そのときの画素が保持される。なお、１フレーム期間とは、表示部５において、１表示画面を上から下まで１回垂直走査することをいう。
【０１１８】
このようにして、ゲートラインＧＬ１から順次走査し、このときすべてのデータラインＤＬ１〜ＤＬｍにそれぞれの画素の駆動状態に合わせた信号電圧（データ信号）を印加していけば、必要な画素をすべて表示することができる。
【０１１９】
ここで、制御部４からデータ駆動回路２までの間、各画素への映像信号ＤＡＴは時分割で伝送されており、データ駆動回路２は、タイミング信号となる所定の周期のクロック信号ＣＫ・ＣＫＢとスタートパルスＳＰとに基づいたタイミングで、映像信号ＤＡＴから、各画素ＰＩＸへの映像データを抽出する。
【０１２０】
具体的には、シフトレジスタが、制御部４からのクロック信号ＣＫ・ＣＫＢに同期してスタートパルスＳＰを順次シフトすることによって、所定の間隔ずつタイミングが異なる出力信号を生成し、その各出力信号が示すタイミングで映像信号ＤＡＴをサンプリングして、各データラインＤＬ１〜ＤＬｍへ出力する。
【０１２１】
同様に、ゲート駆動回路３では、シフトレジスタが、制御部４からのクロック信号ＣＫ・ＣＫＢに同期してスタートパルスＳＰを順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号（上記出力信号Ｓ１〜Ｓｎ−１に対応）を各ゲートラインＧＬ１〜ＧＬｋへ出力する。
【０１２２】
以上のように、駆動回路３に上記シフトレジスタが備えられている場合、駆動回路３におけるシフトレジスタの全フリップフロップＦ１〜Ｆｎについてリセットすることができる。即ち、回路が誤動作して、最終段より１つ前段のフリップフロップＦｎ−１が動作し続けることを防止することができる。
【０１２３】
従って、最終のゲートラインＧＬｋに、画素１を駆動するための所望の走査信号を得ることができる。
【０１２４】
また、駆動回路２に上記シフトレジスタが備えられている場合、駆動回路２におけるシフトレジスタの全フリップフロップについてリセットすることができる。即ち、回路が誤動作して、最終段より１つ前段のフリップフロップが動作し続けることを防止することができる。
【０１２５】
従って、最終のデータラインＤＬｍにおいてデータ信号の所望のサンプリング波形を得ることができる。
【０１２６】
さらに、画像表示装置における消費電力の低下を図ることができる。また、シフトレジスタの回路規模を小さくすることができ、これにより、画像表示装置において狭額縁化を図ることができる。
【０１２７】
なお、本実施の形態においては、シフトレジスタは、両駆動回路２・３に備えられているとしたが、これに限定されるものではなく、例えば、いずれか一方の駆動回路に設けられているようにしてもかまわない。
【０１２８】
また、最終段のフリップフロップＦｎがリセットするフリップフロップの数は特に限定されるものではなく、自段を含む２個（フリップフロップＦｎ・Ｆｎ−１）でなくてもかまわない。例えば、自段を含む３個（フリップフロップＦｎ−２〜Ｆｎ）の場合を以下の実施の形態２において説明する。
【０１２９】
〔実施の形態２〕
本発明の他の実施の一形態について図２、図７および図８に基づいて説明すれば、以下の通りである。なお、本実施の形態において、実施の形態１における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【０１３０】
図７に基づいて、駆動回路３（図２参照）におけるシフトレジスタの構成の一例を説明する。
【０１３１】
フリップフロップＦ１〜Ｆｎ（ここでは、ｎは偶数）は、実施の形態１と同様、セット・リセット・フリップフロップ（ＳＲフリップフロップ）で構成されている。なお、このシフトレジスタには、制御部４（図２参照）で生成されたスタートパルスＳＰ、クロック信号ＣＫ・ＣＫＢが入力される。また、各フリップフロップＦ１〜Ｆｎ間、および、各フリップフロップＦ１〜Ｆｎと制御部４との間における、対応する各入力端子と出力端子との間は、配線によって接続されている。
【０１３２】
なお、シフトレジスタにおけるフリップフロップの個数は、複数であれば特に限定されるものではない。
【０１３３】
最終段のフリップフロップＦｎにおける出力端子Ｑと、最終段のフリップフロップＦｎにおけるリセット端子Ｒとの間の配線、即ち、最終段のフリップフロップＦｎにおける自段へのリセット信号の回路には、リセット端子Ｒへのリセット信号の入力を遅らせるために、遅延回路（遅延手段）１０であるＣＭＯＳインバータ（図３参照）が設けられている。
【０１３４】
次に、シフトレジスタにおけるフリップフロップＦ１〜Ｆｎの動作について説明する。
【０１３５】
クロック信号ＣＫは、奇数段目のフリップフロップＦ１，Ｆ３，…，Ｆｎ−１のクロック入力端子Ｃに与えられる。また、クロック信号ＣＫとは逆相のクロック信号ＣＫＢは、偶数数段目のフリップフロップＦ２，Ｆ４，…，Ｆｎのクロック入力端子Ｃに与えられる。
【０１３６】
スタートパルスＳＰは、初段のフリップフロップＦ１のセット端子Ｓに入力される。すると、該フリップフロップＦ１の出力端子Ｑからは出力信号（パルス）Ｓ１が出力される。この出力信号Ｓ１は、フリップフロップＦ１に対応するゲートラインＧＬｊを介して、ゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にすると共に、次段のフリップフロップＦ２のセット端子Ｓにセット信号として入力される。
【０１３７】
続いて、フリップフロップＦ２の出力端子Ｑからは出力信号Ｓ２が出力される。出力信号Ｓ２は、上記フリップフロップＦ１からの出力信号Ｓ１と同様、対応するゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にし、次段のフリップフロップＦ３のセット端子Ｓにセット信号として入力される。
【０１３８】
その後、フリップフロップＦ３の出力端子Ｑからは出力信号Ｓ３が出力される。出力信号Ｓ３は、対応するゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にし、次段のフリップフロップＦ４のセット端子Ｓにセット信号として入力されると共に、リセット信号として２個前段のフリップフロップＦ１のリセット端子Ｒに入力される。
【０１３９】
以降同様に、フリップフロップＦ４〜Ｆｎ−２の出力端子Ｑからは出力信号Ｓ４〜Ｓｎ−２がそれぞれ出力され、対応するゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にし、また次段のフリップフロップＦ５〜Ｆｎ−１のセット端子Ｓにセット信号として入力されるとともに、２個前段のフリップフロップＦ２〜Ｆｎ−４のリセット端子Ｒにリセット信号として入力される。
【０１４０】
そして、フリップフロップＦｎ−１の出力端子Ｑからは、出力信号Ｓｎ−１が出力される。この出力信号Ｓｎ−１は、ゲートラインＧＬｊに出力されることはなく、次段のフリップフロップＦｎのセット端子Ｓにセット信号として入力されるとともに、２個前段のフリップフロップＦｎ−３へのリセット信号として、フリップフロップＦｎ−３のリセット端子Ｒに入力される。
【０１４１】
また、フリップフロップＦｎの出力端子Ｑからは、出力信号Ｓｎが出力される。この出力信号Ｓｎは、前段および２個前段のフリップフロップＦｎ−１・Ｆｎ−２へのリセット信号として、フリップフロップＦｎ−１・Ｆｎ−２へのリセット端子Ｒに入力されると共に、フリップフロップＦｎ自身（自段）へのリセット信号として自段のリセット端子Ｒに入力される。
【０１４２】
ここで、最終段のフリップフロップＦｎにおいては、実施の形態１と同様、出力端子Ｑからリセット端子Ｒまでの間に、遅延回路１０が設けられている。
【０１４３】
これにより、フリップフロップＦｎは、自段に対するリセットを、他の段のフリップフロップに対するリセットより、遅らせることができる。
【０１４４】
ここで、さらに、図７に示すシフトレジスタの動作について、図８に示すタイミングチャートに基づいて説明する。
【０１４５】
図８に示すように、フリップフロップＦ１はスタートパルスＳＰがハイレベルのアクティブとなっている状態で、クロック信号ＣＫの立ち上がりタイミングでセットされる。そして、以降の各フリップフロップＦ２〜Ｆｎは、クロック信号ＣＫの半周期毎にセットされ、パルスを順次シフトしていく。
【０１４６】
即ち、各フリップフロップＦ１〜Ｆｎ−２は、２個後段のフリップフロップＦ３〜Ｆｎがセットされると、その出力でリセットされる。
【０１４７】
また、フリップフロップＦｎ−１は、次段（１個後段）のＦｎの出力でリセットされる。
【０１４８】
さらに、最終段のフリップフロップＦｎは、自段の出力信号Ｓｎを出力した直後に、該自段の出力信号Ｓｎでリセットされる。
【０１４９】
即ち、フリップフロップＦｎ−１の出力信号Ｓｎ−１がローになると最終段のフリップフロップＦｎがセットされる。そして、クロック信号ＣＫＢに同期して、最終段のシフトレジスタＦｎの出力信号Ｓｎがローになる。このとき、上述したように、出力信号Ｓｎは、フリップフロップＦｎ−２・Ｆｎ−１へのリセット信号として、フリップフロップＦｎ−２・Ｆｎ−１のリセット端子Ｒに入力されると共に、フリップフロップＦｎ自身（自段）へのリセット信号として自段のリセット端子Ｒに入力される。
【０１５０】
ここで、例えば、フリップフロップＦｎ−２・Ｆｎ−１より、最終段のフリップフロップＦｎの動作の方が先に停止し（リセットされ）、このため、フリップフロップＦｎ−２・Ｆｎ−１にリセットがかからない場合、フリップフロップＦｎ−２・Ｆｎ−１は動作しつづけることとなる。このような場合、フリップフロップＦｎ−２に対応するゲートラインＧＬｊにおいて所望の走査信号が得られない。
【０１５１】
しかしながら、以上のように、シフトレジスタに上述したような遅延回路１０が設けられていることによって、最終段のフリップフロップＦｎのリセットが、最終段より１つおよび２つ前段のフリップフロップＦｎ−１・Ｆｎ−２のリセットと同時、または、最終段より１つおよび２つ前段のフリップフロップＦｎ−１・Ｆｎ−２のリセットより後に行われる。
【０１５２】
即ち、最終段のフリップフロップＦｎより、フリップフロップＦｎ−２の動作の方が先に停止することとなる。
【０１５３】
これにより、シフトレジスタの誤動作を回避することができる。従って、例えば、画像表示装置において回路が誤動作することなく、所望の走査信号が得られる画像表示装置を提供することができる。この結果、表示品位の良好な画像表示装置を提供することができる。
【０１５４】
また、遅延回路１０は、上述したように、最終段のフリップフロップＦｎにおける自段へのリセット信号Ｒを遅延することができ、フリップフロップＦｎ−２、即ち、いずれかのゲートラインＧＬｊに走査信号を出力するフリップフロップより、最終段のフリップフロップＦｎの動作の方が先に停止することがなければ、特に限定されるものではない。
【０１５５】
ここで、フリップフロップＦ１〜Ｆｎ−２は、２個後段（次々段）のフリップフロップＦ３〜Ｆｎからのリセット信号によりリセットされるため、フリップフロップＦ１〜Ｆｎ−２からの出力信号Ｓ１〜Ｓｎ−２は、実施の形態１におけるフリップフロップと比較すると、出力波形は２倍の長さとなる。
【０１５６】
また、例えば、ゲートラインＧＬｊに対応するＰ段の出力信号が必要な場合、シフトレジスタの構成は、Ｐ＋（最終段のフリップフロップＦｎからの出力信号Ｓｎによりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップの数）段、即ち、ここではＰ＋２段の構成となる。
【０１５７】
なお、本実施の形態においては、あるフリップフロップ（１段目からｎ−２段目まで）に注目した場合、そのフリップフロップのリセットは、２個後段のフリップフロップからの出力信号（リセット信号）により行われる場合を例に挙げて説明したが、これに限定されるものではない。
【０１５８】
例えば、３個以上（Ｑ個）後段のフリップフロップからの出力信号により、リセットを行ってもかまわない。この場合、最終段のフリップフロップＦｎからの出力信号Ｓｎは、自段から、自段よりＱ個前段のフリップフロップまでをリセットすることになる。
【０１５９】
以上のように、本実施の形態のシフトレジスタは、複数段（ｎ段）からなるフリップフロップＦ１〜Ｆｎを備え、最終段を含む複数のフリップフロップ（フリップフロップＦｎ−２〜Ｆｎ）のリセットを、最終段のフリップフロップＦｎからの出力信号を各フリップフロップＦｎ−２〜Ｆｎに入力することによって行うシフトレジスタであって、最終段のフリップフロップＦｎのリセットが、最終段のフリップフロップＦｎからの出力信号によりリセットされるフリップフロップのＦｎ−２〜Ｆｎうち最終段のフリップフロップＦｎを除く他のフリップフロップＦｎ−２・Ｆｎ−１のリセットと同時、または、該他のフリップフロップＦｎ−２・Ｆｎ−１のリセットより後に行われる。
【０１６０】
また、最終段のフリップフロップＦｎからの出力信号によりリセットされるフリップフロップ（Ｆｎ−２〜Ｆｎ）の数が最終段も含めてＮ個（３個）のとき、上記複数段からなるフリップフロップＦ１〜Ｆｎのうち、上記Ｎ個のフリップフロップを除くフリップフロップＦ１〜Ｆｎ−３のリセットは、それぞれ自段より（Ｎ−１）個（２個）後段のフリップフロップからの出力信号が入力されることにより行われる。
【０１６１】
さらに、上記シフトレジスタは、最終段のフリップフロップＦｎが、フリップフロップＦｎ−２・Ｆｎ−１と同時、または、駆動回路２または駆動回路３に信号を供給するフリップフロップＦｎ−２・Ｆｎ−１よりも後にリセットされる。
【０１６２】
これにより、最終段のフリップフロップＦｎのリセットが、フリップフロップＦｎ−２・Ｆｎ−１のリセットより先に行われることがない。従って、フリップフロップＦｎ−２・Ｆｎ−１がリセットされずに動作しつづけるなどの回路の誤動作を防止することができる。
【０１６３】
従って、回路が誤動作することなく、所望の走査信号が得られる表示装置を提供することができる。
【０１６４】
なお、本実施の形態においては、シフトレジスタが駆動回路３に備えられていることを例に挙げて示しているが、これに限定されるものではなく、駆動回路２に備えられていても良いし、両方の駆動回路２・３に設けられるようにしても良い。
【０１６５】
また、上記シフトレジスタは双方向走査が可能なものであってもかまわない。双方向走査が可能なシフトレジスタの構成については、以下の実施の形態３において説明する。
【０１６６】
〔実施の形態３〕
本発明のさらに他の実施の一形態について図１、図２、図９および図１０に基づいて説明すれば、以下の通りである。なお、本実施の形態において、実施の形態１における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【０１６７】
図９に基づいて、双方向走査を実現するシフトレジスタの構成の一例を説明する。このような双方向走査可能なシフトレジスタは、駆動回路２（図２参照）に適用することにより、左右両方向の水平方向走査を実現することができる。また、駆動回路３（図２参照）に適用することにより、上下両方向の垂直方向走査を実現することができる。
【０１６８】
図９に示すシフトレジスタは、駆動回路２（図２参照）に備えられている。シフトレジスタは、セット・リセットタイプのフリップフロップ（ＳＲフリップフロップ）であり、複数のフリップフロップ（フリップフロップＦ０〜Ｆｎ＋１）を備えている。なお、フリップフロップの数は複数であれば特に限定されるものではない。
【０１６９】
フリップフロップＦ１とフリップフロップＦｎとの間は、フリップフロップＦｉ・Ｆｉ＋１と同様の構成のフリップフロップが複数備えられており、双方向走査（ここでは、左右方向の走査）に対応可能な構成となっている。
【０１７０】
シフトレジスタにおいて両端のフリップフロップＦ０・Ｆｎ＋１は、それぞれ左右方向の最終段となっている。
【０１７１】
走査方向が右（ｒ）方向の場合における最終段のフリップフロップＦｎ＋１の出力端子Ｑとリセット端子Ｒとの間の配線、即ち、フリップフロップＦｎ＋１における自段へのリセット信号の回路には、リセット端子Ｒへのリセット信号の入力を遅らせるために、遅延回路（遅延手段）１０（実施の形態１参照）が設けられている。
【０１７２】
同様に、走査方向が左（ｌ）方向の場合における最終段のフリップフロップＦ０の出力端子Ｑとリセット端子Ｒとの間の配線、即ち、フリップフロップＦ０における自段へのリセット信号の回路には、リセット端子Ｒへのリセット信号の入力を遅らせるために、上記遅延回路１０と構成が同じである遅延回路（遅延手段）１１が設けられている。
【０１７３】
また、各フリップフロップＦ０〜Ｆｎ＋１におけるセット端子Ｓおよびリセット端子Ｒには、アナログスイッチ（以下、スイッチと称する）４０・５０としての回路が接続されている。
【０１７４】
スイッチ（走査方向切換手段）４０・５０は、制御部４（図２参照）からシフトレジスタに入力された走査方向制御信号に基づいて、いずれか一方が開放される。これにより、走査方向が切り換えられ、走査方向に応じたフリップフロップに、信号（スタートパルス、クロック信号）が入力される。
【０１７５】
このスイッチ４０・５０は、本シフトレジスタにおいては、フリップフロップＦｉのセット端子Ｓおよびリセット端子Ｒが各走査方向に対応した独立の入力端子の構成となっていない、即ち、左右方向ごとに各々の入力端子を設けているわけではないため、双方向の走査を実現するために、各走査方向に対応した信号のみを各端子に入力させるのに必要な構成である。
【０１７６】
例えば、スイッチ４０が開放された場合、回路は、スイッチ５０によって遮断されると共にスイッチ４０によって導通状態となるため、走査方向は右方向となる。この場合、スタートパルスＳＰはフリップフロップＦ１に入力されて順次シフトされる。即ち、図１で示したフリップフロップＦ１〜Ｆｎと同様の働きをすることとなる。なお、図９に示すフリップフロップＦｎ＋１が、図１に示すＦｎに対応し、フリップフロップＦｎ＋１およびフリップフロップＦｎをリセットする。
【０１７７】
また、最終段のフリップフロップＦ０・Ｆｎ＋１には、電源が供給されている。即ち、フリップフロップＦ０のセット端子Ｓにはスイッチ４０を介して電源２２が、リセット端子Ｒにはスイッチ４０を介して電源２４が接続されている。フリップフロップＦｎ＋１のセット端子Ｓにはスイッチ５０を介して電源２１が、リセット端子Ｒにはスイッチ５０を介して電源２３が接続されている。
【０１７８】
電源（停止手段）２１・２２はハイ（正）側電源を供給するものであり、これにより、セット端子Ｓに入力される信号（セット信号）の電位はＶＤＤ（所定の電位、固定電位）で一定となる。また、電源（停止手段）２３・２４はロー（負）側電源を供給するものであり、これらにより、リセット端子Ｒに入力される信号（リセット信号）の電位はＶＳＳ（所定の電位、固定電位）で一定となる。
【０１７９】
ここで、図９中に示すセット信号Set（Set（l１〜lｎ），Set（r１〜rｎ））とは、フリップフロップＦ１〜Ｆｎの出力端子Ｑから出力される出力信号Ｓ１〜Ｓｎであり、次段のフリップフロップのセット端子Ｓに入力される信号である。
【０１８０】
図９中に示すリセット信号Ｒ（Ｒ（l０〜lｎ−１），Ｒ（r２〜rｎ＋１））とは、フリップフロップＦ０〜Ｆｎ−１（走査方向が左方向の場合）・フリップフロップＦ２〜Ｆｎ＋１（走査方向が右方向の場合）のリセット端子Ｒから出力される信号であり、前段のフリップフロップをリセットする信号である。
【０１８１】
また、セット信号Setおよびリセット信号Ｒの引数は、走査方向（右（r）または左（l））とその信号が出力されたフリップフロップとを示すものである。例えば、セット信号Set（lｉ＋１）において、lは走査方向が左方向であり、ｉ＋１はフリップフロップＦｉ＋１からの出力であることを示す。即ち、セット信号Set（lｉ＋１）は、走査方向が左方向の場合に、フリップフロップＦｉ＋１の出力端子Ｑから出力され、次段、即ちフリップフロップＦｉのセット端子Ｓに入力される。
【０１８２】
なお、図９は、走査方向が右方向の場合にスイッチ４０によって導通状態となる配線を実線で、また、走査方向が左方向の場合にスイッチ５０によって導通状態となる配線を点線で示す。即ち、本実施の形態に係るシフトレジスタは、実施の形態１に記載した構成のシフトレジスタを、双方向において実現する構成となっている。
【０１８３】
以下、シフトレジスタの動作の一例として、走査方向が左（l）方向（左方向走査）の場合について説明する。
【０１８４】
左方向走査（図中、点線で示す）の場合、スタートパルスＳＰがフリップフロップＦｎに入力されると、クロック信号ＣＫに応じてパルスがＦｎ〜Ｆ１により左方向に順次シフトされる。即ち、各フリップフロップＦｎ〜Ｆ１は、次段のフリップフロップＦｎ−１〜Ｆ０がセットされると、その出力でリセットされる。また、最終段のフリップフロップＦ０は、自段の出力信号によりリセットされる。
【０１８５】
このように、左方向走査の場合、シフトレジスタの駆動にフリップフロップＦｎ＋１は寄与しない。そこで、本シフトレジスタにおいては、駆動に寄与しないフリップフロップＦｎ＋１が動作しないよう、フリップフロップＦｎ＋１に電源２１・２３を接続している。
【０１８６】
ここで、駆動に寄与しないフリップフロップＦｎ＋１に電源２１・２３を接続しない構成を比較例として、その動作を説明する。
【０１８７】
比較例におけるフリップフロップＦｎ＋１の回路構成を図１０に示す。同図に示すように、フリップフロップＦｎ＋１は、左方向走査の駆動に寄与しないため、セット端子Ｓおよびリセット端子Ｒには右方向走査のためのスイッチを備えた回路のみとなる。
【０１８８】
即ち、比較例においては、左方向走査の場合、フリップフロップＦｎ＋１のスイッチを閉じた状態にすることによりその動作を停止させ、右方向走査の場合、フリップフロップＦｎ＋１のスイッチを開いた状態にすることによりその動作を停止させる。即ち、左方向走査の場合、フリップフロップＦｎ＋１には、フリップフロップＦｎからのセット信号がかからないようにすることができる。
【０１８９】
このような構成では、左方向走査の場合、フリップフロップＦｎ＋１は走査方向制御信号によりスイッチが閉じて遮断されるため、フリップフロップＦｎ＋１のセット端子Ｓおよびリセット端子Ｒがフローティングになる。
【０１９０】
入力端子がフローティングになると、入力端子の電位が不安定になり、ある瞬間にフリップフロップＦｎ＋１がセットされ動作する虞がある。
【０１９１】
この場合、フリップフロップＦｎ＋１は、自身の自己リセット機能によって瞬時にリセットされるが、再びフローティング状態に陥るため再びセットされる。これらのセット・リセットの繰り返しにより、フリップフロップＦｎ＋１は常時動作し続ける虞がある。
【０１９２】
また、フリップフロップＦｎ＋１がセットされる度に、その前段のフリップフロップＦｎのリセット端子Ｒにリセット信号を入力しにいくことになる。これにより、リセット信号の選択回路であるスイッチを有しているといえども、回路の誤動作を生む虞はある。
【０１９３】
さらに、入力端子がフローティングになることで、フリップフロップＦｎ＋１内においてセット信号が入力されるトランジスタのゲートにかかる電圧が中間電位になり、さらにゲート−ソース間電圧が早い周波数で振動してしまう虞がある。
【０１９４】
これにより、トランジスタの耐圧が悪くなり、最終的にはトランジスタが破壊されてしまうということとなる。このとき、例えば、破壊されたトランジスタが常に電流を流し続ける状態となると、右方向走査において、最終段のフリップフロップＦｎ＋１にセットがかかり続けるという誤動作が生じてしまう。
【０１９５】
あるいは、破壊されたトランジスタが全く電流を流すことができない状態となると、右方向走査において、最終段のフリップフロップＦｎ＋１にセットがかからなくなり、前段のフリップフロップＦｎの動作が停止しなくなるという誤動作が生じてしまう。
【０１９６】
このように、トランジスタの耐圧が悪くなることにより、例えば最終段のフリップフロップがシフトレジスタとして働かなくなる。即ち、トランジスタの耐圧が悪くなることによりトランジスタが破壊されると、シフトレジスタがその機能を失うこととなる。
【０１９７】
しかしながら、本シフトレジスタは、図９に示すように、フリップフロップＦｎ＋１において電源２１・２３を備え、セット端子Ｓおよびリセット端子Ｒに入力する信号の電位を一定にする（固定する）ことができる。
【０１９８】
従って、走査方向制御信号に基づき、左方向走査のときスイッチ４０により非導通状態となっているフリップフロップＦｎ＋１に安定して電源を供給し続けることができ、フローティング状態を回避することができる。
【０１９９】
即ち、左方向走査において、フリップフロップＦｎ＋１のセット端子Ｓには、駆動回路の正側電源である電源２１によりＶＤＤを供給し続けることでセット信号を非アクティブにしている。これにより、フリップフロップＦｎ＋１にセットがかからないようにすることができる。従って、左方向走査においてフリップフロップＦｎ＋１は動作することがない。
【０２００】
また、フリップフロップＦｎ＋１のリセット端子Ｒにおいても、駆動回路の負側電源である電源２３によりＶＳＳを供給し続けることでリセット信号をアクティブにしている。これにより、フリップフロップＦｎ＋１にリセットがかかるため、万が一、セットがかかったとしてもフリップフロップＦｎ＋１は停止することができる。
【０２０１】
なお、右方向走査においては、フリップフロップＦ０がフリップフロップＦｎ＋１と同様の構成を有して同様の働きをすることとなり、電源２２が電源２１と、電源２４が電源２３と同様の働きをする。
【０２０２】
また、セット端子Ｓおよびリセット端子Ｒに入力される信号の固定電位は、セット信号を非アクティブに、リセット信号をアクティブにする電位であれば、特に限定されるものではない。
【０２０３】
さらに、最終段のフリップフロップＦ０・Ｆｎ＋１が自段と共にリセットするフリップフロップの数についても、特に限定されるものではない。
【０２０４】
例えば、実施の形態２に記載のように、走査方向において最終段のフリップフロップからの出力が、最終段、最終段より１つ前段、および、最終段より２つ前段のフリップフロップのリセットを行う場合、各走査方向の最終段および該最終段より１つ前段のフリップフロップ（即ち、外部に出力信号を出力しないフリップフロップ）が図９に示すフリップフロップＦｎ＋１と同様の電源（電源２１・２３）を備えていることにより、双方向走査が可能な構成のシフトレジスタであっても、図９に示す構成のシフトレジスタと同様の効果を得ることができる。
【０２０５】
また、本実施の形態においては、遅延回路１０・１１（遅延手段）を備える構成としたが、これに限定されるものではない。例えば、図９に示す構成において、遅延回路１０・１１を備えていない構成においても、シフトレジスタにおいて、回路の誤動作を防止することができる。
【０２０６】
即ち、この構成によれば、出力信号を外部に出力しないフリップフロップ（例えば、各走査方向において動作に寄与しないフリップフロップ（右方向走査の場合）Ｆ０・（左方向走査の場合）Ｆｎ＋１）が動作することがない。また、上記のフリップフロップの入力端子（セット端子・リセット端子）がフローティング状態になることがないため、信号が入力されるトランジスタが良好に動作する。
【０２０７】
以上のように、本シフトレジスタは、同一のフリップフロップ（フリップフロップＦ１〜Ｆｎ）を用いた双方向走査が可能であり、複数段のフリップフロップフリップフロップＦ０〜Ｆｎ＋１）のうち、出力信号を外部に出力しないフリップフロップＦ０・Ｆｎ＋１が、自身を動作させないための電源２１〜２４を備えている。
【０２０８】
これにより、出力信号を外部に出力しないフリップフロップ、即ち、駆動に寄与しないフリップフロップ（フリップフロップＦ０・Ｆｎ＋１）が動作することがない。
【０２０９】
また、例えば、駆動に寄与しないフリップフロップ（右方向走査の場合）Ｆ０・（左方向走査の場合）Ｆｎ＋１の入力端子（セット端子・リセット端子）がフローティング状態になることがないため、信号が入力されるトランジスタが良好に動作する。従って、前段のフリップフロップＦ１・Ｆｎがリセットできない等の誤動作を防止することができる。
【０２１０】
電源２１・２２は、フリップフロップＦ０・Ｆｎ＋１をセットするセット信号を非アクティブに、電源２３・２４は、フリップフロップＦ０・Ｆｎ＋１リセットするリセット信号をアクティブにするために、セット信号およびリセット信号をそれぞれ所定の電位に固定する電源である。
【０２１１】
これにより、セット信号を常時非アクティブに、リセット信号を常時アクティブにすることができる。従って、駆動に寄与しないフリップフロップＦ０・Ｆｎ＋１が動作することはなく、回路の誤動作を防止できる。
【０２１２】
また、各フリップフロップＦ０〜Ｆｎ＋１は、走査方向を切り換えるためのスイッチ４０・５０を備えている。
【０２１３】
これにより、同じフリップフロップを用いた簡単な構成で、双方向走査を可能とすることができる。また、駆動に寄与しないフリップフロップＦ０・Ｆｎ＋１が両端に備えられている構成において、左方向走査の場合はフリップフロップＦｎ＋１（右端のフリップフロップ）が、右方向走査の場合はフリップフロップＦ０（左端のフリップフロップ）が動作しないように切り換えることができる。
【０２１４】
なお、本発明は上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
【０２１５】
【発明の効果】
本発明のシフトレジスタは、以上のように、複数段からなるフリップフロップを備え、最終段を含む複数のフリップフロップのリセットを、最終段のフリップフロップからの出力信号を各フリップフロップに入力することによって行うシフトレジスタであって、上記最終段のフリップフロップのリセットが、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップのリセットと同時、または、該他のフリップフロップのリセットより後に行われる構成である。
【０２１６】
例えば、最終段のフリップフロップのリセットが、最終段より１つ前段のフリップフロップのリセットと同時、または、最終段より１つ前段のフリップフロップのリセットより後に行われる構成である。
【０２１７】
また、具体的には、上記のシフトレジスタは、最終段のフリップフロップにおける出力信号の出力端子と、最終段のフリップフロップにおける出力信号の入力端子とを接続する配線には、出力信号の入力端子への入力を遅延させる遅延手段を備えている構成である。
【０２１８】
これにより、最終段のフリップフロップのリセットが、他の（例えば、最終段より１つ前段の）フリップフロップのリセットより先に行われることがない。従って、他の（例えば、最終段より１つ前段の）フリップフロップがリセットされずに動作しつづけるなどの回路の誤動作を防止することができる。
【０２１９】
従って、例えば、上記シフトレジスタをデータ駆動回路やゲート駆動回路に備える表示装置において回路が誤動作することなく、所望のサンプリング波形や走査信号が得られる表示装置を提供することができるといった効果を奏する。
【０２２０】
本発明のシフトレジスタは、複数段からなるフリップフロップを備え、最終段を含む複数のフリップフロップのリセットは、最終段のフリップフロップからの出力信号を各フリップフロップに入力することによって行うシフトレジスタであって、同一のフリップフロップを用いた双方向走査が可能であり、上記複数段のフリップフロップのうち、出力信号を外部に出力しないフリップフロップが、自身を動作させないための停止手段を備えている構成である。
【０２２１】
これにより、出力信号を外部に出力しないフリップフロップ（例えば、各走査方向における最終段のフリップフロップ）が動作することがない。
【０２２２】
また、例えば、各走査方向において動作に寄与しないフリップフロップの入力端子（セット端子・リセット端子）がフローティング状態になることがないため、信号が入力されるトランジスタが良好に動作するといった効果を奏する。
【０２２３】
本発明のシフトレジスタは、各走査方向において最終段のフリップフロップのリセットが、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップのリセットと同時、または、該他のフリップフロップのリセットより後に行われる構成である。
【０２２４】
これにより、最終段のフリップフロップのリセットが、他のフリップフロップのリセットより先に行われることがない。従って、他のフリップフロップがリセットされずに動作しつづけるなどの回路の誤動作を防止することができるといった効果を奏する。
【０２２５】
本発明のシフトレジスタは、遅延手段がＣＭＯＳインバータであり、該ＣＭＯＳインバータにおけるトランジスタのチャネル幅およびチャネル長のうち、少なくともいずれかに基づいて、遅延時間を設定する構成である。
【０２２６】
これにより、ＣＭＯＳインバータにおけるトランジスタのチャネル幅およびチャネル長のうち、少なくともいずれかを調節することにより、所望の遅延時間を得ることができる。
【０２２７】
従って、最終段のフリップフロップのリセットが、最終段より１つ前段のフリップフロップのリセットより先に行われることがなく、この結果、回路の誤動作を防止することができるといった効果を奏する。
【０２２８】
本発明のシフトレジスタは、遅延手段が配線容量であり、該配線容量の値に基づいて遅延時間を設定する構成である。
【０２２９】
これにより、配線容量を調節することにより、所望の遅延時間を得ることができる。
【０２３０】
従って、最終段のフリップフロップのリセットが、最終段より１つ前段のフリップフロップのリセットより先に行われることがなく、この結果、回路の誤動作を防止することができるといった効果を奏する。
【０２３１】
本発明のシフトレジスタは、遅延手段が配線抵抗であり、該配線抵抗の値に基づいて遅延時間を設定する構成である。
【０２３２】
これにより、配線抵抗を調節することにより、所望の遅延時間を得ることができる。
【０２３３】
従って、最終段のフリップフロップのリセットが、最終段より１つ前段のフリップフロップのリセットより先に行われることがなく、この結果、回路の誤動作を防止することができるといった効果を奏する。
【０２３４】
本発明のシフトレジスタは、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップの数が最終段も含めてＮ個のとき、複数段からなるフリップフロップのうち、Ｎ個のフリップフロップを除くフリップフロップのリセットは、それぞれ自段より（Ｎ−１）個後段のフリップフロップからの出力信号が入力されることにより行われる構成である。
【０２３５】
例えば、複数段からなるフリップフロップのうち、最終段のフリップフロップを除くフリップフロップのリセットは、それぞれの次段のフリップフロップからの出力信号が入力されることにより行われる構成である。
【０２３６】
これにより、フリップフロップの出力信号を、リセット信号として用いることができ、またさらに、最終段のフリップフロップのリセットのタイミングを例えば遅延手段によって遅らせることにより、最終段のフリップフロップのリセットが、他のフリップフロップのリセットより先に行われることがない。従って、他のフリップフロップがリセットされずに動作しつづけるなどの回路の誤動作を防止することができるといった効果を奏する。
【０２３７】
本発明のシフトレジスタは、停止手段が、出力信号を外部に出力しないフリップフロップをセットするセット信号を非アクティブに、リセットするリセット信号をアクティブにするために、セット信号およびリセット信号をそれぞれ所定の電位に固定する電源である構成である。
【０２３８】
これにより、セット信号を常時非アクティブに、リセット信号を常時アクティブにすることができる。従って、上記電源が供給されたフリップフロップが動作することはなく、回路の誤動作を防止できるといった効果を奏する。
【０２３９】
本発明のシフトレジスタは、各フリップフロップが、走査方向を切り換えるための走査方向切換手段を備えている構成である。
【０２４０】
これにより、同じフリップフロップを用いた簡単な構成で、双方向走査を可能とすることができるといった効果を奏する。
【０２４１】
本発明の表示装置は、以上のように、複数のゲートラインと、該ゲートラインと直交するように配された複数のデータラインと、各画素に対応するように、ゲートラインとデータラインとの交差部付近に設けられたスイッチング素子と、画素を駆動するための走査信号をゲートラインに供給するゲート駆動回路と、各画素にデータ信号をデータラインに供給するデータ駆動回路とを備え、ゲート駆動回路およびデータ駆動回路のうち、少なくとも一方の駆動回路は、上記記載のシフトレジスタを備えている構成である。
【０２４２】
これにより、例えば、ゲート駆動回路に上記シフトレジスタが備えられている場合、ゲート駆動回路におけるシフトレジスタの全フリップフロップについてリセットすることができる。即ち、回路が誤動作して、最終段より１つ前段のフリップフロップが動作し続けることを防止することができる。
【０２４３】
従って、最終段より１つ前段のフリップフロップの出力に対応する最終の（１フレーム期間内で最後に走査信号が送られてくる）ゲートラインに、画素を駆動するための所望の走査信号を得ることができる。
【０２４４】
また、例えば、データ駆動回路に上記シフトレジスタが備えられている場合、データ駆動回路におけるシフトレジスタの全フリップフロップについてリセットすることができる。即ち、回路が誤動作して、最終段より１つ前段のフリップフロップが動作し続けることを防止することができる。
【０２４５】
従って、最終段より１つ前段のフリップフロップからの出力に対応するデータラインにおいてデータ信号の所望のサンプリング波形を得ることができる。
【０２４６】
さらに、ゲート駆動回路およびデータ駆動回路のうち、少なくとも一方の駆動回路が、上記シフトレジスタを備えていることにより、表示装置における消費電力の低下を図ることができる。また、シフトレジスタの回路規模を小さくすることができ、これにより、表示装置において狭額縁化を図ることができるといった効果を奏する。
【０２４７】
本発明の表示装置は、両駆動回路（ゲート駆動回路とデータ駆動回路）のうち少なくとも一方の駆動回路、および、スイッチング素子は、同一基板上に形成されている構成である。
【０２４８】
これにより、スイッチング素子と同一基板上に駆動回路と画素（スイッチング素子）との間の信号線（例えば、データライン、ゲートライン）を形成することにより、信号線の数が増加しても、同一基板上に信号線が形成されるため基板外に信号線を出さなくてもよい。また、駆動回路とスイッチング素子とを別個の基板上に形成した後にそれらの基板を組み立てる工程が不要である。
【０２４９】
従って、信号線容量および表示装置の製造工程の削減を図ることができるといった効果を奏する。
【０２５０】
本発明の表示装置は、基板が、ガラスからなるガラス基板である構成である。
【０２５１】
これにより、基板として安価なガラス基板を用いることができる。また、ガラス基板は、大面積基板を容易に作製することができ、このため、１枚の大面積基板から多数のパネルを形成することができる。従って、安価な表示装置を提供することができるといった効果を奏する。
【０２５２】
本発明の表示装置は、スイッチング素子が、多結晶シリコンからなる構成である。
【０２５３】
これにより、表示装置における表示部の面積の拡大化を図ることができるといった効果を奏する。
【０２５４】
本発明の表示装置は、スイッチング素子が、６００℃以下のプロセス温度で形成される構成である。
【０２５５】
これにより、通常歪み点が６００℃以下の安価なガラス基板を用いても、歪み点以上のプロセス温度に起因する基板の反りや撓みの発生を防止することができる。
【０２５６】
従って、基板上への実装が容易で、かつ、表示部の面積の広い表示装置を提供することができるといった効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るシフトレジスタの要部の構成を示すブロック図である。
【図２】図１に示すシフトレジスタを備える画像表示装置の要部の構成を示す図である。
【図３】ＣＭＯＳインバータからなる遅延回路の構成を示すブロック図である。
【図４】配線抵抗、配線容量、および、ＣＭＯＳインバータからなる遅延回路の構成を示すブロック図である。
【図５】配線抵抗および配線容量からなる遅延回路の構成を示すブロック図である。
【図６】図１に上記シフトレジスタの動作を示すタイミングチャートである。
【図７】本発明の実施の他の一形態に係るシフトレジスタの要部の構成を示すブロック図である。
【図８】図７に示すシフトレジスタの動作を示すタイミングチャートである。
【図９】本発明の実施のさらに他の一形態に係るシフトレジスタの要部の構成を示すブロック図である。
【図１０】比較例において右方向走査の場合の最終段のフリップフロップの構成を示す図である。
【図１１】従来のシフトレジスタの構成を示すブロック図である。
【図１２】従来のシフトレジスタの動作を示すタイミングチャートである。
【符号の説明】
１ 画素
２ 駆動回路（データ駆動回路）
３ 駆動回路（ゲート駆動回路）
４ 制御部
１０ 遅延回路（遅延手段）
２１，２２ 電源（ハイ側電源、停止手段）
２３，２４ 電源（ロー側電源、停止手段）
４０ スイッチ（走査方向切換手段）
５０ スイッチ（走査方向切換手段）
ＣＫ，ＣＫＢ クロック信号
ＳＰ スタートパルス
ＧＬ１〜ＧＬｋ ゲートライン
ＤＬ１〜ＤＬｍ データライン
Ｆ１〜Ｆｎ フリップフロップ
Ｆ０〜Ｆｎ＋１ フリップフロップ
【発明の属する技術分野】
本発明は、例えば表示装置の駆動回路などに好適に使用され、誤動作を防ぐことを実現したシフトレジスタおよびそれを備えた表示装置に関するものである。
【０００２】
【従来の技術】
画像表示装置のデータライン（データ信号線）駆動回路やゲートライン（走査信号線）駆動回路では、各データラインを映像信号からサンプリングする際のタイミングを取るためや、各ゲートラインに与える走査信号を作成するために、シフトレジスタが広く用いられている（例えば、特許文献１参照）。
【０００３】
シフトレジスタの動作としては、データライン駆動回路においては、データラインに映像信号を書き込むために、サンプリング信号を出力する。一方、ゲートライン駆動回路においては、表示部に配列された画素に順次、データラインに与えられた映像信号を書き込むために走査信号を出力する。
【０００４】
ここで、シフトレジスタについて説明する。シフトレジスタは、図１１に示すように、クロック信号ＣＫ・ＣＫＢに同期して動作する複数段のフリップフロップから構成される。
【０００５】
図１１に示すフリップフロップは、セット・リセットタイプのフリップフロップ（ＳＲフリップフロップ）である。例えば、ｉ＋１段目（ここでは、２≦ｉ＋１≦ｎ、ｉは整数）のフリップフロップＦｉ＋１の出力は、前段（ｉ段目）のフリップフロップＦｉのリセット端子Ｒにリセット信号として入力される。
【０００６】
一般に、フリップフロップは、あるタイミングで信号が加えられるたびに、２つの安定状態の間を転移し、信号が入力されないときは、その状態を保持する回路である。
【０００７】
即ち、ＳＲフリップフロップ（以下、フリップフロップと称する）においては、例えば、ｉ段目のフリップフロップＦｉに入力されるセット信号、即ち、ｉ−１段目のフリップフロップＦｉ−１からの出力（出力信号）のローと、ｉ段目のフリップフロップＦｉと同期するクロック信号ＣＫまたはＣＫＢのローとによって、ｉ段目のフリップフロップＦｉからの出力をローの状態にし、入力されるセット信号が非アクティブになってもその出力状態を保持し続ける。
【０００８】
その後、入力されるセット信号が非アクティブで、例えばｉ＋１段目のフリップフロップＦｉ＋１からのリセット信号がアクティブになると、出力がハイの状態に遷移する。そして、その後、ｉ＋１段目のフリップフロップＦｉ＋１からのリセット信号が非アクティブになっても、入力されるセット信号がアクティブになるまでその状態を保持し続ける。
【０００９】
次に、ｉ＋１段目のフリップフロップＦｉ＋１は、ｉ段目のフリップフロップＦｉからの出力がローの状態の時にセットされ、ｉ＋１段目のフリップフロップＦｉ＋１に同期するクロック信号ＣＫまたはＣＫＢのタイミングに合わせて出力をローの状態にし、ｉ＋２段目のフリップフロップＦｉ＋２からのリセット信号（出力信号）がアクティブになると出力がハイの状態に遷移する。
【００１０】
その後、ｉ＋２段目のフリップフロップＦｉ＋２からのリセット信号が非アクティブになっても、入力されるセット信号がアクティブになるまでその状態を保持し続ける。
【００１１】
このように、フリップフロップは、前段からのセット信号Ｓおよび次段からのリセット信号Ｒの出力に応じて、パルスをシフトさせていく。
【００１２】
また、フリップフロップからの出力信号は、次段のフリップフロップのセット信号として出力されると共に、前段のフリップフロップをリセットするリセット信号として、前段のフリップフロップに入力される。
【００１３】
こうして、パルスがフリップフロップをシフトしていくと共に、出力したフリップフロップは、リセットされていく。
【００１４】
そして、最終段のフリップフロップＦｎからの出力信号は、ｎ−１段目のフリップフロップＦｎ−１に入力されてフリップフロップＦｎ−１をリセットすると共に、フリップフロップＦｎに入力されてフリップフロップＦｎをリセットする。
【００１５】
即ち、最終段のフリップフロップＦｎからの出力信号は、その前段のフリップフロップＦｎ−１および自段（フリップフロップＦｎ）のリセット信号として各フリップフロップに入力される。
【００１６】
このように、最終段のフリップフロップＦｎの動作は、自段（自身）の出力信号を用いて停止（自己リセット）させる必要があり、このような自己リセットの動作制御が必要となる。
【００１７】
また、近年では、小型携帯端末や携帯電話の表示装置として、液晶画像表示装置が広く使用されている。さらに、通信インフラの整備に伴い、ブロードバンド化が進み情報量が増大してきている。
【００１８】
これらを背景に、上記小型携帯端末や携帯電話の表示部は、より多くの情報を一画面中に表示する必要があるため、表示容量を大きくすることが強く要望されている。
【００１９】
表示容量が大きくなるということは、例えば、フレーム周波数が６０Ｈｚの場合において、ＶＧＡ（video graphics array）を表示するときはデータレートが約２５ＭＨｚであるのに対して、ＳＸＧＡ（super extended graphics array）を表示したときはデータレートが７５ＭＨｚとなり、データクロック速度が非常に大きくなるということである。
【００２０】
【特許文献１】
特開２００１−３０７４９５号公報（２００１年１１月２日公開）
【００２１】
【発明が解決しようとする課題】
しかしながら、表示容量が増大すると、例えば、画像表示装置内の回路部分での回路動作自体も高速で動作する必要がある。このような場合、回路内部の遅延による回路の誤動作を生じる虞がある。
【００２２】
例えば、図１１に示すフリップフロップＦ１〜Ｆｎを用いてシフトレジスタを構成した場合、ｎ−１段目のフリップフロップＦｎ−１の動作を停止（リセット）させるための、ｎ段目のフリップフロップＦｎからのリセット信号が正常に供給されない場合があり、ｎ−１段目のフリップフロップＦｎ−１の動作が停止しない。
【００２３】
即ち、ｎ段目フリップフロップＦｎの出力信号がｎ−１段目のフリップフロップＦｎ−１のリセット信号として入力されるまでの配線容量や配線抵抗などにより、または駆動周波数が速くなることにより、上記出力信号が十分な駆動能力を持ったリセット信号としてｎ−１段目のフリップフロップＦｎ−１をリセットする前に、最終段（ｎ段目）のフリップフロップＦｎが先にリセットされる。
【００２４】
このため、最終段のフリップフロップＦｎの動作が先に停止し、ｎ−１段目のフリップフロップＦｎ−１にリセット信号が入力されず、図１２に示すように、n−１段目のフリップフロップＦｎ−１はリセットされなくなる。
【００２５】
即ち、ｎ−１段のフリップフロップＦｎ−１はリセットがかからず動作し続けるため、データ駆動回路においては、最終の（１水平期間内で最後にデータ信号が送られてくる）データラインで所望のサンプリング波形が得られない。
【００２６】
また、ゲート（走査）駆動回路においては、表示部に配列された画素に順次、データラインに与えられた映像信号を書き込むための所望の走査信号が最終の（１フレーム期間内で最後に走査信号が送られてくる）ゲートラインで得られない。
【００２７】
さらに、双方向走査が可能なシフトレジスタの場合、各走査方向における最終段のフリップフロップ（自段および前段のフリップフロップをリセットするフリップフロップ）がシフトレジスタの両端に存在することとなる。
【００２８】
このような構成では、各方向の走査において寄与しないフリップフロップ（右方向走査の場合は左端のフリップフロップ，左方向走査の場合は右端のフリップフロップ）のセット端子Ｓおよびリセット端子Ｒはフローティングになる。
【００２９】
入力端子がフローティングになると、入力端子の電位が不安定になり、ある瞬間にそのフリップフロップがセットされ動作する虞がある。
【００３０】
この場合、このセットされたフリップフロップは、自身の自己リセット機能によって瞬時にリセットされるが、再びフローティング状態に陥るため再びセットされる。これらのセット・リセットの繰り返しにより、このフリップフロップが常時動作し続けることとなる。
【００３１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、フリップフロップがリセットされないことによる回路の誤動作を防止することができるシフトレジスタおよびそれを備えた表示装置を提供することにある。
【００３２】
【課題を解決するための手段】
本発明のシフトレジスタは、上記の課題を解決するために、複数段からなるフリップフロップを備え、最終段を含む複数のフリップフロップのリセットを、最終段のフリップフロップからの出力信号を各フリップフロップに入力することによって行うシフトレジスタであって、上記最終段のフリップフロップのリセットが、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップのリセットと同時、または、該他のフリップフロップのリセットより後に行われることを特徴としている。
【００３３】
例えば、本発明のシフトレジスタは、複数段からなるフリップフロップを備え、最終段のフリップフロップのリセットと最終段より１つ前段のフリップフロップのリセットとを、最終段のフリップフロップからの出力信号を上記各フリップフロップに入力することによって行うシフトレジスタにおいて、上記最終段のフリップフロップのリセットが、最終段より１つ前段のフリップフロップのリセットと同時、または、最終段より１つ前段のフリップフロップのリセットより後に行われることを特徴としている。
【００３４】
具体的には、上記のシフトレジスタは、最終段のフリップフロップにおける出力信号の出力端子と、最終段のフリップフロップにおける出力信号の入力端子（リセット入力端子）とを接続する配線には、出力信号の入力端子への入力を遅延させる遅延手段を備えていることが好ましい。
【００３５】
上記の構成によれば、最終段のフリップフロップのリセットが、他のフリップフロップ（例えば、最終段より１個前段のフリップフロップ）のリセットより先に行われることがない。従って、他のフリップフロップ（例えば、最終段より１個前段のフリップフロップ）がリセットされずに動作しつづけるなどの回路の誤動作を防止することができる。
【００３６】
従って、例えば、上記シフトレジスタをデータ駆動回路やゲート駆動回路に備える表示装置において回路が誤動作することなく、所望のサンプリング波形や走査信号が得られる表示装置を提供することができる。
【００３７】
また、本発明のシフトレジスタは、上記の課題を解決するために、複数段からなるフリップフロップを備え、最終段を含む複数のフリップフロップのリセットは、最終段のフリップフロップからの出力信号を各フリップフロップに入力することによって行うシフトレジスタであって、同一のフリップフロップを用いた双方向走査が可能であり、上記複数段のフリップフロップのうち、出力信号を外部に出力しないフリップフロップが、自身を動作させないための停止手段を備えていることを特徴としている。
【００３８】
上記の構成によれば、出力信号を外部に出力しないフリップフロップ（例えば、右方向走査においては左端のフリップフロップ）が動作することがない。
【００３９】
また、最端のフリップフロップ（例えば、右方向走査においては左端のフリップフロップ）の入力端子（セット端子・リセット端子）がフローティング状態になることがないため、信号が入力されるトランジスタが良好に動作する。
【００４０】
上記のシフトレジスタは、各走査方向において最終段のフリップフロップのリセットが、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップのリセットと同時、または、該他のフリップフロップのリセットより後に行われることが好ましい。
【００４１】
上記の構成によれば、各走査方向において、最終段のフリップフロップのリセットが他のフリップフロップのリセットより先に行われることがない。従って、他のフリップフロップがリセットされずに動作しつづけるなどの回路の誤動作を防止することができる。
【００４２】
上記のシフトレジスタは、遅延手段がＣＭＯＳインバータであり、該ＣＭＯＳインバータにおけるトランジスタのチャネル幅およびチャネル長のうち、少なくともいずれかに基づいて、遅延時間を設定することが好ましい。
【００４３】
ここで、遅延時間とは、遅延手段がない場合の最終段のフリップフロップにおける出力信号の入力端子への入力のタイミングと、遅延手段を備えた場合の最終段のフリップフロップにおける出力信号の入力端子への入力のタイミングとのずれ、即ち、遅延手段を備えることによる、出力信号（リセット信号）の遅れをいう。
【００４４】
上記の構成によれば、ＣＭＯＳインバータにおけるトランジスタのチャネル幅およびチャネル長のうち、少なくともいずれかを調節することにより、所望の遅延時間を得ることができる。
【００４５】
上記のシフトレジスタは、遅延手段が配線容量であり、該配線容量の値に基づいて遅延時間を設定することが好ましい。
【００４６】
上記の構成によれば、配線容量を、例えば配線の長さ、断面積、あるいはその材料などによって調節することにより、所望の遅延時間を得ることができる。
【００４７】
上記のシフトレジスタは、遅延手段が配線抵抗であり、該配線抵抗の値に基づいて遅延時間を設定することが好ましい。
【００４８】
上記の構成によれば、配線抵抗を、例えば配線の長さ、断面積、あるいはその材料などによって調節することにより、所望の遅延時間を得ることができる。
【００４９】
なお、遅延手段としては、上記ＣＭＯＳインバータ、配線容量、配線抵抗を、任意に組み合わせたものであってもかまわない。
【００５０】
上記のシフトレジスタは、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップの数が最終段も含めてＮ個のとき、複数段からなるフリップフロップのうち、Ｎ個のフリップフロップを除くフリップフロップのリセットは、それぞれ自段より（Ｎ−１）個後段のフリップフロップからの出力信号が入力されることにより行われることが好ましい。
【００５１】
例えば、複数段からなるフリップフロップのうち、最終段のフリップフロップを除くフリップフロップのリセットは、それぞれの次段のフリップフロップからの出力信号が入力されることにより行われることが好ましい。
【００５２】
上記の構成によれば、フリップフロップの出力信号を、リセット信号として用いることができ、またさらに、最終段のフリップフロップのリセットのタイミングを例えば遅延手段によって遅らせることにより、最終段のフリップフロップのリセットが、他のフリップフロップのリセットより先に行われることがない。従って、他のフリップフロップがリセットされずに動作しつづけるなどの回路の誤動作を防止することができる。
【００５３】
上記のシフトレジスタは、停止手段が、出力信号を外部に出力しないフリップフロップをセットするセット信号を非アクティブに、リセットするリセット信号をアクティブにするために、セット信号およびリセット信号をそれぞれ所定の電位に固定する電源であることが好ましい。
【００５４】
上記の構成によれば、セット信号を常時非アクティブに、リセット信号を常時アクティブにすることができる。従って、セット信号を常時非アクティブにすることによりフリップフロップが動作することを防止でき、さらに、リセット信号を常時アクティブにすることにより、万が一セット信号がアクティブになったとしても、リセットがかかる。この結果、上記電源が供給されたフリップフロップが動作することはなく、回路の誤動作を確実に防止できる。
【００５５】
上記のシフトレジスタは、各フリップフロップが、走査方向を切り換えるための走査方向切換手段を備えていることが好ましい。
【００５６】
上記の構成によれば、同じフリップフロップを用いた簡単な構成で、双方向走査を可能とすることができる。
【００５７】
本発明の表示装置は、上記の課題を解決するために、複数のゲートラインと、該ゲートラインと直交するように配された複数のデータラインと、各画素に対応するように、ゲートラインとデータラインとの交差部付近に設けられたスイッチング素子と、画素を駆動するための走査信号をゲートラインに供給するゲート駆動回路と、各画素にデータ信号をデータラインに供給するデータ駆動回路とを備え、ゲート駆動回路およびデータ駆動回路のうち、少なくとも一方の駆動回路は、上記記載のシフトレジスタを備えていることを特徴としている。
【００５８】
上記の構成によれば、例えば、ゲート駆動回路に上記シフトレジスタが備えられている場合、ゲート駆動回路におけるシフトレジスタの全フリップフロップについてリセットすることができる。即ち、回路が誤動作して、最終段より前段のフリップフロップが動作し続けることを防止することができる。
【００５９】
従って、最終段より前段のフリップフロップからの出力に対応する最終の（１フレーム期間内で最後に走査信号が送られてくる）ゲートラインに、画素を駆動するための所望の走査信号を得ることができる。
【００６０】
また、例えば、データ駆動回路に上記シフトレジスタが備えられている場合、データ駆動回路におけるシフトレジスタの全フリップフロップについてリセットすることができる。即ち、回路が誤動作して、最終段より前段のフリップフロップが動作し続けることを防止することができる。
【００６１】
従って、最終段より前段のフリップフロップからの出力に対応する最終のデータラインにおいてデータ信号の所望のサンプリング波形を得ることができる。
【００６２】
さらに、ゲート駆動回路およびデータ駆動回路のうち、少なくとも一方の駆動回路が、上記シフトレジスタを備えていることにより、表示装置における消費電力の低下を図ることができる。また、シフトレジスタの回路規模を小さくすることができ、これにより、表示装置において狭額縁化を図ることができる。
【００６３】
上記の表示装置は、両駆動回路（ゲート駆動回路とデータ駆動回路）のうち少なくとも一方の駆動回路、および、スイッチング素子は、同一基板上に形成されていることが好ましい。
【００６４】
上記の構成によれば、スイッチング素子と同一基板上に駆動回路と画素（スイッチング素子）との間の信号線（例えば、データライン、ゲートライン）を形成することにより、信号線の数が増加しても、同一基板上に信号線が形成されるため基板外に信号線を出さなくてもよい。また、駆動回路とスイッチング素子とを別個の基板上に形成した後にそれらの基板を組み立てる工程が不要である。
【００６５】
従って、信号線容量および表示装置の製造工程の削減を図ることができる。
【００６６】
上記の表示装置は、基板が、ガラスからなるガラス基板であることが好ましい。
【００６７】
上記の構成によれば、基板として安価なガラス基板を用いることができる。また、ガラス基板は、大面積基板を容易に作製することができ、このため、１枚の大面積基板から多数のパネルを形成することができる。従って、安価な表示装置を提供することができる。
【００６８】
上記の表示装置は、スイッチング素子が、多結晶シリコンからなることが好ましい。
【００６９】
上記の構成によれば、表示装置における表示部の面積の拡大化を図ることができる。
【００７０】
上記表示装置は、スイッチング素子が、６００℃以下のプロセス温度で形成されることが好ましい。
【００７１】
上記の構成によれば、通常歪み点が６００℃以下の安価なガラス基板を用いても、歪み点以上のプロセス温度に起因する基板の反りや撓みの発生を防止することができる。
【００７２】
従って、基板上への実装が容易で、かつ、表示部の面積の広い表示装置を提供することができる。
【００７３】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図６に基づいて説明すれば、以下の通りである。
【００７４】
図２は、本実施の形態に係る画像表示装置（表示装置）の要部の構成を示す。同図に示すように、本画像表示装置は、図示しないガラス基板上に、画素１、駆動回路２・３、および制御部（制御信号発生部）４を備えている。
【００７５】
画素１…は、マトリクス状に配列して表示部５を構成する。駆動回路２・３は、フリップフロップ（Ｆ１〜Ｆｎ）からなるシフトレジスタを有し、画素１…を駆動する。このシフトレジスタの構成については後に詳述する。制御部４は、駆動回路２・３に入力する信号（スタートパルス、クロック信号）を生成する。
【００７６】
駆動回路（データ駆動回路）２にはデータラインＤＬ１〜ＤＬｍ（ＤＬｉ）が、駆動回路（ゲート駆動回路）３にはゲートラインＧＬ１〜ＧＬｋ（ＧＬｊ）が接続されている。
【００７７】
データラインＤＬｉ（１≦ｉ≦ｍ）とゲートラインＧＬｊ（１≦ｊ≦ｋ）とは、格子状に配列された電極配線であり、その交点（交差部）付近には、例えば、ゲートがゲートラインＧＬｊに、ソースがデータラインＤＬｉに接続されるスイッチング素子である図示しない薄膜トランジスタ（以下、ＴＦＴと称する）が形成されている。
【００７８】
ＴＦＴは、制御部４からの信号の各画素１への導通を、ＯN／ＯＦＦによって制御する。また、ＴＦＴは、多結晶シリコンからなる。
【００７９】
なお、画素１には、このＴＦＴや、ＴＦＴのドレインに一方の電極が接続された画素容量などが含まれている。
【００８０】
表示部５および両駆動回路２・３は、同一のガラス基板上にモノリシック形成されている。これにより、製造工程および配線容量の削減を図ることができる。
【００８１】
上記ＴＦＴは、多結晶シリコンからなるため、６００℃以下のプロセス温度で製造することができる。従って、ガラス基板として、歪み点が６００℃以下の通常のガラス基板を用いても、歪み点以上のプロセス温度に起因する基板の反りや撓みの発生を防止することができる。
【００８２】
また、ガラス基板は安価であり、また、ガラス基板は、大面積基板を容易に作製することができる。このため、１枚の大面積基板から多数のパネルを形成することができる。従って、安価な画像表示装置を提供することができる。
【００８３】
さらに、スイッチング素子として多結晶シリコンからなるＴＦＴを用いているため、ＴＦＴは大きくなる。従って、表示部５における表示面積を大きくすることができる。
【００８４】
なお、同一のガラス基板上には、両駆動回路２・３のうちのいずれかと、表示部５とが形成されていてもかまわない。
【００８５】
即ち、画像表示装置としては、両駆動回路２・３のうち少なくとも一方の駆動回路、および、ＴＦＴが、同一基板上に形成されていることが好ましい。
【００８６】
これにより、ＴＦＴと同一基板上の駆動回路と画素との間の信号線（データライン、ゲートライン）の数が増加しても、同一基板上に信号線が形成されるため基板外に信号線を出さなくてもよい。また、駆動回路とＴＦＴとを別個の基板上に形成した後にそれらの基板を組み立てる工程が不要である。
【００８７】
従って、信号線容量および画像表示装置の製造工程の削減を図ることができる。
【００８８】
以下、駆動回路３におけるシフトレジスタの構成の一例を図１に基づいて説明する。
【００８９】
フリップフロップＦ１〜Ｆｎ（ここでは、ｎは偶数）は、セット・リセット・フリップフロップ（ＳＲフリップフロップ）で構成されている。なお、このシフトレジスタには、制御部４で生成されたスタートパルスＳＰ、クロック信号ＣＫ・ＣＫＢが入力される。また、各フリップフロップＦ１〜Ｆｎ間、および、各フリップフロップＦ１〜Ｆｎと制御部４との間における、対応する各入力端子と出力端子との間は、配線によって接続されている。
【００９０】
なお、シフトレジスタにおけるフリップフロップの個数は、複数であれば特に限定されるものではない。
【００９１】
最終段のフリップフロップＦｎにおける出力端子Ｑと、最終段のフリップフロップＦｎにおけるリセット端子Ｒとの間の配線、即ち、最終段のフリップフロップＦｎにおける自段へのリセット信号の回路には、リセット端子Ｒへのリセット信号の入力を遅らせるために、遅延回路（遅延手段）１０であるＣＭＯＳインバータ（図３参照）が設けられている。
【００９２】
次に、シフトレジスタにおけるフリップフロップＦ１〜Ｆｎの動作について説明する。
【００９３】
クロック信号ＣＫは、奇数段目のフリップフロップＦ１，Ｆ３，…，Ｆｎ−１のクロック入力端子Ｃに与えられる。また、クロック信号ＣＫとは逆相のクロック信号ＣＫＢは、偶数数段目のフリップフロップＦ２，Ｆ４，…，Ｆｎのクロック入力端子Ｃに与えられる。
【００９４】
スタートパルスＳＰは、初段のフリップフロップＦ１のセット端子Ｓに入力される。すると、該フリップフロップＦ１の出力端子Ｑからは出力信号（パルス）Ｓ１が出力される。この出力信号Ｓ１は、フリップフロップＦ１に対応するゲートラインＧＬｊを介して、ゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にすると共に、次段のフリップフロップＦ２のセット端子Ｓにセット信号として入力される。
【００９５】
そして、フリップフロップＦ２の出力端子Ｑからは出力信号Ｓ２が出力される。出力信号Ｓ２は、上記フリップフロップＦ１からの出力信号Ｓ１と同様、対応するゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にし、次段のフリップフロップＦ３のセット端子Ｓにセット信号として入力されると共に、リセット信号として前段のフリップフロップＦ１のリセット端子Ｒに入力される。
【００９６】
以降同様に、フリップフロップＦ３〜Ｆｎ−１の出力端子Ｑからは出力信号Ｓ３〜Ｓｎ−１がそれぞれ出力され、また次段のフリップフロップＦ４〜Ｆｎのセット端子Ｓにセット信号として入力されるとともに、前段のフリップフロップＦ２〜Ｆｎ−２のリセット端子Ｒにリセット信号として入力される。
【００９７】
また、フリップフロップＦｎの出力端子Ｑからは、出力信号Ｓｎが出力される。この出力信号Ｓｎは、前段のフリップフロップＦｎ−１へのリセット信号として、フリップフロップＦｎ−１のリセット端子Ｒに入力されると共に、フリップフロップＦｎ自身（自段）へのリセット信号として自段のリセット端子Ｒに入力される。
【００９８】
ここで、最終段のフリップフロップＦｎにおいては、図３に示すように、出力端子Ｑからリセット端子Ｒまでの間に、遅延回路１０として、ＣＭＯＳインバータ（インバータ）が設けられている。
【００９９】
リセット信号としての出力信号Ｓｎ（以下、リセット信号Ｓｎと称する）は、インバータを介することにより、その入力波形が鈍る。これにより、リセット信号Ｓｎは遅延し、従って、インバータが設けられていない場合と比較すると、リセット信号Ｓｎが自段のリセット端子Ｒに入力されるのが遅くなる。
【０１００】
リセット信号Ｓｎが遅延する遅延時間は、インバータにおけるｎ型トランジスタまたはｐ型トランジスタのチャネル幅もしくはチャネル長を変えることにより、任意に設定することができる。
【０１０１】
例えば、リセット信号Ｓｎがローの場合、初段のインバータにおいては、波形の立ち上がりを鈍らせるため、ｐ型トランジスタの特性を変える（例えば、抵抗値を増加させ、チャネルを通過する電流量を低下させる）ように、２段目のインバータにおいては、波形の立ち下がりを鈍らせるため、ｎ型トランジスタの特性を変える（例えば、抵抗値を増加させ、チャネルを通過する電流量を低下させる）ように、トランジスタのチャネル幅またはチャネル長を設定する。
【０１０２】
なお、チャネル幅およびチャネル長の設定は、所望の遅延時間に応じて、インバータごとに設定すればよい。また、インバータの数についても、特に限定されるものではなく、所望の遅延時間に応じて設ければよい。
【０１０３】
従って、図６で示すように、フリップフロップＦ１はスタートパルスＳＰがハイレベルのアクティブとなっている状態で、クロック信号ＣＫの立ち上がりタイミングでセットされる。そして、以降の各フリップフロップＦ２〜Ｆｎは、クロック信号ＣＫの半周期毎にセットされ、パルスを順次シフトしていく。
【０１０４】
即ち、各フリップフロップＦ１〜Ｆｎ−１は、次段のフリップフロップＦ２〜Ｆｎがセットされると、その出力でリセットされる。
【０１０５】
また、最終段のフリップフロップＦｎは、自段の出力信号Ｓｎを出力した直後に、該自段の出力信号Ｓｎでリセットされる。
【０１０６】
即ち、フリップフロップＦｎ−１の出力信号Ｓｎ−１がローになると最終段のフリップフロップＦｎがセットされる。そして、クロック信号ＣＫＢに同期して、最終段のシフトレジスタＦｎの出力信号Ｓｎがローになる。このとき、上述したように、出力信号Ｓｎは、フリップフロップＦｎ−１へのリセット信号として、フリップフロップＦｎ−１のリセット端子Ｒに入力されると共に、フリップフロップＦｎ自身（自段）へのリセット信号として自段のリセット端子Ｒに入力される。
【０１０７】
ここで、例えば、フリップフロップＦｎ−１より、最終段のフリップフロップＦｎの動作の方が先に停止し（リセットされ）、このため、フリップフロップＦｎ−１にリセットがかからない場合、フリップフロップＦｎ−１は動作しつづけ、フリップフロップＦｎ−１に対応するゲートラインＧＬｊにおいて所望の走査信号が得られない。
【０１０８】
しかしながら、以上のように、シフトレジスタに上述したような遅延回路１０が設けられていることによって、最終段のフリップフロップＦｎのリセットが、最終段より１つ前段のフリップフロップＦｎ−１のリセットと同時、または、最終段より１つ前段のフリップフロップＦｎ−１のリセットより後に行われる。
【０１０９】
即ち、最終段のフリップフロップＦｎより、その前段のフリップフロップＦｎ−１の動作の方が先に停止することとなる。
【０１１０】
これにより、シフトレジスタの誤動作を回避することができる。従って、例えば、画像表示装置において回路が誤動作することなく、所望の走査信号が得られる画像表示装置を提供することができる。この結果、表示品位の良好な画像表示装置を提供することができる。
【０１１１】
また、遅延回路１０は、上述したように、最終段のフリップフロップＦｎにおける自段へのリセット信号Ｒを遅延することができ、フリップフロップＦｎ−１より、最終段のフリップフロップＦｎの動作の方が先に停止することがなければ、特に限定されるものではない。例えば、配線抵抗、配線容量およびインバータのうちいずれかを組み合わせて、あるいはそれら全てを用いて、遅延回路１０を構成してもよい。
【０１１２】
さらに、組み合わせるインバータの数についても特に限定されるものではない。
【０１１３】
ここで、遅延回路１０として、配線抵抗、配線容量、および２段のインバータが設けられている例を図４に示す。このような場合、リセット信号Ｓｎが遅延する遅延時間は、配線面積や配線長を調節することにより、変えることができる。
【０１１４】
また、遅延回路１０として、配線抵抗および配線容量が設けられている例を図５に示す。このような場合、リセット信号Ｓｎが遅延する遅延時間は、配線面積や配線長を調節することにより、変えることができる。
【０１１５】
以下、画像表示装置における表示原理について説明する。
【０１１６】
画像表示装置は、映像信号ＤＡＴを、駆動回路２でサンプリングした後、そのサンプリングされた映像信号ＤＡＴをデータラインＤＬ１〜ＤＬｍを介して各画素１に供給することにより、表示部５において画像を表示することができる。
【０１１７】
例えば、ゲートラインＧＬ１を水平走査する場合、そのゲートラインＧＬ１にＴＦＴをＯＮ状態にするゲート電圧が印加される。このとき、その他のゲートラインＧＬ２・ＧＬ３…ＧＬｋはＴＦＴをＯＦＦ状態にするゲート電圧が印加されている。こうして、ゲートラインＧ１の水平走査のときには、そのゲートラインＧＬ１のみのＴＦＴがＯＮ状態となり、データラインを介してサンプリングされた映像信号ＤＡＴがゲートラインＧＬ１の画素１に供給される。表示部５（表示画面）全体を一回走査する１フレーム期間中、即ち、次のゲート電圧が印加されるまでは、そのときの画素が保持される。なお、１フレーム期間とは、表示部５において、１表示画面を上から下まで１回垂直走査することをいう。
【０１１８】
このようにして、ゲートラインＧＬ１から順次走査し、このときすべてのデータラインＤＬ１〜ＤＬｍにそれぞれの画素の駆動状態に合わせた信号電圧（データ信号）を印加していけば、必要な画素をすべて表示することができる。
【０１１９】
ここで、制御部４からデータ駆動回路２までの間、各画素への映像信号ＤＡＴは時分割で伝送されており、データ駆動回路２は、タイミング信号となる所定の周期のクロック信号ＣＫ・ＣＫＢとスタートパルスＳＰとに基づいたタイミングで、映像信号ＤＡＴから、各画素ＰＩＸへの映像データを抽出する。
【０１２０】
具体的には、シフトレジスタが、制御部４からのクロック信号ＣＫ・ＣＫＢに同期してスタートパルスＳＰを順次シフトすることによって、所定の間隔ずつタイミングが異なる出力信号を生成し、その各出力信号が示すタイミングで映像信号ＤＡＴをサンプリングして、各データラインＤＬ１〜ＤＬｍへ出力する。
【０１２１】
同様に、ゲート駆動回路３では、シフトレジスタが、制御部４からのクロック信号ＣＫ・ＣＫＢに同期してスタートパルスＳＰを順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号（上記出力信号Ｓ１〜Ｓｎ−１に対応）を各ゲートラインＧＬ１〜ＧＬｋへ出力する。
【０１２２】
以上のように、駆動回路３に上記シフトレジスタが備えられている場合、駆動回路３におけるシフトレジスタの全フリップフロップＦ１〜Ｆｎについてリセットすることができる。即ち、回路が誤動作して、最終段より１つ前段のフリップフロップＦｎ−１が動作し続けることを防止することができる。
【０１２３】
従って、最終のゲートラインＧＬｋに、画素１を駆動するための所望の走査信号を得ることができる。
【０１２４】
また、駆動回路２に上記シフトレジスタが備えられている場合、駆動回路２におけるシフトレジスタの全フリップフロップについてリセットすることができる。即ち、回路が誤動作して、最終段より１つ前段のフリップフロップが動作し続けることを防止することができる。
【０１２５】
従って、最終のデータラインＤＬｍにおいてデータ信号の所望のサンプリング波形を得ることができる。
【０１２６】
さらに、画像表示装置における消費電力の低下を図ることができる。また、シフトレジスタの回路規模を小さくすることができ、これにより、画像表示装置において狭額縁化を図ることができる。
【０１２７】
なお、本実施の形態においては、シフトレジスタは、両駆動回路２・３に備えられているとしたが、これに限定されるものではなく、例えば、いずれか一方の駆動回路に設けられているようにしてもかまわない。
【０１２８】
また、最終段のフリップフロップＦｎがリセットするフリップフロップの数は特に限定されるものではなく、自段を含む２個（フリップフロップＦｎ・Ｆｎ−１）でなくてもかまわない。例えば、自段を含む３個（フリップフロップＦｎ−２〜Ｆｎ）の場合を以下の実施の形態２において説明する。
【０１２９】
〔実施の形態２〕
本発明の他の実施の一形態について図２、図７および図８に基づいて説明すれば、以下の通りである。なお、本実施の形態において、実施の形態１における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【０１３０】
図７に基づいて、駆動回路３（図２参照）におけるシフトレジスタの構成の一例を説明する。
【０１３１】
フリップフロップＦ１〜Ｆｎ（ここでは、ｎは偶数）は、実施の形態１と同様、セット・リセット・フリップフロップ（ＳＲフリップフロップ）で構成されている。なお、このシフトレジスタには、制御部４（図２参照）で生成されたスタートパルスＳＰ、クロック信号ＣＫ・ＣＫＢが入力される。また、各フリップフロップＦ１〜Ｆｎ間、および、各フリップフロップＦ１〜Ｆｎと制御部４との間における、対応する各入力端子と出力端子との間は、配線によって接続されている。
【０１３２】
なお、シフトレジスタにおけるフリップフロップの個数は、複数であれば特に限定されるものではない。
【０１３３】
最終段のフリップフロップＦｎにおける出力端子Ｑと、最終段のフリップフロップＦｎにおけるリセット端子Ｒとの間の配線、即ち、最終段のフリップフロップＦｎにおける自段へのリセット信号の回路には、リセット端子Ｒへのリセット信号の入力を遅らせるために、遅延回路（遅延手段）１０であるＣＭＯＳインバータ（図３参照）が設けられている。
【０１３４】
次に、シフトレジスタにおけるフリップフロップＦ１〜Ｆｎの動作について説明する。
【０１３５】
クロック信号ＣＫは、奇数段目のフリップフロップＦ１，Ｆ３，…，Ｆｎ−１のクロック入力端子Ｃに与えられる。また、クロック信号ＣＫとは逆相のクロック信号ＣＫＢは、偶数数段目のフリップフロップＦ２，Ｆ４，…，Ｆｎのクロック入力端子Ｃに与えられる。
【０１３６】
スタートパルスＳＰは、初段のフリップフロップＦ１のセット端子Ｓに入力される。すると、該フリップフロップＦ１の出力端子Ｑからは出力信号（パルス）Ｓ１が出力される。この出力信号Ｓ１は、フリップフロップＦ１に対応するゲートラインＧＬｊを介して、ゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にすると共に、次段のフリップフロップＦ２のセット端子Ｓにセット信号として入力される。
【０１３７】
続いて、フリップフロップＦ２の出力端子Ｑからは出力信号Ｓ２が出力される。出力信号Ｓ２は、上記フリップフロップＦ１からの出力信号Ｓ１と同様、対応するゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にし、次段のフリップフロップＦ３のセット端子Ｓにセット信号として入力される。
【０１３８】
その後、フリップフロップＦ３の出力端子Ｑからは出力信号Ｓ３が出力される。出力信号Ｓ３は、対応するゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にし、次段のフリップフロップＦ４のセット端子Ｓにセット信号として入力されると共に、リセット信号として２個前段のフリップフロップＦ１のリセット端子Ｒに入力される。
【０１３９】
以降同様に、フリップフロップＦ４〜Ｆｎ−２の出力端子Ｑからは出力信号Ｓ４〜Ｓｎ−２がそれぞれ出力され、対応するゲートラインＧＬｊに接続されたＴＦＴをＯＮ状態にし、また次段のフリップフロップＦ５〜Ｆｎ−１のセット端子Ｓにセット信号として入力されるとともに、２個前段のフリップフロップＦ２〜Ｆｎ−４のリセット端子Ｒにリセット信号として入力される。
【０１４０】
そして、フリップフロップＦｎ−１の出力端子Ｑからは、出力信号Ｓｎ−１が出力される。この出力信号Ｓｎ−１は、ゲートラインＧＬｊに出力されることはなく、次段のフリップフロップＦｎのセット端子Ｓにセット信号として入力されるとともに、２個前段のフリップフロップＦｎ−３へのリセット信号として、フリップフロップＦｎ−３のリセット端子Ｒに入力される。
【０１４１】
また、フリップフロップＦｎの出力端子Ｑからは、出力信号Ｓｎが出力される。この出力信号Ｓｎは、前段および２個前段のフリップフロップＦｎ−１・Ｆｎ−２へのリセット信号として、フリップフロップＦｎ−１・Ｆｎ−２へのリセット端子Ｒに入力されると共に、フリップフロップＦｎ自身（自段）へのリセット信号として自段のリセット端子Ｒに入力される。
【０１４２】
ここで、最終段のフリップフロップＦｎにおいては、実施の形態１と同様、出力端子Ｑからリセット端子Ｒまでの間に、遅延回路１０が設けられている。
【０１４３】
これにより、フリップフロップＦｎは、自段に対するリセットを、他の段のフリップフロップに対するリセットより、遅らせることができる。
【０１４４】
ここで、さらに、図７に示すシフトレジスタの動作について、図８に示すタイミングチャートに基づいて説明する。
【０１４５】
図８に示すように、フリップフロップＦ１はスタートパルスＳＰがハイレベルのアクティブとなっている状態で、クロック信号ＣＫの立ち上がりタイミングでセットされる。そして、以降の各フリップフロップＦ２〜Ｆｎは、クロック信号ＣＫの半周期毎にセットされ、パルスを順次シフトしていく。
【０１４６】
即ち、各フリップフロップＦ１〜Ｆｎ−２は、２個後段のフリップフロップＦ３〜Ｆｎがセットされると、その出力でリセットされる。
【０１４７】
また、フリップフロップＦｎ−１は、次段（１個後段）のＦｎの出力でリセットされる。
【０１４８】
さらに、最終段のフリップフロップＦｎは、自段の出力信号Ｓｎを出力した直後に、該自段の出力信号Ｓｎでリセットされる。
【０１４９】
即ち、フリップフロップＦｎ−１の出力信号Ｓｎ−１がローになると最終段のフリップフロップＦｎがセットされる。そして、クロック信号ＣＫＢに同期して、最終段のシフトレジスタＦｎの出力信号Ｓｎがローになる。このとき、上述したように、出力信号Ｓｎは、フリップフロップＦｎ−２・Ｆｎ−１へのリセット信号として、フリップフロップＦｎ−２・Ｆｎ−１のリセット端子Ｒに入力されると共に、フリップフロップＦｎ自身（自段）へのリセット信号として自段のリセット端子Ｒに入力される。
【０１５０】
ここで、例えば、フリップフロップＦｎ−２・Ｆｎ−１より、最終段のフリップフロップＦｎの動作の方が先に停止し（リセットされ）、このため、フリップフロップＦｎ−２・Ｆｎ−１にリセットがかからない場合、フリップフロップＦｎ−２・Ｆｎ−１は動作しつづけることとなる。このような場合、フリップフロップＦｎ−２に対応するゲートラインＧＬｊにおいて所望の走査信号が得られない。
【０１５１】
しかしながら、以上のように、シフトレジスタに上述したような遅延回路１０が設けられていることによって、最終段のフリップフロップＦｎのリセットが、最終段より１つおよび２つ前段のフリップフロップＦｎ−１・Ｆｎ−２のリセットと同時、または、最終段より１つおよび２つ前段のフリップフロップＦｎ−１・Ｆｎ−２のリセットより後に行われる。
【０１５２】
即ち、最終段のフリップフロップＦｎより、フリップフロップＦｎ−２の動作の方が先に停止することとなる。
【０１５３】
これにより、シフトレジスタの誤動作を回避することができる。従って、例えば、画像表示装置において回路が誤動作することなく、所望の走査信号が得られる画像表示装置を提供することができる。この結果、表示品位の良好な画像表示装置を提供することができる。
【０１５４】
また、遅延回路１０は、上述したように、最終段のフリップフロップＦｎにおける自段へのリセット信号Ｒを遅延することができ、フリップフロップＦｎ−２、即ち、いずれかのゲートラインＧＬｊに走査信号を出力するフリップフロップより、最終段のフリップフロップＦｎの動作の方が先に停止することがなければ、特に限定されるものではない。
【０１５５】
ここで、フリップフロップＦ１〜Ｆｎ−２は、２個後段（次々段）のフリップフロップＦ３〜Ｆｎからのリセット信号によりリセットされるため、フリップフロップＦ１〜Ｆｎ−２からの出力信号Ｓ１〜Ｓｎ−２は、実施の形態１におけるフリップフロップと比較すると、出力波形は２倍の長さとなる。
【０１５６】
また、例えば、ゲートラインＧＬｊに対応するＰ段の出力信号が必要な場合、シフトレジスタの構成は、Ｐ＋（最終段のフリップフロップＦｎからの出力信号Ｓｎによりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップの数）段、即ち、ここではＰ＋２段の構成となる。
【０１５７】
なお、本実施の形態においては、あるフリップフロップ（１段目からｎ−２段目まで）に注目した場合、そのフリップフロップのリセットは、２個後段のフリップフロップからの出力信号（リセット信号）により行われる場合を例に挙げて説明したが、これに限定されるものではない。
【０１５８】
例えば、３個以上（Ｑ個）後段のフリップフロップからの出力信号により、リセットを行ってもかまわない。この場合、最終段のフリップフロップＦｎからの出力信号Ｓｎは、自段から、自段よりＱ個前段のフリップフロップまでをリセットすることになる。
【０１５９】
以上のように、本実施の形態のシフトレジスタは、複数段（ｎ段）からなるフリップフロップＦ１〜Ｆｎを備え、最終段を含む複数のフリップフロップ（フリップフロップＦｎ−２〜Ｆｎ）のリセットを、最終段のフリップフロップＦｎからの出力信号を各フリップフロップＦｎ−２〜Ｆｎに入力することによって行うシフトレジスタであって、最終段のフリップフロップＦｎのリセットが、最終段のフリップフロップＦｎからの出力信号によりリセットされるフリップフロップのＦｎ−２〜Ｆｎうち最終段のフリップフロップＦｎを除く他のフリップフロップＦｎ−２・Ｆｎ−１のリセットと同時、または、該他のフリップフロップＦｎ−２・Ｆｎ−１のリセットより後に行われる。
【０１６０】
また、最終段のフリップフロップＦｎからの出力信号によりリセットされるフリップフロップ（Ｆｎ−２〜Ｆｎ）の数が最終段も含めてＮ個（３個）のとき、上記複数段からなるフリップフロップＦ１〜Ｆｎのうち、上記Ｎ個のフリップフロップを除くフリップフロップＦ１〜Ｆｎ−３のリセットは、それぞれ自段より（Ｎ−１）個（２個）後段のフリップフロップからの出力信号が入力されることにより行われる。
【０１６１】
さらに、上記シフトレジスタは、最終段のフリップフロップＦｎが、フリップフロップＦｎ−２・Ｆｎ−１と同時、または、駆動回路２または駆動回路３に信号を供給するフリップフロップＦｎ−２・Ｆｎ−１よりも後にリセットされる。
【０１６２】
これにより、最終段のフリップフロップＦｎのリセットが、フリップフロップＦｎ−２・Ｆｎ−１のリセットより先に行われることがない。従って、フリップフロップＦｎ−２・Ｆｎ−１がリセットされずに動作しつづけるなどの回路の誤動作を防止することができる。
【０１６３】
従って、回路が誤動作することなく、所望の走査信号が得られる表示装置を提供することができる。
【０１６４】
なお、本実施の形態においては、シフトレジスタが駆動回路３に備えられていることを例に挙げて示しているが、これに限定されるものではなく、駆動回路２に備えられていても良いし、両方の駆動回路２・３に設けられるようにしても良い。
【０１６５】
また、上記シフトレジスタは双方向走査が可能なものであってもかまわない。双方向走査が可能なシフトレジスタの構成については、以下の実施の形態３において説明する。
【０１６６】
〔実施の形態３〕
本発明のさらに他の実施の一形態について図１、図２、図９および図１０に基づいて説明すれば、以下の通りである。なお、本実施の形態において、実施の形態１における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【０１６７】
図９に基づいて、双方向走査を実現するシフトレジスタの構成の一例を説明する。このような双方向走査可能なシフトレジスタは、駆動回路２（図２参照）に適用することにより、左右両方向の水平方向走査を実現することができる。また、駆動回路３（図２参照）に適用することにより、上下両方向の垂直方向走査を実現することができる。
【０１６８】
図９に示すシフトレジスタは、駆動回路２（図２参照）に備えられている。シフトレジスタは、セット・リセットタイプのフリップフロップ（ＳＲフリップフロップ）であり、複数のフリップフロップ（フリップフロップＦ０〜Ｆｎ＋１）を備えている。なお、フリップフロップの数は複数であれば特に限定されるものではない。
【０１６９】
フリップフロップＦ１とフリップフロップＦｎとの間は、フリップフロップＦｉ・Ｆｉ＋１と同様の構成のフリップフロップが複数備えられており、双方向走査（ここでは、左右方向の走査）に対応可能な構成となっている。
【０１７０】
シフトレジスタにおいて両端のフリップフロップＦ０・Ｆｎ＋１は、それぞれ左右方向の最終段となっている。
【０１７１】
走査方向が右（ｒ）方向の場合における最終段のフリップフロップＦｎ＋１の出力端子Ｑとリセット端子Ｒとの間の配線、即ち、フリップフロップＦｎ＋１における自段へのリセット信号の回路には、リセット端子Ｒへのリセット信号の入力を遅らせるために、遅延回路（遅延手段）１０（実施の形態１参照）が設けられている。
【０１７２】
同様に、走査方向が左（ｌ）方向の場合における最終段のフリップフロップＦ０の出力端子Ｑとリセット端子Ｒとの間の配線、即ち、フリップフロップＦ０における自段へのリセット信号の回路には、リセット端子Ｒへのリセット信号の入力を遅らせるために、上記遅延回路１０と構成が同じである遅延回路（遅延手段）１１が設けられている。
【０１７３】
また、各フリップフロップＦ０〜Ｆｎ＋１におけるセット端子Ｓおよびリセット端子Ｒには、アナログスイッチ（以下、スイッチと称する）４０・５０としての回路が接続されている。
【０１７４】
スイッチ（走査方向切換手段）４０・５０は、制御部４（図２参照）からシフトレジスタに入力された走査方向制御信号に基づいて、いずれか一方が開放される。これにより、走査方向が切り換えられ、走査方向に応じたフリップフロップに、信号（スタートパルス、クロック信号）が入力される。
【０１７５】
このスイッチ４０・５０は、本シフトレジスタにおいては、フリップフロップＦｉのセット端子Ｓおよびリセット端子Ｒが各走査方向に対応した独立の入力端子の構成となっていない、即ち、左右方向ごとに各々の入力端子を設けているわけではないため、双方向の走査を実現するために、各走査方向に対応した信号のみを各端子に入力させるのに必要な構成である。
【０１７６】
例えば、スイッチ４０が開放された場合、回路は、スイッチ５０によって遮断されると共にスイッチ４０によって導通状態となるため、走査方向は右方向となる。この場合、スタートパルスＳＰはフリップフロップＦ１に入力されて順次シフトされる。即ち、図１で示したフリップフロップＦ１〜Ｆｎと同様の働きをすることとなる。なお、図９に示すフリップフロップＦｎ＋１が、図１に示すＦｎに対応し、フリップフロップＦｎ＋１およびフリップフロップＦｎをリセットする。
【０１７７】
また、最終段のフリップフロップＦ０・Ｆｎ＋１には、電源が供給されている。即ち、フリップフロップＦ０のセット端子Ｓにはスイッチ４０を介して電源２２が、リセット端子Ｒにはスイッチ４０を介して電源２４が接続されている。フリップフロップＦｎ＋１のセット端子Ｓにはスイッチ５０を介して電源２１が、リセット端子Ｒにはスイッチ５０を介して電源２３が接続されている。
【０１７８】
電源（停止手段）２１・２２はハイ（正）側電源を供給するものであり、これにより、セット端子Ｓに入力される信号（セット信号）の電位はＶＤＤ（所定の電位、固定電位）で一定となる。また、電源（停止手段）２３・２４はロー（負）側電源を供給するものであり、これらにより、リセット端子Ｒに入力される信号（リセット信号）の電位はＶＳＳ（所定の電位、固定電位）で一定となる。
【０１７９】
ここで、図９中に示すセット信号Set（Set（l１〜lｎ），Set（r１〜rｎ））とは、フリップフロップＦ１〜Ｆｎの出力端子Ｑから出力される出力信号Ｓ１〜Ｓｎであり、次段のフリップフロップのセット端子Ｓに入力される信号である。
【０１８０】
図９中に示すリセット信号Ｒ（Ｒ（l０〜lｎ−１），Ｒ（r２〜rｎ＋１））とは、フリップフロップＦ０〜Ｆｎ−１（走査方向が左方向の場合）・フリップフロップＦ２〜Ｆｎ＋１（走査方向が右方向の場合）のリセット端子Ｒから出力される信号であり、前段のフリップフロップをリセットする信号である。
【０１８１】
また、セット信号Setおよびリセット信号Ｒの引数は、走査方向（右（r）または左（l））とその信号が出力されたフリップフロップとを示すものである。例えば、セット信号Set（lｉ＋１）において、lは走査方向が左方向であり、ｉ＋１はフリップフロップＦｉ＋１からの出力であることを示す。即ち、セット信号Set（lｉ＋１）は、走査方向が左方向の場合に、フリップフロップＦｉ＋１の出力端子Ｑから出力され、次段、即ちフリップフロップＦｉのセット端子Ｓに入力される。
【０１８２】
なお、図９は、走査方向が右方向の場合にスイッチ４０によって導通状態となる配線を実線で、また、走査方向が左方向の場合にスイッチ５０によって導通状態となる配線を点線で示す。即ち、本実施の形態に係るシフトレジスタは、実施の形態１に記載した構成のシフトレジスタを、双方向において実現する構成となっている。
【０１８３】
以下、シフトレジスタの動作の一例として、走査方向が左（l）方向（左方向走査）の場合について説明する。
【０１８４】
左方向走査（図中、点線で示す）の場合、スタートパルスＳＰがフリップフロップＦｎに入力されると、クロック信号ＣＫに応じてパルスがＦｎ〜Ｆ１により左方向に順次シフトされる。即ち、各フリップフロップＦｎ〜Ｆ１は、次段のフリップフロップＦｎ−１〜Ｆ０がセットされると、その出力でリセットされる。また、最終段のフリップフロップＦ０は、自段の出力信号によりリセットされる。
【０１８５】
このように、左方向走査の場合、シフトレジスタの駆動にフリップフロップＦｎ＋１は寄与しない。そこで、本シフトレジスタにおいては、駆動に寄与しないフリップフロップＦｎ＋１が動作しないよう、フリップフロップＦｎ＋１に電源２１・２３を接続している。
【０１８６】
ここで、駆動に寄与しないフリップフロップＦｎ＋１に電源２１・２３を接続しない構成を比較例として、その動作を説明する。
【０１８７】
比較例におけるフリップフロップＦｎ＋１の回路構成を図１０に示す。同図に示すように、フリップフロップＦｎ＋１は、左方向走査の駆動に寄与しないため、セット端子Ｓおよびリセット端子Ｒには右方向走査のためのスイッチを備えた回路のみとなる。
【０１８８】
即ち、比較例においては、左方向走査の場合、フリップフロップＦｎ＋１のスイッチを閉じた状態にすることによりその動作を停止させ、右方向走査の場合、フリップフロップＦｎ＋１のスイッチを開いた状態にすることによりその動作を停止させる。即ち、左方向走査の場合、フリップフロップＦｎ＋１には、フリップフロップＦｎからのセット信号がかからないようにすることができる。
【０１８９】
このような構成では、左方向走査の場合、フリップフロップＦｎ＋１は走査方向制御信号によりスイッチが閉じて遮断されるため、フリップフロップＦｎ＋１のセット端子Ｓおよびリセット端子Ｒがフローティングになる。
【０１９０】
入力端子がフローティングになると、入力端子の電位が不安定になり、ある瞬間にフリップフロップＦｎ＋１がセットされ動作する虞がある。
【０１９１】
この場合、フリップフロップＦｎ＋１は、自身の自己リセット機能によって瞬時にリセットされるが、再びフローティング状態に陥るため再びセットされる。これらのセット・リセットの繰り返しにより、フリップフロップＦｎ＋１は常時動作し続ける虞がある。
【０１９２】
また、フリップフロップＦｎ＋１がセットされる度に、その前段のフリップフロップＦｎのリセット端子Ｒにリセット信号を入力しにいくことになる。これにより、リセット信号の選択回路であるスイッチを有しているといえども、回路の誤動作を生む虞はある。
【０１９３】
さらに、入力端子がフローティングになることで、フリップフロップＦｎ＋１内においてセット信号が入力されるトランジスタのゲートにかかる電圧が中間電位になり、さらにゲート−ソース間電圧が早い周波数で振動してしまう虞がある。
【０１９４】
これにより、トランジスタの耐圧が悪くなり、最終的にはトランジスタが破壊されてしまうということとなる。このとき、例えば、破壊されたトランジスタが常に電流を流し続ける状態となると、右方向走査において、最終段のフリップフロップＦｎ＋１にセットがかかり続けるという誤動作が生じてしまう。
【０１９５】
あるいは、破壊されたトランジスタが全く電流を流すことができない状態となると、右方向走査において、最終段のフリップフロップＦｎ＋１にセットがかからなくなり、前段のフリップフロップＦｎの動作が停止しなくなるという誤動作が生じてしまう。
【０１９６】
このように、トランジスタの耐圧が悪くなることにより、例えば最終段のフリップフロップがシフトレジスタとして働かなくなる。即ち、トランジスタの耐圧が悪くなることによりトランジスタが破壊されると、シフトレジスタがその機能を失うこととなる。
【０１９７】
しかしながら、本シフトレジスタは、図９に示すように、フリップフロップＦｎ＋１において電源２１・２３を備え、セット端子Ｓおよびリセット端子Ｒに入力する信号の電位を一定にする（固定する）ことができる。
【０１９８】
従って、走査方向制御信号に基づき、左方向走査のときスイッチ４０により非導通状態となっているフリップフロップＦｎ＋１に安定して電源を供給し続けることができ、フローティング状態を回避することができる。
【０１９９】
即ち、左方向走査において、フリップフロップＦｎ＋１のセット端子Ｓには、駆動回路の正側電源である電源２１によりＶＤＤを供給し続けることでセット信号を非アクティブにしている。これにより、フリップフロップＦｎ＋１にセットがかからないようにすることができる。従って、左方向走査においてフリップフロップＦｎ＋１は動作することがない。
【０２００】
また、フリップフロップＦｎ＋１のリセット端子Ｒにおいても、駆動回路の負側電源である電源２３によりＶＳＳを供給し続けることでリセット信号をアクティブにしている。これにより、フリップフロップＦｎ＋１にリセットがかかるため、万が一、セットがかかったとしてもフリップフロップＦｎ＋１は停止することができる。
【０２０１】
なお、右方向走査においては、フリップフロップＦ０がフリップフロップＦｎ＋１と同様の構成を有して同様の働きをすることとなり、電源２２が電源２１と、電源２４が電源２３と同様の働きをする。
【０２０２】
また、セット端子Ｓおよびリセット端子Ｒに入力される信号の固定電位は、セット信号を非アクティブに、リセット信号をアクティブにする電位であれば、特に限定されるものではない。
【０２０３】
さらに、最終段のフリップフロップＦ０・Ｆｎ＋１が自段と共にリセットするフリップフロップの数についても、特に限定されるものではない。
【０２０４】
例えば、実施の形態２に記載のように、走査方向において最終段のフリップフロップからの出力が、最終段、最終段より１つ前段、および、最終段より２つ前段のフリップフロップのリセットを行う場合、各走査方向の最終段および該最終段より１つ前段のフリップフロップ（即ち、外部に出力信号を出力しないフリップフロップ）が図９に示すフリップフロップＦｎ＋１と同様の電源（電源２１・２３）を備えていることにより、双方向走査が可能な構成のシフトレジスタであっても、図９に示す構成のシフトレジスタと同様の効果を得ることができる。
【０２０５】
また、本実施の形態においては、遅延回路１０・１１（遅延手段）を備える構成としたが、これに限定されるものではない。例えば、図９に示す構成において、遅延回路１０・１１を備えていない構成においても、シフトレジスタにおいて、回路の誤動作を防止することができる。
【０２０６】
即ち、この構成によれば、出力信号を外部に出力しないフリップフロップ（例えば、各走査方向において動作に寄与しないフリップフロップ（右方向走査の場合）Ｆ０・（左方向走査の場合）Ｆｎ＋１）が動作することがない。また、上記のフリップフロップの入力端子（セット端子・リセット端子）がフローティング状態になることがないため、信号が入力されるトランジスタが良好に動作する。
【０２０７】
以上のように、本シフトレジスタは、同一のフリップフロップ（フリップフロップＦ１〜Ｆｎ）を用いた双方向走査が可能であり、複数段のフリップフロップフリップフロップＦ０〜Ｆｎ＋１）のうち、出力信号を外部に出力しないフリップフロップＦ０・Ｆｎ＋１が、自身を動作させないための電源２１〜２４を備えている。
【０２０８】
これにより、出力信号を外部に出力しないフリップフロップ、即ち、駆動に寄与しないフリップフロップ（フリップフロップＦ０・Ｆｎ＋１）が動作することがない。
【０２０９】
また、例えば、駆動に寄与しないフリップフロップ（右方向走査の場合）Ｆ０・（左方向走査の場合）Ｆｎ＋１の入力端子（セット端子・リセット端子）がフローティング状態になることがないため、信号が入力されるトランジスタが良好に動作する。従って、前段のフリップフロップＦ１・Ｆｎがリセットできない等の誤動作を防止することができる。
【０２１０】
電源２１・２２は、フリップフロップＦ０・Ｆｎ＋１をセットするセット信号を非アクティブに、電源２３・２４は、フリップフロップＦ０・Ｆｎ＋１リセットするリセット信号をアクティブにするために、セット信号およびリセット信号をそれぞれ所定の電位に固定する電源である。
【０２１１】
これにより、セット信号を常時非アクティブに、リセット信号を常時アクティブにすることができる。従って、駆動に寄与しないフリップフロップＦ０・Ｆｎ＋１が動作することはなく、回路の誤動作を防止できる。
【０２１２】
また、各フリップフロップＦ０〜Ｆｎ＋１は、走査方向を切り換えるためのスイッチ４０・５０を備えている。
【０２１３】
これにより、同じフリップフロップを用いた簡単な構成で、双方向走査を可能とすることができる。また、駆動に寄与しないフリップフロップＦ０・Ｆｎ＋１が両端に備えられている構成において、左方向走査の場合はフリップフロップＦｎ＋１（右端のフリップフロップ）が、右方向走査の場合はフリップフロップＦ０（左端のフリップフロップ）が動作しないように切り換えることができる。
【０２１４】
なお、本発明は上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
【０２１５】
【発明の効果】
本発明のシフトレジスタは、以上のように、複数段からなるフリップフロップを備え、最終段を含む複数のフリップフロップのリセットを、最終段のフリップフロップからの出力信号を各フリップフロップに入力することによって行うシフトレジスタであって、上記最終段のフリップフロップのリセットが、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップのリセットと同時、または、該他のフリップフロップのリセットより後に行われる構成である。
【０２１６】
例えば、最終段のフリップフロップのリセットが、最終段より１つ前段のフリップフロップのリセットと同時、または、最終段より１つ前段のフリップフロップのリセットより後に行われる構成である。
【０２１７】
また、具体的には、上記のシフトレジスタは、最終段のフリップフロップにおける出力信号の出力端子と、最終段のフリップフロップにおける出力信号の入力端子とを接続する配線には、出力信号の入力端子への入力を遅延させる遅延手段を備えている構成である。
【０２１８】
これにより、最終段のフリップフロップのリセットが、他の（例えば、最終段より１つ前段の）フリップフロップのリセットより先に行われることがない。従って、他の（例えば、最終段より１つ前段の）フリップフロップがリセットされずに動作しつづけるなどの回路の誤動作を防止することができる。
【０２１９】
従って、例えば、上記シフトレジスタをデータ駆動回路やゲート駆動回路に備える表示装置において回路が誤動作することなく、所望のサンプリング波形や走査信号が得られる表示装置を提供することができるといった効果を奏する。
【０２２０】
本発明のシフトレジスタは、複数段からなるフリップフロップを備え、最終段を含む複数のフリップフロップのリセットは、最終段のフリップフロップからの出力信号を各フリップフロップに入力することによって行うシフトレジスタであって、同一のフリップフロップを用いた双方向走査が可能であり、上記複数段のフリップフロップのうち、出力信号を外部に出力しないフリップフロップが、自身を動作させないための停止手段を備えている構成である。
【０２２１】
これにより、出力信号を外部に出力しないフリップフロップ（例えば、各走査方向における最終段のフリップフロップ）が動作することがない。
【０２２２】
また、例えば、各走査方向において動作に寄与しないフリップフロップの入力端子（セット端子・リセット端子）がフローティング状態になることがないため、信号が入力されるトランジスタが良好に動作するといった効果を奏する。
【０２２３】
本発明のシフトレジスタは、各走査方向において最終段のフリップフロップのリセットが、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップのリセットと同時、または、該他のフリップフロップのリセットより後に行われる構成である。
【０２２４】
これにより、最終段のフリップフロップのリセットが、他のフリップフロップのリセットより先に行われることがない。従って、他のフリップフロップがリセットされずに動作しつづけるなどの回路の誤動作を防止することができるといった効果を奏する。
【０２２５】
本発明のシフトレジスタは、遅延手段がＣＭＯＳインバータであり、該ＣＭＯＳインバータにおけるトランジスタのチャネル幅およびチャネル長のうち、少なくともいずれかに基づいて、遅延時間を設定する構成である。
【０２２６】
これにより、ＣＭＯＳインバータにおけるトランジスタのチャネル幅およびチャネル長のうち、少なくともいずれかを調節することにより、所望の遅延時間を得ることができる。
【０２２７】
従って、最終段のフリップフロップのリセットが、最終段より１つ前段のフリップフロップのリセットより先に行われることがなく、この結果、回路の誤動作を防止することができるといった効果を奏する。
【０２２８】
本発明のシフトレジスタは、遅延手段が配線容量であり、該配線容量の値に基づいて遅延時間を設定する構成である。
【０２２９】
これにより、配線容量を調節することにより、所望の遅延時間を得ることができる。
【０２３０】
従って、最終段のフリップフロップのリセットが、最終段より１つ前段のフリップフロップのリセットより先に行われることがなく、この結果、回路の誤動作を防止することができるといった効果を奏する。
【０２３１】
本発明のシフトレジスタは、遅延手段が配線抵抗であり、該配線抵抗の値に基づいて遅延時間を設定する構成である。
【０２３２】
これにより、配線抵抗を調節することにより、所望の遅延時間を得ることができる。
【０２３３】
従って、最終段のフリップフロップのリセットが、最終段より１つ前段のフリップフロップのリセットより先に行われることがなく、この結果、回路の誤動作を防止することができるといった効果を奏する。
【０２３４】
本発明のシフトレジスタは、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップの数が最終段も含めてＮ個のとき、複数段からなるフリップフロップのうち、Ｎ個のフリップフロップを除くフリップフロップのリセットは、それぞれ自段より（Ｎ−１）個後段のフリップフロップからの出力信号が入力されることにより行われる構成である。
【０２３５】
例えば、複数段からなるフリップフロップのうち、最終段のフリップフロップを除くフリップフロップのリセットは、それぞれの次段のフリップフロップからの出力信号が入力されることにより行われる構成である。
【０２３６】
これにより、フリップフロップの出力信号を、リセット信号として用いることができ、またさらに、最終段のフリップフロップのリセットのタイミングを例えば遅延手段によって遅らせることにより、最終段のフリップフロップのリセットが、他のフリップフロップのリセットより先に行われることがない。従って、他のフリップフロップがリセットされずに動作しつづけるなどの回路の誤動作を防止することができるといった効果を奏する。
【０２３７】
本発明のシフトレジスタは、停止手段が、出力信号を外部に出力しないフリップフロップをセットするセット信号を非アクティブに、リセットするリセット信号をアクティブにするために、セット信号およびリセット信号をそれぞれ所定の電位に固定する電源である構成である。
【０２３８】
これにより、セット信号を常時非アクティブに、リセット信号を常時アクティブにすることができる。従って、上記電源が供給されたフリップフロップが動作することはなく、回路の誤動作を防止できるといった効果を奏する。
【０２３９】
本発明のシフトレジスタは、各フリップフロップが、走査方向を切り換えるための走査方向切換手段を備えている構成である。
【０２４０】
これにより、同じフリップフロップを用いた簡単な構成で、双方向走査を可能とすることができるといった効果を奏する。
【０２４１】
本発明の表示装置は、以上のように、複数のゲートラインと、該ゲートラインと直交するように配された複数のデータラインと、各画素に対応するように、ゲートラインとデータラインとの交差部付近に設けられたスイッチング素子と、画素を駆動するための走査信号をゲートラインに供給するゲート駆動回路と、各画素にデータ信号をデータラインに供給するデータ駆動回路とを備え、ゲート駆動回路およびデータ駆動回路のうち、少なくとも一方の駆動回路は、上記記載のシフトレジスタを備えている構成である。
【０２４２】
これにより、例えば、ゲート駆動回路に上記シフトレジスタが備えられている場合、ゲート駆動回路におけるシフトレジスタの全フリップフロップについてリセットすることができる。即ち、回路が誤動作して、最終段より１つ前段のフリップフロップが動作し続けることを防止することができる。
【０２４３】
従って、最終段より１つ前段のフリップフロップの出力に対応する最終の（１フレーム期間内で最後に走査信号が送られてくる）ゲートラインに、画素を駆動するための所望の走査信号を得ることができる。
【０２４４】
また、例えば、データ駆動回路に上記シフトレジスタが備えられている場合、データ駆動回路におけるシフトレジスタの全フリップフロップについてリセットすることができる。即ち、回路が誤動作して、最終段より１つ前段のフリップフロップが動作し続けることを防止することができる。
【０２４５】
従って、最終段より１つ前段のフリップフロップからの出力に対応するデータラインにおいてデータ信号の所望のサンプリング波形を得ることができる。
【０２４６】
さらに、ゲート駆動回路およびデータ駆動回路のうち、少なくとも一方の駆動回路が、上記シフトレジスタを備えていることにより、表示装置における消費電力の低下を図ることができる。また、シフトレジスタの回路規模を小さくすることができ、これにより、表示装置において狭額縁化を図ることができるといった効果を奏する。
【０２４７】
本発明の表示装置は、両駆動回路（ゲート駆動回路とデータ駆動回路）のうち少なくとも一方の駆動回路、および、スイッチング素子は、同一基板上に形成されている構成である。
【０２４８】
これにより、スイッチング素子と同一基板上に駆動回路と画素（スイッチング素子）との間の信号線（例えば、データライン、ゲートライン）を形成することにより、信号線の数が増加しても、同一基板上に信号線が形成されるため基板外に信号線を出さなくてもよい。また、駆動回路とスイッチング素子とを別個の基板上に形成した後にそれらの基板を組み立てる工程が不要である。
【０２４９】
従って、信号線容量および表示装置の製造工程の削減を図ることができるといった効果を奏する。
【０２５０】
本発明の表示装置は、基板が、ガラスからなるガラス基板である構成である。
【０２５１】
これにより、基板として安価なガラス基板を用いることができる。また、ガラス基板は、大面積基板を容易に作製することができ、このため、１枚の大面積基板から多数のパネルを形成することができる。従って、安価な表示装置を提供することができるといった効果を奏する。
【０２５２】
本発明の表示装置は、スイッチング素子が、多結晶シリコンからなる構成である。
【０２５３】
これにより、表示装置における表示部の面積の拡大化を図ることができるといった効果を奏する。
【０２５４】
本発明の表示装置は、スイッチング素子が、６００℃以下のプロセス温度で形成される構成である。
【０２５５】
これにより、通常歪み点が６００℃以下の安価なガラス基板を用いても、歪み点以上のプロセス温度に起因する基板の反りや撓みの発生を防止することができる。
【０２５６】
従って、基板上への実装が容易で、かつ、表示部の面積の広い表示装置を提供することができるといった効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るシフトレジスタの要部の構成を示すブロック図である。
【図２】図１に示すシフトレジスタを備える画像表示装置の要部の構成を示す図である。
【図３】ＣＭＯＳインバータからなる遅延回路の構成を示すブロック図である。
【図４】配線抵抗、配線容量、および、ＣＭＯＳインバータからなる遅延回路の構成を示すブロック図である。
【図５】配線抵抗および配線容量からなる遅延回路の構成を示すブロック図である。
【図６】図１に上記シフトレジスタの動作を示すタイミングチャートである。
【図７】本発明の実施の他の一形態に係るシフトレジスタの要部の構成を示すブロック図である。
【図８】図７に示すシフトレジスタの動作を示すタイミングチャートである。
【図９】本発明の実施のさらに他の一形態に係るシフトレジスタの要部の構成を示すブロック図である。
【図１０】比較例において右方向走査の場合の最終段のフリップフロップの構成を示す図である。
【図１１】従来のシフトレジスタの構成を示すブロック図である。
【図１２】従来のシフトレジスタの動作を示すタイミングチャートである。
【符号の説明】
１ 画素
２ 駆動回路（データ駆動回路）
３ 駆動回路（ゲート駆動回路）
４ 制御部
１０ 遅延回路（遅延手段）
２１，２２ 電源（ハイ側電源、停止手段）
２３，２４ 電源（ロー側電源、停止手段）
４０ スイッチ（走査方向切換手段）
５０ スイッチ（走査方向切換手段）
ＣＫ，ＣＫＢ クロック信号
ＳＰ スタートパルス
ＧＬ１〜ＧＬｋ ゲートライン
ＤＬ１〜ＤＬｍ データライン
Ｆ１〜Ｆｎ フリップフロップ
Ｆ０〜Ｆｎ＋１ フリップフロップ
Claims (17)
- 複数段からなるフリップフロップを備え、最終段を含む複数のフリップフロップのリセットを、最終段のフリップフロップからの出力信号を各フリップフロップに入力することによって行うシフトレジスタであって、
上記最終段のフリップフロップのリセットが、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップのリセットと同時、または、該他のフリップフロップのリセットより後に行われることを特徴とするシフトレジスタ。 - 複数段からなるフリップフロップを備え、最終段を含む複数のフリップフロップのリセットは、最終段のフリップフロップからの出力信号を各フリップフロップに入力することによって行うシフトレジスタであって、
同一のフリップフロップを用いた双方向走査が可能であり、
上記複数段のフリップフロップのうち、出力信号を外部に出力しないフリップフロップが、自身を動作させないための停止手段を備えていることを特徴とするシフトレジスタ。 - 各走査方向において、最終段のフリップフロップのリセットが、最終段のフリップフロップからの出力信号によりリセットされるフリップフロップのうち最終段のフリップフロップを除く他のフリップフロップのリセットと同時、または、該他のフリップフロップのリセットより後に行われることを特徴とする請求項２に記載のシフトレジスタ。
- 最終段のフリップフロップからの出力信号によりリセットされるフリップフロップの数が最終段も含めてＮ個のとき、上記複数段からなるフリップフロップのうち、上記Ｎ個のフリップフロップを除くフリップフロップのリセットは、それぞれ自段より（Ｎ−１）個後段のフリップフロップからの出力信号が入力されることにより行われることを特徴とする請求項１または２に記載のシフトレジスタ。
- 複数段からなるフリップフロップを備え、最終段のフリップフロップのリセットと最終段より１つ前段のフリップフロップのリセットとを、最終段のフリップフロップからの出力信号を各フリップフロップに入力することによって行うシフトレジスタにおいて、
上記最終段のフリップフロップのリセットが、最終段より１つ前段のフリップフロップのリセットと同時、または、最終段より１つ前段のフリップフロップのリセットより後に行われることを特徴とするシフトレジスタ。 - 最終段のフリップフロップにおける上記出力信号の出力端子と、最終段のフリップフロップにおける上記出力信号の入力端子とを接続する配線には、上記出力信号の上記入力端子への入力を遅延させる遅延手段を備えていることを特徴とする請求項１，３，５のいずれか１項に記載のシフトレジスタ。
- 上記遅延手段はＣＭＯＳインバータであり、該ＣＭＯＳインバータにおけるトランジスタのチャネル幅およびチャネル長のうち、少なくともいずれかに基づいて、遅延時間を設定することを特徴とする請求項６に記載のシフトレジスタ。
- 上記遅延手段は配線容量であり、該配線容量の値に基づいて遅延時間を設定することを特徴とする請求項６に記載のシフトレジスタ。
- 上記遅延手段は配線抵抗であり、該配線抵抗の値に基づいて遅延時間を設定することを特徴とする請求項６に記載のシフトレジスタ。
- 上記複数段からなるフリップフロップのうち、最終段のフリップフロップを除くフリップフロップのリセットは、それぞれの次段のフリップフロップからの出力信号が入力されることにより行われることを特徴とする請求項５に記載のシフトレジスタ。
- 上記停止手段は、上記出力信号を外部に出力しないフリップフロップのセット端子に入力されるセット信号を非アクティブに、リセット端子に入力されるリセット信号をアクティブにするために、上記セット信号およびリセット信号をそれぞれ所定の電位に固定する電源であることを特徴とする請求項２に記載のシフトレジスタ。
- 各フリップフロップは、走査方向を切り換えるための走査方向切換手段を備えていることを特徴とする請求項２に記載のシフトレジスタ。
- 複数のゲートラインと、該ゲートラインと直交するように配された複数のデータラインと、各画素に対応するように、上記ゲートラインと上記データラインとの交差部付近に設けられたスイッチング素子と、画素を駆動するための走査信号を上記ゲートラインに供給するゲート駆動回路と、各画素にデータ信号を上記データラインに供給するデータ駆動回路とを備え、
上記ゲート駆動回路および上記データ駆動回路のうち、少なくとも一方の駆動回路は、請求項１ないし１２のいずれか１項に記載のシフトレジスタを備えていることを特徴とする表示装置。 - 上記両駆動回路のうちの少なくとも一方の駆動回路、および、上記スイッチング素子は、同一基板上に形成されていることを特徴とする請求項１３に記載の表示装置。
- 上記基板は、ガラスからなるガラス基板であることを特徴とする請求項１３に記載の表示装置。
- 上記スイッチング素子は、多結晶シリコンからなることを特徴とする請求項１３に記載の表示装置。
- 上記スイッチング素子は、６００℃以下のプロセス温度で形成されることを特徴とする請求項１３に記載の表示装置。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004212991A (ja) * | 2002-12-31 | 2004-07-29 | Boe Hydis Technology Co Ltd | 集積アモルファスシリコン系薄膜トランジスタドライブ列を有する液晶表示装置 |
| WO2007010835A1 (ja) * | 2005-07-15 | 2007-01-25 | Sharp Kabushiki Kaisha | 信号出力回路、シフトレジスタ、出力信号生成方法、表示装置の駆動回路および表示装置 |
| US7313212B2 (en) | 2005-01-28 | 2007-12-25 | Samsung Electronics Co., Ltd. | Shift register having low power consumption and method of operation thereof |
| JP2008145603A (ja) * | 2006-12-07 | 2008-06-26 | Nec Electronics Corp | 駆動ドライバ及び表示装置 |
| JP2008197278A (ja) * | 2007-02-09 | 2008-08-28 | Eastman Kodak Co | アクティブマトリクス型表示装置 |
| JP2009092982A (ja) * | 2007-10-10 | 2009-04-30 | Mitsubishi Electric Corp | ゲート線駆動回路 |
| JP2011004393A (ja) * | 2009-05-21 | 2011-01-06 | Semiconductor Energy Lab Co Ltd | 電子回路、表示装置、及び電子機器、並びに電子回路の駆動方法。 |
| JP2012215899A (ja) * | 2012-06-29 | 2012-11-08 | Mitsubishi Electric Corp | ゲート線駆動回路 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4593071B2 (ja) * | 2002-03-26 | 2010-12-08 | シャープ株式会社 | シフトレジスタおよびそれを備えた表示装置 |
| WO2003104879A2 (en) * | 2002-06-01 | 2003-12-18 | Samsung Electronics Co., Ltd. | Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same |
| JP4396814B2 (ja) * | 2003-09-01 | 2010-01-13 | セイコーエプソン株式会社 | 静電容量検出装置及び電子機器 |
| JP2005341438A (ja) * | 2004-05-28 | 2005-12-08 | Fujitsu Ltd | 固体撮像装置、および画素データ読出し電圧印加方法 |
| EP2104110B1 (en) * | 2004-06-14 | 2013-08-21 | Semiconductor Energy Laboratory Co, Ltd. | Shift register and semiconductor display device |
| JP4895538B2 (ja) * | 2004-06-30 | 2012-03-14 | 三星電子株式会社 | シフトレジスタ、それを有する表示装置、及び、そのシフトレジスタの駆動方法 |
| JP4298685B2 (ja) * | 2004-09-02 | 2009-07-22 | キヤノン株式会社 | シフトレジスタ、及び同シフトレジスタを用いた固体撮像装置、カメラ |
| WO2006030639A1 (ja) * | 2004-09-14 | 2006-03-23 | Matsushita Electric Industrial Co., Ltd. | バレルシフト装置 |
| JP4899327B2 (ja) * | 2005-03-15 | 2012-03-21 | カシオ計算機株式会社 | シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置 |
| KR101115730B1 (ko) * | 2005-03-31 | 2012-03-06 | 엘지디스플레이 주식회사 | 게이트 드라이버 및 이를 구비한 표시장치 |
| KR101039983B1 (ko) * | 2005-03-31 | 2011-06-09 | 엘지디스플레이 주식회사 | 게이트 드라이버 및 이를 구비한 표시장치 |
| US20060284663A1 (en) * | 2005-06-15 | 2006-12-21 | Chien-Hung Lu | Timing control circuit and method |
| JP2007178784A (ja) * | 2005-12-28 | 2007-07-12 | Oki Electric Ind Co Ltd | 駆動装置 |
| JP4654923B2 (ja) | 2006-01-26 | 2011-03-23 | カシオ計算機株式会社 | シフトレジスタ回路、及び表示駆動装置 |
| EP1895545B1 (en) | 2006-08-31 | 2014-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| KR101272337B1 (ko) * | 2006-09-01 | 2013-06-07 | 삼성디스플레이 주식회사 | 부분 화면 표시가 가능한 표시장치 및 그 구동방법 |
| US20090046044A1 (en) * | 2007-08-14 | 2009-02-19 | Himax Technologies Limited | Apparatus for driving a display panel |
| JP4378405B2 (ja) * | 2007-10-26 | 2009-12-09 | シャープ株式会社 | 走査信号線駆動回路および表示装置 |
| US9741309B2 (en) | 2009-01-22 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving display device including first to fourth switches |
| KR100969126B1 (ko) * | 2009-03-10 | 2010-07-09 | 엘지이노텍 주식회사 | 발광 소자 |
| KR101752640B1 (ko) | 2009-03-27 | 2017-06-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| TWI515707B (zh) * | 2011-04-25 | 2016-01-01 | 群創光電股份有限公司 | 影像顯示系統、移位暫存器與移位暫存器控制方法 |
| JP5774911B2 (ja) * | 2011-06-01 | 2015-09-09 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN102622988B (zh) * | 2012-04-16 | 2014-01-15 | 青岛海信电器股份有限公司 | 一种驱动电路、显示屏及电子设备 |
| US9299452B2 (en) * | 2012-08-09 | 2016-03-29 | Innocom Technology (Shenzhen) Co., Ltd. | Shift registers, display panels, display devices, and electronic devices |
| US8860652B2 (en) * | 2012-08-23 | 2014-10-14 | Innocom Technology (Shenzhen) Co., Ltd. | Shift registers, display panels, display devices, and electronic devices |
| CN103700356A (zh) | 2013-12-27 | 2014-04-02 | 合肥京东方光电科技有限公司 | 移位寄存器单元及其驱动方法、移位寄存器、显示装置 |
| JP6367566B2 (ja) * | 2014-01-31 | 2018-08-01 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
| CN104835443B (zh) * | 2015-06-03 | 2017-09-26 | 京东方科技集团股份有限公司 | 一种移位寄存单元、栅极驱动电路和显示装置 |
| CN106098102B (zh) * | 2016-06-14 | 2019-06-28 | 京东方科技集团股份有限公司 | 移位寄存器单元、栅极驱动电路和显示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000322020A (ja) * | 1999-05-14 | 2000-11-24 | Sharp Corp | 双方向シフトレジスタ、および、それを用いた画像表示装置 |
| JP2001135093A (ja) * | 1999-11-01 | 2001-05-18 | Sharp Corp | シフトレジスタおよび画像表示装置 |
| JP2001307495A (ja) * | 2000-04-18 | 2001-11-02 | Sharp Corp | シフトレジスタおよびそれを備えた画像表示装置 |
| JP2005522734A (ja) * | 2002-04-08 | 2005-07-28 | サムスン エレクトロニクス カンパニー リミテッド | ゲート駆動回路及びこれを有する液晶表示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69320622T2 (de) * | 1993-06-21 | 1999-01-14 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza, Mailand/Milano | Zähler mit Fehlerprüfung und Fehlerkorrektur |
| KR100331257B1 (ko) * | 1998-06-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 일정한지연을갖는지연회로 |
| TW538400B (en) | 1999-11-01 | 2003-06-21 | Sharp Kk | Shift register and image display device |
| JP3281621B2 (ja) * | 1999-12-21 | 2002-05-13 | 松下電器産業株式会社 | 高精度ｄａ変換回路 |
| JP4593071B2 (ja) | 2002-03-26 | 2010-12-08 | シャープ株式会社 | シフトレジスタおよびそれを備えた表示装置 |
-
2002
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2003
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2006
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- 2006-10-05 US US11/543,218 patent/US7688302B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000322020A (ja) * | 1999-05-14 | 2000-11-24 | Sharp Corp | 双方向シフトレジスタ、および、それを用いた画像表示装置 |
| JP2001135093A (ja) * | 1999-11-01 | 2001-05-18 | Sharp Corp | シフトレジスタおよび画像表示装置 |
| JP2001307495A (ja) * | 2000-04-18 | 2001-11-02 | Sharp Corp | シフトレジスタおよびそれを備えた画像表示装置 |
| JP2005522734A (ja) * | 2002-04-08 | 2005-07-28 | サムスン エレクトロニクス カンパニー リミテッド | ゲート駆動回路及びこれを有する液晶表示装置 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004212991A (ja) * | 2002-12-31 | 2004-07-29 | Boe Hydis Technology Co Ltd | 集積アモルファスシリコン系薄膜トランジスタドライブ列を有する液晶表示装置 |
| US7313212B2 (en) | 2005-01-28 | 2007-12-25 | Samsung Electronics Co., Ltd. | Shift register having low power consumption and method of operation thereof |
| US8344988B2 (en) | 2005-07-15 | 2013-01-01 | Sharp Kabushiki Kaisha | Signal output circuit, shift register, output signal generating method, display device driving circuit, and display device |
| WO2007010835A1 (ja) * | 2005-07-15 | 2007-01-25 | Sharp Kabushiki Kaisha | 信号出力回路、シフトレジスタ、出力信号生成方法、表示装置の駆動回路および表示装置 |
| US8497834B2 (en) | 2005-07-15 | 2013-07-30 | Sharp Kabushiki Kaisha | Signal output circuit, shift register, output signal generating method, display device driving circuit, and display device |
| JP2008145603A (ja) * | 2006-12-07 | 2008-06-26 | Nec Electronics Corp | 駆動ドライバ及び表示装置 |
| US8223107B2 (en) | 2006-12-07 | 2012-07-17 | Renesas Electronics Corporation | Data driver and display apparatus using the same including clock control circuit and shift register circuit |
| JP2008197278A (ja) * | 2007-02-09 | 2008-08-28 | Eastman Kodak Co | アクティブマトリクス型表示装置 |
| JP2009092982A (ja) * | 2007-10-10 | 2009-04-30 | Mitsubishi Electric Corp | ゲート線駆動回路 |
| JP2011004393A (ja) * | 2009-05-21 | 2011-01-06 | Semiconductor Energy Lab Co Ltd | 電子回路、表示装置、及び電子機器、並びに電子回路の駆動方法。 |
| US8872745B2 (en) | 2009-05-21 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit, display device, electronic device, and method for driving electronic circuit |
| US9257085B2 (en) | 2009-05-21 | 2016-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit, display device, electronic device, and method for driving electronic circuit |
| JP2012215899A (ja) * | 2012-06-29 | 2012-11-08 | Mitsubishi Electric Corp | ゲート線駆動回路 |
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