KR100560186B1

KR100560186B1 - 시프트 레지스터 및 그를 구비한 표시장치

Info

Publication number: KR100560186B1
Application number: KR1020030018577A
Authority: KR
Inventors: 하야시순수케; 교우텐세이지로; 와시오하지메; 마츠다에이지; 츠지노사치오; 무라카미유이치로
Original assignee: 샤프 가부시키가이샤
Priority date: 2002-03-26
Filing date: 2003-03-25
Publication date: 2006-03-13
Also published as: TW200306579A; TW588369B; CN1287342C; US7688302B2; US20070024567A1; US20030184512A1; US7133017B2; KR20030079693A; JP4593071B2; US7733321B2; US20070024568A1; JP2004185787A; CN1447299A

Abstract

시프트 레지스터는, 복수단으로 이루어지는 플립플롭을 구비한다. 최종단의 플립플롭(Fn)의 리세트와 최종단보다 하나 전단의 플립플롭(Fn-1)의 리세트를, 플립플롭(Fn)으로부터의 출력신호를 플립플롭(Fn-1) 및 플립플롭(Fn)에 입력함으로써 행한다. 플립플롭(Fn)에 있어서의 출력신호의 출력단자(Q)와, 플립플롭(Fn)에 있어서의 출력신호의 입력단자(R)를 접속하는 배선에는, 출력신호의 입력단자(R)로의 입력을 지연시키는 지연회로를 구비한다. 플립플롭(Fn)의 리세트는, 전단의 플립플롭(Fn-1)의 리세트와 동시, 또는 후에 행해진다. 이에 의해, 플립플롭이 리세트되지 않는 것에 의한 회로의 오동작을 방지할 수 있다.

Description

시프트 레지스터 및 그를 구비한 표시장치{SHIFT REGISTER AND DISPLAY DEVICE USING SAME}

도1은, 본 발명의 일 실시예에 따른 시프트 레지스터의 주요부의 구성을 도시하는 블록도이다.

도2는, 도1에 도시된 시프트 레지스터를 구비하는 화상표시장치의 주요부의 구성을 도시한다.

도3은, CMOS 인버터로 이루어지는 지연회로의 구성을 도시하는 블록도이다.

도4는, 배선 저항, 배선 용량, 및 CMOS 인버터로 이루어지는 지연회로의 구성을 도시하는 블록도이다.

도5는, 배선 저항 및 배선 용량으로 이루어지는 지연회로의 구성을 도시하는 블록도이다.

도6은, 도1에 도시된 상기 시프트 레지스터의 동작을 도시하는 타이밍챠트이다.

도7은, 본 발명의 다른 실시예에 따른 시프트 레지스터의 주요부의 구성을 도시하는 블록도이다.

도8은, 도7에 도시된 시프트 레지스터의 동작을 도시하는 타이밍챠트이다.

도9는, 본 발명의 또 다른 실시예에 따른 시프트 레지스터의 주요부의 구성 을 도시하는 블록도이다.

도10은, 비교예에 있어서 우(右)방향 주사의 경우의 최종단의 플립플롭의 구성을 도시하는 도면이다.

도11은, 종래의 시프트 레지스터의 구성을 도시하는 블록도이다.

도12는, 종래의 시프트 레지스터의 동작을 도시하는 타이밍챠트이다.

본 발명은, 예컨대 표시장치의 구동회로 등에 바람직하게 사용되어, 오동작을 방지하는 것을 실현한 시프트 레지스터 및 그를 구비한 표시장치에 관한 것이다.

종래, 일본국 특허공개공보 제2001-307495호(2001년 11월 2일 공개) 등에 기재된 바와 같이, 화상표시장치의 데이터 라인(데이터 신호선) 구동회로나 게이트 라인(주사 신호선) 구동회로에서는, 각 데이터 라인을 영상신호로부터 샘플링할 때의 타이밍을 취하기 위해서나, 각 게이트 라인에 인가하는 주사신호를 작성하기 위해서, 시프트 레지스터가 널리 사용되고 있다.

시프트 레지스터의 동작으로서는, 데이터 라인 구동회로에 있어서는, 데이터 라인에 영상신호를 기입하기 위해, 샘플링 신호를 출력한다. 한편, 게이트 라인 구동회로에 있어서는, 표시부에 배열된 화소에 순차, 데이터 라인에 인가된 영상신호를 기입하기 위해 주사신호를 출력한다.

여기서, 시프트 레지스터에 대해서 설명한다. 시프트 레지스터는, 도11에 도시된 바와 같이, 클록신호(CK·CKB)에 동기하여 동작하는 복수단의 플립플롭으로 구성된다.

도11에 도시된 플립플롭은, 세트·리세트 타입의 플립플롭(SR 플립플롭)이다. 예컨대, i+1 단째(여기서는, 2≤i+1≤n, i는 정수(整數))의 플립플롭(Fi+1)의 출력은, 전단(前段)(i단째)의 플립플롭(Fi)의 리세트 단자(R)에 리세트 신호로서 입력된다.

일반적으로, 플립플롭은, 어떤 타이밍으로 신호가 가해질 때마다, 2개의 안정 상태 사이를 전이하고, 신호가 입력되지 않을 때는, 그 상태를 유지하는 회로이다.

즉, SR 플립플롭(이하, 플립플롭이라고 칭한다)에 있어서는, 예컨대, i 단째의 플립플롭(Fi)에 입력되는 세트 신호, 즉, i-1 단째의 플립플롭(Fi-1)으로부터의 출력(출력신호)의 로우(LOW)와, i 단째의 플립플롭(Fi)과 동기하는 클록신호(CK 또는 CKB)의 로우에 의해, i 단째의 플립플롭(Fi)으로부터의 출력을 로우의 상태로 하고, 입력되는 세트 신호가 비액티브로 되어도 그 출력 상태를 계속해서 유지한다.

그 후, 입력되는 세트 신호가 비액티브이고, 예컨대 i+1 단째의 플립플롭 (Fi+1)으로부터의 리세트 신호가 액티브로 되면, 출력이 하이(HIGH)인 상태로 천이한다. 그리고, 그 후, i+1 단째의 플립플롭(Fi+1)으로부터의 리세트 신호가 비액티브로 되어도, 입력되는 세트 신호가 액티브로 될 때까지 그 상태를 계속해서 유지 한다.

다음, i+1 단째의 플립플롭(Fi+1)은, i 단째의 플립플롭(Fi)으로부터의 출력이 로우의 상태일 때 세트되고, i+1 단째의 플립플롭(Fi+1)에 동기하는 클록신호 (CK 또는 CKB)의 타이밍에 맞춰 출력을 로우의 상태로 하고, i+2 단째의 플립플롭 (Fi+2)으로부터의 리세트 신호(출력신호)가 액티브로 되면 출력이 하이의 상태로 천이한다.

그 후, i+2 단째의 플립플롭(Fi+2)으로부터의 리세트 신호가 비액티브로 되어도, 입력되는 세트 신호가 액티브로 될 때까지 그 상태를 계속해서 유지한다.

이와 같이, 플립플롭은, 전단으로부터의 세트 신호(S) 및 다음 단으로부터의 리세트 신호(R)의 출력에 따라, 펄스를 시프트시킨다.

또한, 플립플롭으로부터의 출력신호는, 다음 단의 플립플롭의 세트 신호로서 출력되는 동시에, 전단의 플립플롭을 리세트 하는 리세트 신호로서, 전단의 플립플롭에 입력된다.

이렇게 해서, 펄스가 플립플롭을 시프트함과 동시에, 출력한 플립플롭은, 리세트된다.

그리고, 최종단의 플립플롭(Fn)으로부터의 출력신호는, n-1 단째의 플립플롭 (Fn-1)에 입력되어 플립플롭(Fn-1)을 리세트하는 동시에, 플립플롭(Fn)에 입력되어 플립플롭(Fn)을 리세트 한다.

즉, 최종단의 플립플롭(Fn)으로부터의 출력신호는, 그 전단의 플립플롭(Fn-1) 및 자단(自段)(플립플롭(Fn))의 리세트 신호로서 각 플립플롭에 입력된다.

이와 같이, 최종단의 플립플롭(Fn)의 동작은, 자단(자신)의 출력신호를 사용하여 정지(자기 리세트)시킬 필요가 있어, 이와 같은 자기 리세트의 동작 제어가 필요하게 된다.

또한, 최근에는, 소형 휴대 단말이나 휴대 전화의 표시장치로서, 액정 화상표시장치가 널리 사용되고 있다. 또한, 통신 인프라의 정비에 따라, 브로드 밴드(broad band)화가 진행되어 정보량이 증가해 오고 있다.

이들을 배경으로, 상기 소형 휴대 단말이나 휴대 전화의 표시부는, 보다 많은 정보를 1화면속에 표시할 필요가 있기 때문에, 표시 용량을 크게 하는 것이 강하게 요망되고 있다.

표시 용량이 커진다고 하는 것은, 예컨대 프레임 주파수가 60Hz인 경우에 있어서, VGA(video graphics array)를 표시할 때는 데이터 레이트가 약 25MHz인 것에 대하여, SXGA(super extended graphics array)를 표시할 때는 데이터 레이트가 75MHz가 되어, 데이터 클록 속도가 매우 커진다는 것이다.

그렇지만, 표시 용량이 증가하면, 예컨대 화상표시장치내의 회로 부분에서의 회로 동작 자체도 고속으로 동작할 필요가 있다. 이와 같은 경우, 회로 내부의 지연에 의한 회로의 오동작을 일으킬 우려가 있다.

예컨대, 도11에 도시된 플립플롭(F1∼Fn)을 사용하여 시프트 레지스터를 구성한 경우, n-1 단째의 플립플롭(Fn-1)의 동작을 정지(리세트)시키기 위한, n 단째의 플립플롭(Fn)으로부터의 리세트 신호가 정상적으로 공급되지 않는 경우가 있어, n-1 단째의 플립플롭(Fn-1)의 동작이 정지하지 않는다.

즉, n 단째 플립플롭(Fn)의 출력신호가 n-1 단째의 플립플롭(Fn-1)의 리세트 신호로서 입력되기 까지의 배선 용량이나 배선 저항 등에 의해, 또는 구동 주파수가 빨라지는 것에 의해, 상기 출력신호가 충분한 구동 능력을 갖는 리세트 신호로서 n-1 단째의 플립플롭(Fn-1)을 리세트하기 전에, 최종단(n 단째)의 플립플롭(Fn)이 먼저 리세트된다.

이 때문에, 최종단의 플립플롭(Fn)의 동작이 먼저 정지하고, n-1 단째의 플립플롭(Fn-1)에 리세트 신호가 입력되지 않아서, 도12에 도시된 바와 같이, n-1 단째의 플립플롭(Fn-1)은 리세트되지 않게 된다.

즉, n-1단의 플립플롭(Fn-1)은 리세트가 걸리지 않아서 계속하여 동작하기 때문에, 데이터 구동회로에 있어서는, 최종의 (1수평 기간내에서 마지막으로 데이터 신호가 전송되어 오는) 데이터 라인에서 소망의 샘플링 파형이 얻어질 수 없다.

또한, 게이트(주사) 구동회로에 있어서는, 표시부에 배열된 화소에 순차, 데이터 라인에 인가된 영상 신호를 기입하기 위한 소망의 주사 신호가 최종의 (1프레임 기간내에서 마지막으로 주사 신호가 전송되어 오는) 게이트 라인에 얻어질 수 없다.

또한, 양 방향 주사가 가능한 시프트 레지스터의 경우, 각 주사방향에 있어서의 최종단의 플립플롭(자단 및 전단의 플립플롭을 리세트하는 플립플롭)이 시프트 레지스터의 양단(兩端)에 존재하게 된다.

이와 같은 구성에서는, 각 방향의 주사에 있어서 기여하지 않는 플립플롭(우(右)방향 주사의 경우는 좌단(左端)의 플립플롭, 좌(左)방향 주사의 경 우는 우단(右端)의 플립플롭)의 세트 단자(S) 및 리세트 단자(R)는 플로팅으로 된다.

입력단자가 플로팅으로 되면, 입력단자의 전위가 불안정하게 되고, 어떤 순간에 그 플립플롭이 세트되어 동작할 우려가 있다.

이 경우, 이 세트된 플립플롭은, 자신의 자기 리세트 기능에 의해 순간적으로 리세트되지만, 다시 플로팅 상태로 빠지기 때문에 다시 세트된다. 이들의 세트·리세트의 반복에 의해，이 플립플롭이 항상 계속해서 동작하게 된다.

본 발명 주된 목적은, 플립플롭이 리세트되지 않는 것에 의한 회로의 오동작을 방지할 수 있는 시프트 레지스터 및 그를 구비한 표시장치를 제공하는 것에 있다.

본 발명의 시프트 레지스터는, 상기 과제를 해결하기 위해, 복수단으로 이루어지는 플립플롭을 구비하고, 최종단을 포함하는 복수의 플립플롭의 리세트를, 최종단의 플립플롭으로부터의 출력신호를 각 플립플롭에 입력함으로써 행하는 시프트 레지스터에 있어서, 상기 최종단의 플립플롭의 리세트가, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭 중 최종단의 플립플롭을 제외한 다른 플립플롭의 리세트와 동시, 또는 상기 다른 플립플롭의 리세트보다 후에 행해지는 것을 포함하고 있다.

예컨대, 본 발명의 시프트 레지스터는, 복수단으로 이루어지는 플립플롭을 구비하고, 최종단의 플립플롭의 리세트와 최종단보다 하나 전단의 플립플롭의 리세 트를, 최종단의 플립플롭으로부터의 출력신호를 상기 각 플립플롭에 입력함으로써 행하는 시프트 레지스터에 있어서, 상기 최종단의 플립플롭의 리세트가, 최종단보다 하나 전단의 플립플롭의 리세트와 동시, 또는 최종단보다 하나 전단의 플립플롭의 리세트보다 후에 행해지는 것을 포함하고 있다.

또한, 본 발명의 표시장치는, 상기 과제를 해결하기 위해, 복수의 게이트 라인과, 상기 게이트 라인과 직교하도록 배치된 복수의 데이터 라인과, 각 화소에 대응하도록, 게이트 라인과 데이터 라인과의 교차부 부근에 제공된 스위칭소자와, 화소를 구동하기 위한 주사 신호를 게이트 라인에 공급하는 게이트 구동회로, 각 화소에 대한 데이터 신호를 데이터 라인에 공급하는 데이터 구동회로를 구비하고, 게이트 구동회로 및 데이터 구동회로 중, 적어도 일방의 구동회로는, 상기 기재된, 최종단의 플립플롭의 리세트가, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭 중 최종단의 플립플롭을 제외한 다른 플립플롭의 리세트와 동시, 또는 상기 다른 플립플롭의 리세트보다 후에 행해지는 시프트 레지스터를 포함하고 있다.

상기 구성에 의하면, 최종단의 플립플롭의 리세트가, 다른 플립플롭(예컨대, 최종단보다 1개 전단의 플립플롭)의 리세트보다 먼저 행해지지 않는다. 따라서, 다른 플립플롭(예컨대, 최종단보다 1개 전단의 플립플롭)이 리세트되지 않고서 계속하여 동작하는 등의 회로의 오동작을 방지할 수 있다.

따라서, 예컨대 상기 시프트 레지스터를 데이터 구동회로나 게이트 구동회로에 구비하는 표시장치에 있어서 회로가 오동작하지 않으므로, 소망의 샘플링 파형 이나 주사 신호가 얻어질 수 있는 표시장치를 제공할 수 있다.

또한, 상기 표시장치는, 게이트 구동회로 및 데이터 구동회로 중, 적어도 일방의 구동회로가 상기 시프트 레지스터를 구비하고 있음으로써, 표시장치에 있어서의 소비전력의 저하를 도모할 수 있다. 또한, 시프트 레지스터의 회로 규모를 작게 할 수 있어, 이에 의해 표시장치에 있어서 프레임부의 사이즈를 감소시킬 수 있다.

본 발명의 시프트 레지스터는, 복수단으로 이루어지는 플립플롭을 구비하고, 최종단을 포함하는 복수의 플립플롭의 리세트는, 최종단의 플립플롭으로부터의 출력신호를 각 플립플롭에 입력함으로써 행하는 시프트 레지스터에 있어서, 동일한 플립플롭을 사용한 양 방향 주사가 가능하고, 상기 복수단의 플립플롭 중, 출력신호를 외부로 출력하지 않는 플립플롭이, 자신을 동작시키지 않기 위한 정지 수단을 포함하고 있다.

또한, 본 발명의 표시장치는, 상기 과제를 해결하기 위해, 복수의 게이트 라인과, 상기 게이트 라인과 직교하도록 배치된 복수의 데이터 라인과, 각 화소에 대응하도록, 게이트 라인과 데이터 라인과의 교차부 부근에 제공된 스위칭 소자와, 화소를 구동하기 위한 주사 신호를 게이트 라인에 공급하는 게이트 구동회로와, 각 화소에 대한 데이터 신호를 데이터 라인에 공급하는 데이터 구동회로를 구비하고, 게이트 구동회로 및 데이터 구동회로 중, 적어도 일방의 구동회로는, 상기 기재된, 동일한 플립플롭을 사용한 양 방향 주사가 가능하고, 상기 복수단의 플립플롭 중, 출력신호를 외부로 출력하지 않는 플립플롭이, 자신을 동작시키지 않기 위한 정지 수단을 구비한 시프트 레지스터를 포함하고 있다.

상기 구성에 의하면, 출력신호를 외부로 출력하지 않는 플립플롭(예컨대, 우방향 주사에 있어서는 좌단의 플립플롭)이 동작하지 않는다.

또한, 최종단의 플립플롭(예컨대, 우방향 주사에 있어서는 좌단의 플립플롭)의 입력단자(세트 단자·리세트 단자)가 플로팅 상태로 되지 않기 때문에, 신호가 입력되는 트랜지스터가 양호하게 동작한다.

본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 나타내는 기재에 의해서 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음 설명에서 명백하게 될 것이다.

〔실시예 1〕

본 발명의 일 실시예에 대해서 도1 내지 도6에 기초하여 설명하면, 이하와 같다.

도2는, 본 실시예에 따른 화상표시장치(표시장치)의 주요부의 구성을 도시한다. 동 도면에 도시된 바와 같이, 본 화상표시장치는, 도시되지 않은 유리 기판상에, 화소(1), 구동회로(2·3), 및 제어부(제어신호 발생부)(4)를 구비하고 있다.

화소(1…)는, 매트릭스 형태로 배열되어 표시부(5)를 구성한다. 구동회로(2·3)는, 플립플롭(F1∼Fn)으로 이루어지는 시프트 레지스터를 가지며, 화소(1…)를 구동한다. 이 시프트 레지스터의 구성에 대해서는 다음에 상술한다. 제어부(4)는, 구동회로(2·3)에 입력하는 신호(스타트 펄스, 클록신호)를 생성한다.

구동회로(데이터 구동회로)(2)에는 데이터 라인(DL1∼DLm)(DLi)이, 구동회로 (게이트 구동회로)(3)에는 게이트 라인(GL1∼GLk)(GLj)이 접속되어 있다.

데이터 라인(DLi)(1≤i≤m)과 게이트 라인(GLj)(1≤j≤k)은, 격자 모양으로 배열된 전극 배선이며, 그 교점(교차부) 부근에는, 예컨대 게이트가 게이트 라인(GLj)에, 소스가 데이터 라인(DLi)에 접속되는 스위칭 소자인 도시되지 않은 박막트랜지스터(이하, TFT라고 칭한다)가 형성되어 있다.

TFT는, 제어부(4)로부터의 신호의 각 화소(1)로의 도통을, ON/OFF에 의해 제어한다. 또한, TFT는, 다결정 실리콘으로 이루어진다.

또, 화소(1)에는, 이 TFT나, TFT의 드레인에 일방의 전극이 접속된 화소 용량 등이 포함되어 있다.

표시부(5) 및 양 구동회로(2·3)는, 동일한 유리 기판상에 모노리틱 형성되어 있다. 이에 의해, 제조 공정 및 배선 용량의 감소를 도모할 수 있다.

상기 TFT는, 다결정 실리콘으로 이루어지기 때문에, 600℃ 이하의 프로세스 온도에서 제조할 수 있다. 따라서, 유리 기판으로서, 왜곡점이 600℃ 이하인 통상의 유리 기판을 사용해도, 왜곡점 이상의 프로세스 온도에 기인하는 기판의 뒤틀림(warpage)이나 휘어짐(bowing)의 발생을 방지할 수 있다.

또한, 유리 기판은 저렴하고, 또한 유리 기판은, 대면적 기판을 용이하게 제작할 수 있다. 이 때문에, 1장의 대면적 기판으로부터 다수의 패널을 형성할 수 있다. 따라서, 저렴한 화상표시장치를 제공할 수 있다.

또한, 스위칭 소자로서 다결정 실리콘으로 이루어지는 TFT를 사용하고 있기 때문에, TFT는 커진다. 따라서, 표시부(5)에 있어서의 표시 면적을 크게 할 수 있 다.

또, 동일한 유리 기판상에는, 양 구동회로(2·3) 중의 어느 것과, 표시부(5)가 형성되어 있어도 상관없다.

즉, 화상표시장치로서는, 양 구동회로(2·3) 중 적어도 일방의 구동회로, 및 TFT가, 동일 기판상에 형성되어 있는 것이 바람직하다.

이에 의해, TFT와 동일 기판상의 구동회로와 화소 사이의 신호선(데이터 라인, 게이트 라인)의 수가 증가하여도, 동일 기판상에 신호선이 형성되기 때문에 기판 외부에 신호선을 내지 않아도 좋다. 또한, 구동회로와 TFT를 별개의 기판상에 형성한 후에 그들의 기판을 조립하는 공정이 불필요하다.

따라서, 신호선 용량 및 화상표시장치의 제조 공정의 감소를 도모할 수 있다.

이하, 구동회로(3)에 있어서의 시프트 레지스터의 구성의 일례를 도1에 기초하여 설명한다.

플립플롭(F1∼Fn)(여기서는, n은 짝수)은, 세트·리세트·플립플롭(SR 플립플롭)으로 구성되어 있다. 또, 이 시프트 레지스터에는, 제어부(4)에서 생성된 스타트 펄스(SP), 클록신호(CK·CKB)가 입력된다. 또한, 각 플립플롭(F1∼Fn) 사이, 및 각 플립플롭(F1∼Fn)과 제어부(4) 사이에 있어서의, 대응하는 각 입력단자와 출력단자 사이는, 배선에 의해 접속되어 있다.

또, 시프트 레지스터에 있어서의 플립플롭의 개수는, 복수이면 특별히 한정되지 않는다.

최종단의 플립플롭(Fn)에 있어서의 출력단자(Q)와, 최종단의 플립플롭(Fn)에 있어서의 리세트 단자(R) 사이의 배선, 즉 최종단의 플립플롭(Fn)에 있어서의 자단으로의 리세트 신호의 회로에는, 리세트 단자(R)로의 리세트 신호의 입력을 늦추기 위해, 지연회로(지연 수단)(10)인 CMOS 인버터(도3 참조)가 제공되어 있다.

다음, 시프트 레지스터에 있어서의 플립플롭(F1∼Fn)의 동작에 대해서 설명한다.

클록신호(CK)는, 홀수단째의 플립플롭(F1,F3,…,Fn-1)의 클록입력단자(C)에 인가된다. 또한, 클록신호(CK)와는 역상(逆相)인 클록신호(CKB)는, 짝수단째의 플립플롭(F2,F4,…,Fn)의 클록입력단자(C)에 인가된다.

스타트 펄스(SP)는, 초단(初段)의 플립플롭(F1)의 세트 단자(S)에 입력된다. 그러면, 상기 플립플롭(F1)의 출력단자(Q)로부터는 출력신호(펄스)(S1)가 출력된다. 이 출력신호(S1)는, 플립플롭(F1)에 대응하는 게이트 라인(GLj)을 통하여, 게이트 라인(GLj)에 접속된 TFT를 ON 상태로 하는 동시에, 다음 단의 플립플롭(F2)의 세트 단자(S)에 세트 신호로서 입력된다.

그리고, 플립플롭(F2)의 출력단자(Q)로부터는 출력신호(S2)가 출력된다. 출력신호(S2)는, 상기 플립플롭(F1)으로부터의 출력신호(S1)와 마찬가지로, 대응하는 게이트 라인(GLj)에 접속된 TFT를 ON 상태로 하고, 다음 단의 플립플롭(F3)의 세트 단자(S)에 세트 신호로서 입력되는 동시에, 리세트 신호로서 전단의 플립플롭(F1)의 리세트 단자(R)에 입력된다.

이후 마찬가지로, 플립플롭(F3∼Fn-1)의 출력단자(Q)로부터는 출력신호 (S3 ∼Sn-1)가 각각 출력되고, 또한 다음 단의 플립플롭(F4∼Fn)의 세트단자(S)에 세트 신호로서 입력되는 동시에, 전단의 플립플롭(F2∼Fn-2)의 리세트 단자(R)에 리세트 신호로서 입력된다.

또한, 플립플롭(Fn)의 출력단자(Q)로부터는, 출력신호(Sn)가 출력된다. 이 출력신호(Sn)는, 전단의 플립플롭(Fn-1)으로의 리세트 신호로서, 플립플롭(Fn-1)의 리세트 단자(R)에 입력되는 동시에, 플립플롭(Fn) 자신(자단)으로의 리세트 신호로서 자단의 리세트 단자(R)에 입력된다.

여기서, 최종단의 플립플롭(Fn)에 있어서는, 도3에 도시된 바와 같이, 출력단자(Q)로부터 리세트 단자(R)까지의 사이에, 지연회로(10)로서, CMOS 인버터(인버터)가 제공되어 있다.

리세트 신호로서의 출력신호(Sn)(이하, 리세트 신호(Sn)라고 칭한다)는, 인버터를 통과함으로써, 그 입력 파형이 둔화된다. 이에 의해, 리세트 신호(Sn)는 지연되고, 따라서 인버터가 제공되어 있지 않은 경우와 비교하면, 리세트 신호(Sn)가 자단의 리세트 단자(R)에 입력되는 것이 늦어진다.

리세트 신호(Sn)가 지연되는 지연 시간은, 인버터에 있어서의 n형 트랜지스터 또는 p형 트랜지스터의 채널 폭 또는 채널 길이를 변경함으로써, 임의로 설정할 수 있다.

예컨대, 리세트 신호(Sn)가 로우인 경우, 초단의 인버터에 있어서는, 파형의 상승을 둔화시키기 위해, p형 트랜지스터의 특성을 변경하도록(예컨대, 저항치를 증가시키고, 채널을 통과하는 전유량을 저하시킨다), 2단째의 인버터에 있어서는, 파형의 하강을 둔화시키기 위해, n형 트랜지스터의 특성을 변경하도록(예컨대, 저항치를 증가시키고, 채널을 통과하는 전류량을 저하시킨다), 트랜지스터의 채널 폭 또는 채널 길이를 설정한다.

또, 채널 폭 및 채널 길이의 설정은, 소망의 지연 시간에 따라, 인버터마다 설정하면 좋다. 또한, 인버터의 수에 대해서도, 특별히 한정되지 않으며, 소망의 지연 시간에 따라 설정하면 좋다.

따라서, 도6에 도시된 바와 같이, 플립플롭(F1)은 스타트 펄스(SP)가 하이 레벨의 액티브로 되어 있는 상태에서, 클록신호(CK)의 상승 타이밍에서 세트된다. 그리고, 이후의 각 플립플롭(F2∼Fn)은, 클록신호(CK)의 반주기마다 세트되어, 펄스를 순차 시프트시킨다.

즉, 각 플립플롭(F1∼Fn-1)은, 다음 단의 플립플롭(F2∼Fn)이 세트되면, 그 출력에 의해 리세트된다.

또한, 최종단의 플립플롭(Fn)은, 자단의 출력신호(Sn)를 출력한 직후에, 상기 자단의 출력신호(Sn)에 의해 리세트된다.

즉, 플립플롭(Fn-1)의 출력신호(Sn-1)가 로우로 되면 최종단의 플립플롭(Fn)이 세트된다. 그리고, 클록신호(CKB)에 동기하여, 최종단의 플립플롭(Fn)의 출력신호(Sn)가 로우가 된다. 이 때, 상술한 바와 같이, 출력신호(Sn)는, 플립플롭(Fn-1)으로의 리세트 신호로서, 플립플롭(Fn-1)의 리세트 단자(R)에 입력되는 동시에, 플립플롭(Fn) 자신(자단)으로의 리세트 신호로서 자단의 리세트 단자(R)에 입력된다.

여기서, 예컨대 플립플롭(Fn-1)보다, 최종단의 플립플롭(Fn)의 동작 쪽이 먼 저 정지하여(리세트되어), 이 때문에 플립플롭(Fn-1)에 리세트가 걸리지 않는 경우, 플립플롭(Fn-1)은 계속해서 동작하여, 플립플롭(Fn-1)에 대응하는 게이트 라인(GLj)에 있어서 소망의 주사 신호가 얻어질 수 없다.

그렇지만, 이상과 같이, 시프트 레지스터에 상술한 바와 같은 지연회로(10)가 제공되어 있음으로써, 최종단의 플립플롭(Fn)의 리세트가, 최종단보다 하나 전단의 플립플롭(Fn-1)의 리세트와 동시, 또는 최종단보다 하나 전단의 플립플롭(Fn-1)의 리세트보다 후에 행해진다.

즉, 최종단의 플립플롭(Fn)보다, 그 전단의 플립플롭(Fn-1)의 동작 쪽이 먼저 정지하게 된다.

이에 의해, 시프트 레지스터의 오동작을 회피할 수 있다. 따라서, 예컨대 화상표시장치에 있어서 회로가 오동작하지 않으므로, 소망의 주사 신호가 얻어질 수 있는 화상표시장치를 제공할 수 있다. 그 결과, 표시 품위가 양호한 화상표시장치를 제공할 수 있다.

또한, 지연회로(10)는, 상술한 바와 같이, 최종단의 플립플롭(Fn)에 있어서의 자단으로의 리세트 신호(R)를 지연시킬 수 있어, 플립플롭(Fn-1)보다, 최종단의 플립플롭(Fn)의 동작 쪽이 먼저 정지하지 않으면, 특별히 한정되지 않는다. 예컨대, 배선 저항, 배선 용량 및 인버터 중 어느 것을 조합하여, 또는 그들 전부를 사용하여, 지연회로(10)를 구성해도 좋다.

또한, 조합되는 인버터의 수에 대해서도 특별히 한정되지 않는다.

여기서, 지연회로(10)로서, 배선 저항, 배선 용량, 및 2단의 인버터가 제공 되어 있는 예를 도4에 도시한다. 이와 같은 경우, 리세트 신호(Sn)가 지연되는 지연 시간은, 배선 면적이나 배선 길이를 조절함으로써, 변경할 수 있다.

또한, 지연회로(10)로서, 배선 저항 및 배선 용량이 제공되어 있는 예를 도5에 도시한다. 이와 같은 경우, 리세트 신호(Sn)가 지연되는 지연 시간은, 배선 면적이나 배선 길이를 조절함으로써, 변경할 수 있다.

이하, 화상표시장치에 있어서의 표시 원리에 대해서 설명한다.

화상표시장치는, 영상 신호(DAT)를, 구동회로(2)에서 샘플링한 후, 그 샘플링된 영상 신호(DAT)를 데이터 라인(DL1∼DLm)을 통하여 각 화소(1)에 공급함으로써, 표시부(5)에 있어서 화상을 표시할 수 있다.

예컨대, 게이트 라인(GL1)을 수평 주사하는 경우, 그 게이트 라인(GL1)에 TFT를 ON 상태로 하는 게이트 전압이 인가된다. 이 때, 그 외의 게이트 라인(GL2·GL3…GLk)은 TFT를 OFF 상태로 하는 게이트 전압이 인가되어 있다. 이렇게 해서, 게이트 라인(G1)의 수평 주사시에는, 그 게이트 라인(GL1)만의 TFT가 ON 상태로 되고, 데이터 라인을 통하여 샘플링된 영상 신호(DAT)가 게이트 라인(GL1)의 화소(1)에 공급된다. 표시부(5)(표시화면) 전체를 1회 주사하는 1프레임 기간 중, 즉 다음의 게이트 전압이 인가되기까지는, 그 때의 화소가 유지된다. 또, 1프레임 기간이란, 표시부(5)에 있어서, 1표시 화면을 위에서 아래까지 1회 수직 주사하는 것을 말한다.

이와 같이 하여, 게이트 라인(GL1)으로부터 순차 주사하고, 이 때 모든 데이터 라인(DL1∼DLm)에 각각의 화소의 구동 상태에 적합한 신호 전압(데이터 신호)을 인가하면, 필요한 화소를 전부 표시할 수 있다.

여기서, 제어부(4)로부터 데이터 구동회로(2)까지의 사이는, 각 화소로의 영상 신호(DAT)가 시분할로 전송되어 있고, 데이터 구동회로(2)는, 타이밍 신호로 되는 소정의 주기의 클록신호(CK·CKB)와 스타트 펄스(SP)에 기초한 타이밍에서, 영상 신호(DAT)로부터, 각 화소(PIX)로의 영상 데이터를 추출한다.

구체적으로는, 시프트 레지스터가, 제어부(4)로부터의 클록신호(CK·CKB)에 동기하여 스타트 펄스(SP)를 순차 시프트시킴으로써, 소정의 간격씩 타이밍이 상이한 출력신호를 생성하고, 그 각 출력신호가 나타내는 타이밍에서 영상 신호(DAT)를 샘플링하고, 각 데이터 라인(DL1∼DLm)에 출력한다.

마찬가지로, 게이트 구동회로(3)에서는, 시프트 레지스터가, 제어부(4)로부터의 클록신호(CK·CKB)에 동기하여 스타트 펄스(SP)를 순차 시프트시킴으로써, 소정의 간격씩 타이밍이 상이한 주사 신호(상기 출력신호(S1∼Sn-1)에 대응)를 각 게이트 라인(GL1∼GLk)에 출력한다.

이상과 같이, 구동회로(3)에 상기 시프트 레지스터가 구비되어 있는 경우, 구동회로(3)에 있어서의 시프트 레지스터의 전체 플립플롭(F1∼Fn)에 대해서 리세트할 수 있다. 즉, 회로가 오동작하여, 최종단보다 하나 전단의 플립플롭(Fn-1)이 계속하여 동작하는 것을 방지할 수 있다.

따라서, 최종의 게이트 라인(GLk)에, 화소(1)를 구동하기 위한 소망의 주사 신호를 얻을 수 있다.

또한, 구동회로(2)에 상기 시프트 레지스터가 구비되어 있는 경우, 구동회로(2)에 있어서의 시프트 레지스터의 전체 플립플롭에 대해서 리세트 할 수 있다. 즉, 회로가 오동작하여, 최종단보다 하나 전단의 플립플롭이 계속하여 동작하는 것을 방지할 수 있다.

따라서, 최종의 데이터 라인(DLm)에 있어서 데이터 신호의 소망의 샘플링 파형을 얻을 수 있다.

또한, 화상표시장치에 있어서의 소비전력의 저하를 도모할 수 있다. 또한, 시프트 레지스터의 회로 규모를 작게 할 수 있어, 이에 의해 화상표시장치에 있어서 프레임부의 사이즈를 감소시킬 수 있다.

또, 본 실시예에 있어서는, 시프트 레지스터는, 양 구동회로(2·3)에 구비되어 있다고 했지만, 이에 한정되지 않고, 예컨대 어느 일방의 구동회로에 제공되어 있도록 하여도 상관없다.

또한, 최종단의 플립플롭(Fn)이 리세트하는 플립플롭의 수는 특별히 한정되는 것은 아니며, 자단을 포함하는 2개(플립플롭(Fn·Fn-1))가 아니어도 상관없다. 예컨대, 자단을 포함하는 3개(플립플롭(Fn-2∼Fn))의 경우를 이하의 실시예 2에 있어서 설명한다.

〔실시예 2〕

본 발명의 다른 일 실시예에 대해서 도2, 도7 및 도8에 기초하여 설명하면, 이하와 같다. 또, 본 실시예에 있어서, 실시예 1에 있어서의 구성요소와 동등한 기능을 가지는 구성 요소에 대해서는, 동일한 부호를 부기하고 그 설명을 생략한다.

도7에 기초하여, 구동회로(3)(도2 참조)에 있어서의 시프트 레지스터의 구성 의 일례를 설명한다.

플립플롭(F1∼Fn)(여기서는, n은 짝수)은, 실시예 1과 마찬가지로, 세트·리세트·플립플롭(SR 플립플롭)으로 구성되어 있다. 또, 이 시프트 레지스터에는, 제어부(4)(도2 참조)에서 생성된 스타트 펄스(SP), 클록신호(CK·CKB)가 입력된다. 또한, 각 플립플롭(F1∼Fn) 사이, 및 각 플립플롭(F1∼Fn)과 제어부(4) 사이에 있어서의, 대응하는 각 입력단자와 출력단자 사이는, 배선에 의해 접속되어 있다.

클록신호(CK)는, 홀수단째의 플립플롭(F1,F3,…,Fn-1)의 클록입력단자(C)에 인가된다. 또한, 클록신호(CK)와는 역상인 클록신호(CKB)는, 짝수단째의 플립플롭 (F2,F4,…,Fn)의 클록입력단자(C)에 인가된다.

스타트 펄스(SP)는, 초단의 플립플롭(F1)의 세트 단자(S)에 입력된다. 그러면, 상기 플립플롭(F1)의 출력단자(Q)로부터는 출력신호(펄스)(S1)가 출력된다. 이 출력신호(S1)는, 플립플롭(F1)에 대응하는 게이트 라인(GLj)을 통하여, 게이트 라 인(GLj)에 접속된 TFT를 ON 상태로 하는 동시에, 다음 단의 플립플롭(F2)의 세트 단자(S)에 세트 신호로서 입력된다.

계속해서, 플립플롭(F2)의 출력단자(Q)로부터는 출력신호(S2)가 출력된다. 출력신호(S2)는, 상기 플립플롭(F1)으로부터의 출력신호(S1)와 마찬가지로, 대응하는 게이트 라인(GLj)에 접속된 TFT를 ON 상태로 하고, 다음 단의 플립플롭(F3)의 세트 단자(S)에 세트 신호로서 입력된다.

그 후, 플립플롭(F3)의 출력단자(Q)로부터는 출력신호(S3)가 출력된다. 출력신호(S3)는, 대응하는 게이트 라인(GLj)에 접속된 TFT를 ON 상태로 하고, 다음 단의 플립플롭(F4)의 세트 단자(S)에 세트 신호로서 입력되는 동시에, 리세트 신호로서 2개 전단의 플립플롭(F1)의 리세트 단자(R)에 입력된다.

이후 마찬가지로, 플립플롭(F4∼Fn-2)의 출력단자(Q)로부터는 출력신호 (S4∼Sn-2)가 각각 출력되어, 대응하는 게이트 라인(GLj)에 접속된 TFT를 ON 상태로 하고, 또한 다음 단의 플립플롭(F5∼Fn-1)의 세트 단자(S)에 세트 신호로서 입력되는 동시에, 2개 전단의 플립플롭(F2∼Fn-4)의 리세트 단자(R)에 리세트 신호로서 입력된다.

그리고, 플립플롭(Fn-1)의 출력단자(Q)로부터는, 출력신호(Sn-1)가 출력된다. 이 출력신호(Sn-1)는, 게이트 라인(GLj)에 출력되지 않고, 다음 단의 플립플롭 (Fn)의 세트 단자(S)에 세트 신호로서 입력되는 동시에, 2개 전단의 플립플롭(Fn-3)으로의 리세트 신호로서, 플립플롭(Fn-3)의 리세트 단자(R)에 입력된다.

또한, 플립플롭(Fn)의 출력단자(Q)로부터는, 출력신호(Sn)가 출력된다. 이 출력신호(Sn)는, 전단 및 2개 전단의 플립플롭(Fn-1·Fn-2)으로의 리세트 신호로서, 플립플롭(Fn-1·Fn-2)으로의 리세트 단자(R)에 입력되는 동시에, 플립플롭(Fn) 자신(자단)으로의 리세트 신호로서 자단의 리세트 단자(R)에 입력된다.

여기서, 최종단의 플립플롭(Fn)에 있어서는, 실시예 1과 마찬가지로, 출력단자(Q)로부터 리세트 단자(R)까지의 사이에, 지연회로(10)가 제공되어 있다.

이에 의해, 플립플롭(Fn)은, 자단에 대한 리세트를, 다른 단의 플립플롭에 대한 리세트보다, 늦출 수 있다.

여기서, 또한, 도7에 도시된 시프트 레지스터의 동작에 대해서, 도8에 도시된 타이밍챠트에 기초하여 설명한다.

도8에 도시된 바와 같이, 플립플롭(F1)은 스타트 펄스(SP)가 하이 레벨의 액티브로 되어 있는 상태에서, 클록신호(CK)의 상승 타이밍에서 세트된다. 그리고, 이후의 각 플립플롭(F2∼Fn)은, 클록신호(CK)의 반주기마다 세트되어, 펄스를 순차 시프트시킨다.

즉, 각 플립플롭(F1∼Fn-2)은, 2개 후단(後段)의 플립플롭(F3∼Fn)이 세트되면, 그 출력에 의해 리세트된다.

또한, 플립플롭(Fn-1)은, 다음 단(1개 후단)의 Fn의 출력에 의해 리세트된다.

즉, 플립플롭(Fn-1)의 출력신호(Sn-1)가 로우로 되면 최종단의 플립플롭(Fn) 이 세트된다. 그리고, 클록신호(CKB)에 동기하여, 최종단의 플립플롭(Fn)의 출력신호(Sn)가 로우로 된다. 이 때, 상술한 바와 같이, 출력신호(Sn)는, 플립플롭(Fn-2·Fn-1)으로의 리세트 신호로서, 플립플롭(Fn-2·Fn-1)의 리세트 단자(R)에 입력되는 동시에, 플립플롭(Fn) 자신(자단)으로의 리세트 신호로서 자단의 리세트 단자 (R)에 입력된다.

여기서, 예컨대 플립플롭(Fn-2·Fn-1)보다, 최종단의 플립플롭(Fn)의 동작 쪽이 먼저 정지하여(리세트되어), 이 때문에 플립플롭(Fn-2·Fn-1)에 리세트가 걸리지 않는 경우, 플립플롭(Fn-2·Fn-1)은 계속하여 동작하게 된다. 이와 같은 경우, 플립플롭(Fn-2)에 대응하는 게이트 라인(GLj)에 있어서 소망의 주사 신호를 얻을 수 없다.

그렇지만, 이상과 같이, 시프트 레지스터에 상술한 바와 같은 지연회로(10)가 제공되어 있음으로써, 최종단의 플립플롭(Fn)의 리세트가, 최종단보다 1개 및 2개 전단의 플립플롭(Fn-1·Fn-2)의 리세트와 동시, 또는 최종단보다 1개 및 2개 전단의 플립플롭(Fn-1·Fn-2)의 리세트보다 후에 행해진다.

즉, 최종단의 플립플롭(Fn)보다, 플립플롭(Fn-2)의 동작 쪽이 먼저 정지하게 된다.

이에 의해, 시프트 레지스터의 오동작을 회피할 수 있다. 따라서, 예컨대, 화상표시장치에 있어서 회로가 오동작하지 않으므로, 소망의 주사 신호가 얻어질 수 있는 화상표시장치를 제공할 수 있다. 그 결과, 표시 품위가 양호한 화상표시장치를 제공할 수 있다.

또한, 지연회로(10)는, 상술한 바와 같이, 최종단의 플립플롭(Fn)에 있어서의 자단으로의 리세트 신호(R)를 지연시킬 수 있고, 플립플롭(Fn-2), 즉 어느 게이트 라인(GLj)에 주사 신호를 출력하는 플립플롭보다, 최종단의 플립플롭(Fn)의 동작 쪽이 먼저 정지하지 않으면, 특별히 한정되지 않는다.

여기서, 플립플롭(F1∼Fn-2)은, 2개 후단(다음 다음 단)의 플립플롭(F3∼Fn)으로부터의 리세트 신호에 의해 리세트되기 때문에, 플립플롭(F1∼Fn-2)으로부터의 출력신호(S1∼Sn-2)는, 실시예 1에 있어서의 플립플롭과 비교하면, 출력 파형은 2배의 길이로 된다.

또한, 예컨대 게이트 라인(GLj)에 대응하는 P단의 출력신호가 필요한 경우, 시프트 레지스터의 구성은, P+(최종단의 플립플롭(Fn)으로부터의 출력신호(Sn)에 의해 리세트되는 플립플롭 중 최종단의 플립플롭을 제외한 다른 플립플롭의 수)단, 즉 여기서는 P+2단의 구성으로 된다.

또, 본 실시예에 있어서는, 어떤 플립플롭(1 단째에서 n-2 단째까지)에 주목한 경우, 그 플립플롭의 리세트는, 2개 후단의 플립플롭으로부터의 출력신호(리세트 신호)에 의해 행해지는 경우를 예로 들어 설명하였지만, 이에 한정되는 것은 아니다.

예컨대, 3개 이상(Q개) 후단의 플립플롭으로부터의 출력신호에 의해, 리세트를 행하여도 상관없다. 이 경우, 최종단의 플립플롭(Fn)으로부터의 출력신호(Sn)는, 자단부터, 자단보다 Q개 전단의 플립플롭까지를 리세트하게 된다.

이상과 같이, 본 실시예의 시프트 레지스터는, 복수단(n단)으로 이루어지는 플립플롭(F1∼Fn)을 구비하고, 최종단을 포함하는 복수의 플립플롭(플립플롭(Fn-2∼Fn))의 리세트를, 최종단의 플립플롭(Fn)으로부터의 출력신호를 각 플립플롭(Fn-2∼Fn)에 입력함으로써 행하는 시프트 레지스터에 있어서, 최종단의 플립플롭(Fn)의 리세트가, 최종단의 플립플롭(Fn)으로부터의 출력신호에 의해 리세트되는 플립플롭의 Fn-2∼Fn 중 최종단의 플립플롭(Fn)을 제외한 다른 플립플롭(Fn-2·Fn-1)의 리세트와 동시, 또는 상기 다른 플립플롭(Fn-2·Fn-1)의 리세트보다 후에 행해진다.

또한, 최종단의 플립플롭(Fn)으로부터의 출력신호에 의해 리세트되는 플립플롭(Fn-2∼Fn)의 수가 최종단도 포함하여 N개(3개)일 때, 상기 복수단으로 이루어지는 플립플롭(F1∼Fn) 중, 상기 N개의 플립플롭을 제외한 플립플롭(F1∼Fn-3)의 리세트는, 각각 자단보다 (N-1)개(2개) 후단의 플립플롭으로부터의 출력신호가 입력됨으로써 행해진다.

또한, 상기 시프트 레지스터는, 최종단의 플립플롭(Fn)이, 플립플롭 (Fn-2·Fn-1)과 동시, 또는 구동회로(2) 또는 구동회로(3)에 신호를 공급하는 플립플롭(Fn-2·Fn-1)보다 후에 리세트된다.

이에 의해, 최종단의 플립플롭(Fn)의 리세트가, 플립플롭(Fn-2·Fn-1)의 리세트보다 먼저 행해지지 않는다. 따라서, 플립플롭(Fn-2·Fn-1)이 리세트되지 않고서 계속하여 동작하는 등의 회로의 오동작을 방지할 수 있다.

따라서, 회로가 오동작하지 않으므로, 소망의 주사 신호가 얻어질 수 있는 표시장치를 제공할 수 있다.

또, 본 실시예에 있어서는, 시프트 레지스터가 구동회로(3)에 구비되어 있는 것을 예로 들어 나타내고 있지만, 이에 한정되지 않고, 구동회로(2)에 구비되어 있어도 좋고, 양방의 구동회로(2·3)에 제공되도록 하여도 좋다.

또한, 상기 시프트 레지스터는 양 방향 주사가 가능한 것이어도 상관없다. 양 방향 주사가 가능한 시프트 레지스터의 구성에 대해서는, 이하의 실시예 3에 있어서 설명한다.

〔실시예 3〕

본 발명의 또 다른 일 실시예에 대해서 도1, 도2, 도9 및 도10에 기초하여 설명하면, 이하와 같다. 또, 본 실시예에 있어서, 실시예 1에 있어서의 구성 요소와 동등한 기능을 가지는 구성 요소에 대해서는, 동일한 부호를 부기하고 그 설명을 생략한다.

도9에 기초하여, 양 방향 주사를 실현하는 시프트 레지스터의 구성의 일례를 설명한다. 이와 같은 양 방향 주사가 가능한 시프트 레지스터는, 구동회로(2)(도2 참조)에 적용함으로써, 좌우 양 방향의 수평방향 주사를 실현할 수 있다. 또한, 구동회로(3)(도2 참조)에 적용함으로써, 상하 양 방향의 수직 방향 주사를 실현할 수 있다.

도9에 도시된 시프트 레지스터는, 구동회로(2)(도2 참조)에 구비되어 있다. 시프트 레지스터는, 세트·리세트 타입의 플립플롭(SR 플립플롭)인, 복수의 플립플롭(플립플롭(FO∼Fn+1))을 구비하고 있다. 또, 플립플롭의 수는 복수이면 특별히 한정되지 않는다.

플립플롭(F1)과 플립플롭(Fn) 사이는, 플립플롭(Fi·Fi+1)과 마찬가지의 구성의 플립플롭이 복수 구비되어 있어, 양 방향 주사(여기서는, 좌우 방향의 주사)에 대응 가능한 구성으로 되어 있다.

시프트 레지스터에 있어서 양단의 플립플롭(FO·Fn+1)은, 각각 좌우 방향의 최종단으로 되어 있다.

주사방향이 우(r)방향인 경우에 있어서의 최종단의 플립플롭(Fn+1)의 출력단자(Q)와 리세트 단자(R) 사이의 배선, 즉 플립플롭(Fn+1)에 있어서의 자단으로의 리세트 신호의 회로에는, 리세트 단자(R)로의 리세트 신호의 입력을 늦추기 위해, 지연회로(지연 수단)(10)(실시예 1 참조)가 제공되어 있다.

마찬가지로, 주사방향이 좌(l) 방향인 경우에 있어서의 최종단의 플립플롭 (FO)의 출력단자(Q)와 리세트 단자(R) 사이의 배선, 즉 플립플롭(FO)에 있어서의 자단으로의 리세트 신호의 회로에는, 리세트 단자(R)로의 리세트 신호의 입력을 늦추기 위해, 상기 지연회로(10)와 구성이 동일한 지연회로(지연 수단)(11)가 제공되어 있다.

또한, 각 플립플롭(FO∼Fn+1)에 있어서의 세트 단자(S) 및 리세트 단자(R)에는, 아날로그 스위치(이하, 스위치라고 칭한다)(40·50)로서의 회로가 접속되어 있다.

스위치(주사방향 절환수단)(40·50)는, 제어부(4)(도2 참조)로부터 시프트 레지스터로 입력된 주사방향 제어신호에 기초하여, 어느 일방이 개방된다. 이에 의해, 주사방향이 절환되고, 주사방향에 따른 플립플롭에, 신호(스타트 펄스, 클록신 호)가 입력된다.

이 스위치(40·50)는, 본 시프트 레지스터에 있어서는, 플립플롭(Fi)의 세트 단자(S) 및 리세트 단자(R)가 각 주사방향에 대응하는 독립된 입력단자의 구성으로 되어 있지 않아서, 즉 좌우 방향마다 각각의 입력단자를 제공하고 있는 것은 아니기 때문에, 양 방향의 주사를 실현하기 위해, 각 주사방향에 대응하는 신호만을 각 단자에 입력시키기 위해 필요한 구성이다.

예컨대, 스위치(40)가 개방된 경우, 회로는, 스위치(50)에 의해 차단되는 동시에 스위치(40)에 의해 도통 상태로 되기 때문에, 주사방향은 우방향으로 된다. 이 경우, 스타트 펄스(SP)는 플립플롭(F1)에 입력되어 순차 시프트된다. 즉, 도1에 도시된 플립플롭(F1∼Fn)과 마찬가지의 기능을 하게 된다. 또, 도9에 도시된 플립플롭(Fn+1)이, 도1에 도시된 Fn에 대응하고, 플립플롭(Fn+1) 및 플립플롭(Fn)을 리세트시킨다.

또한, 최종단의 플립플롭(FO·Fn+1)에는, 전원이 공급되어 있다. 즉, 플립플롭(FO)의 세트 단자(S)에는 스위치(40)를 통하여 전원(22)이, 리세트 단자(R)에는 스위치(40)를 통하여 전원(24)이 접속되어 있다. 플립플롭(Fn+1)의 세트 단자(S)에는 스위치(50)를 통하여 전원(21)이, 리세트 단자(R)에는 스위치(50)를 통하여 전원(23)이 접속되어 있다.

전원(정지 수단)(21·22)은 하이(정(正))측 전원을 공급하는 것이며, 이에 의해 세트 단자(S)에 입력되는 신호(세트 신호)의 전위는 VDD(소정의 전위, 고정 전위)에서 일정하게 된다. 또한, 전원(정지 수단)(23·24)은 로우(부(負))측 전원 을 공급하는 것이며, 이들에 의해 리세트 단자(R)에 입력되는 신호(리세트 신호)의 전위는 VSS(소정의 전위, 고정 전위)에서 일정하게 된다.

여기서, 도9중에 도시된 세트 신호 Set(Set(l1∼ln), Set(r1∼rn))란, 플립플롭(F1∼Fn)의 출력단자(Q)로부터 출력되는 출력신호(S1∼Sn)이며, 다음 단의 플립플롭의 세트 단자(S)에 입력되는 신호이다.

도9중에 도시된 리세트 신호(R)(R(l0∼ln-1), R(r2∼rn+1))란, 플립플롭(FO∼Fn-1)(주사방향이 좌방향인 경우)·플립플롭(F2∼Fn+1)(주사방향이 우방향인 경우)의 리세트 단자(R)로부터 출력되는 신호이며, 전단의 플립플롭을 리세트하는 신호이다.

또한, 세트 신호 Set 및 리세트 신호(R)의 독립변수는, 주사방향(우(r) 또는 좌(l))과 그 신호가 출력된 플립플롭을 나타내는 것이다. 예컨대, 세트 신호 Set(li+1)에 있어서, l은 주사방향이 좌방향이고, i+1은 플립플롭(Fi+1)으로부터의 출력임을 나타낸다. 즉, 세트 신호 Set(li+1)는, 주사방향이 좌방향인 경우에, 플립플롭(Fi+1)의 출력단자(Q)로부터 출력되고, 다음 단, 즉 플립플롭(Fi)의 세트 단자(S)에 입력된다.

또, 도9는, 주사방향이 우방향인 경우에 스위치(40)에 의해 도통 상태로 되는 배선을 실선으로, 또한 주사방향이 좌방향인 경우에 스위치(50)에 의해 도통 상태로 되는 배선을 점선으로 나타낸다. 즉, 본 실시예에 따른 시프트 레지스터는, 실시예 1에 기재한 구성의 시프트 레지스터를, 양 방향에 있어서 실현하는 구성으로 되어 있다.

이하, 시프트 레지스터의 동작의 일례로서, 주사방향이 좌(l) 방향(좌방향 주사)인 경우에 대해서 설명한다.

좌방향 주사(도면중, 점선에 의해 나타냄)의 경우, 스타트 펄스(SP)가 플립플롭(Fn)에 입력되면, 클록신호(CK)에 따라 펄스가 Fn∼F1에 의해 좌방향으로 순차 시프트된다. 즉, 각 플립플롭(Fn∼F1)은, 다음 단의 플립플롭(Fn-1∼FO)이 세트되면, 그 출력에 의해 리세트된다. 또한, 최종단의 플립플롭(FO)은, 자단의 출력신호에 의해 리세트된다.

이와 같이, 좌방향 주사의 경우, 시프트 레지스터의 구동에 플립플롭(Fn+1)은 기여하지 않는다. 그래서, 본 시프트 레지스터에 있어서는, 구동에 기여하지 않는 플립플롭(Fn+1)이 동작하지 않도록, 플립플롭(Fn+1)에 전원(21·23)을 접속하고 있다.

여기서, 구동에 기여하지 않는 플립플롭(Fn+1)에 전원(21·23)을 접속하지 않는 구성을 비교예로 하여, 그 동작을 설명한다.

비교예에 있어서의 플립플롭(Fn+1)의 회로 구성을 도10에 도시한다. 동도면에 도시된 바와 같이, 플립플롭(Fn+1)은, 좌방향 주사의 구동에 기여하지 않기 때문에, 세트 단자(S) 및 리세트 단자(R)에는 우방향 주사를 위한 스위치를 구비한 회로만으로 된다.

즉, 비교예에 있어서는, 좌방향 주사의 경우, 플립플롭(Fn+1)의 스위치를 닫힌 상태로 함으로써 그 동작을 정지시키고, 우방향 주사의 경우, 플립플롭(Fn+1)의 스위치를 열린 상태로 함으로써 그 동작을 정지시킨다. 즉, 좌방향 주사의 경우, 플립플롭(Fn+1)에는, 플립플롭(Fn)으로부터의 세트 신호가 걸리지 않도록 할 수 있다.

이와 같은 구성에서는, 좌방향 주사의 경우, 플립플롭(Fn+1)은 주사방향 제어신호에 의해 스위치가 닫혀 차단되기 때문에, 플립플롭(Fn+1)의 세트 단자(S) 및 리세트 단자(R)가 플로팅으로 된다.

입력단자가 플로팅으로 되면, 입력단자의 전위가 불안정하게 되고, 어떤 순간에 플립플롭(Fn+1)이 세트되어 동작할 우려가 있다.

이 경우, 플립플롭(Fn+1)은, 자신의 자기 리세트 기능에 의해 순간적으로 리세트되지만, 다시 플로팅 상태로 빠지기 때문에 다시 세트된다. 이들의 세트·리세트의 반복에 의해, 플립플롭(Fn+1)은 항상 계속해서 동작할 우려가 있다.

또한, 플립플롭(Fn+1)이 세트될 때마다, 그 전단의 플립플롭(Fn)의 리세트 단자(R)에 리세트 신호를 입력하기 위해 이동하게 된다. 이에 의해, 리세트 신호의 선택 회로인 스위치를 가지고 있다고 하더라도, 회로의 오동작을 발생시킬 우려는 있다.

또한, 입력단자가 플로팅으로 되기 때문에, 플립플롭(Fn+1)내에 있어서 세트 신호가 입력되는 트랜지스터의 게이트에 걸리는 전압이 중간전위로 되고, 또한 게이트―소스간 전압이 빠른 주파수로 진동할 우려가 있다.

이에 의해，트랜지스터의 내압이 나빠져, 최종적으로는 트랜지스터가 파괴되게 된다. 이 때, 예컨대 파괴된 트랜지스터가 항상 전류를 계속해서 흘려보내는 상태로 되면, 우방향 주사에 있어서, 최종단의 플립플롭(Fn+1)에 계속해서 세트가 걸 린다고 하는 오동작이 생긴다.

또는, 파괴된 트랜지스터가 전혀 전류를 흘려 보낼 수 없는 상태로 되면, 우방향 주사에 있어서, 최종단의 플립플롭(Fn+1)에 세트가 걸리지 않게 되어, 전단의 플립플롭(Fn)의 동작이 정지하지 않게 된다고 하는 오동작이 생긴다.

이와 같이, 트랜지스터의 내압이 나빠짐으로써, 예컨대 최종단의 플립플롭이 시프트 레지스터로서 동작하지 않게 된다. 즉, 트랜지스터의 내압이 나빠지는 것에 의해 트랜지스터가 파괴되면, 시프트 레지스터가 그 기능을 잃게 된다.

그렇지만, 본 시프트 레지스터는, 도9에 도시된 바와 같이, 플립플롭(Fn+1)에 있어서 전원(21·23)을 구비하므로, 세트 단자(S) 및 리세트 단자(R)에 입력하는 신호의 전위를 일정하게 할 수 있다(고정시킬 수 있다).

따라서, 주사방향 제어신호에 기초하여, 좌방향 주사시 스위치(40)에 의해 비도통 상태로 되어 있는 플립플롭(Fn+1)에 안정하게 전원을 계속하여 공급할 수 있어, 플로팅 상태를 회피할 수 있다.

즉, 좌방향 주사에 있어서, 플립플롭(Fn+1)의 세트 단자(S)에는, 구동회로의 정(正)측 전원인 전원(21)에 의해 VDD를 계속하여 공급함으로써 세트 신호를 비액티브로 하고 있다. 이에 의해, 플립플롭(Fn+1)에 세트가 걸리지 않도록 할 수 있다. 따라서, 좌방향 주사에 있어서 플립플롭(Fn+1)은 동작하지 않는다.

또한, 플립플롭(Fn+1)의 리세트 단자(R)에 있어서도, 구동회로의 부(負)측 전원인 전원(23)에 의해 VSS를 계속하여 공급함으로써 리세트 신호를 액티브로 하고 있다. 이에 의해, 플립플롭(Fn+1)에 리세트가 걸리기 때문에, 만약에 세트가 걸 렸다고 해도 플립플롭(Fn+1)은 정지할 수 있다.

또, 우방향 주사에 있어서는, 플립플롭(FO)이 플립플롭(Fn+1)과 마찬가지의 구성을 갖고 마찬가지의 기능을 하게 되고, 전원(22)이 전원(21)과, 전원(24)이 전원(23)과 마찬가지의 기능을 한다.

또한, 세트 단자(S) 및 리세트 단자(R)에 입력되는 신호의 고정 전위는, 세트 신호를 비액티브로, 리세트 신호를 액티브로 하는 전위이면, 특별히 한정되지 않는다.

또한, 최종단의 플립플롭(FO·Fn+1)이 자단과 함께 리세트하는 플립플롭의 수에 대해서도, 특별히 한정되지 않는다.

예컨대, 실시예 2에 기재된 바와 같이, 주사방향에 있어서 최종단의 플립플롭으로부터의 출력이, 최종단, 최종단보다 하나 전단, 및 최종단보다 2개 전단의 플립플롭의 리세트를 행하는 경우, 각 주사방향의 최종단 및 상기 최종단보다 하나 전단의 플립플롭(즉, 외부에 출력신호를 출력하지 않는 플립플롭)이 도9에 도시된 플립플롭(Fn+1)과 마찬가지의 전원(전원(21·23))을 구비하고 있음으로써, 양 방향 주사가 가능한 구성의 시프트 레지스터이더라도, 도9에 도시된 구성의 시프트 레지스터와 마찬가지의 효과를 얻을 수 있다.

또한, 본 실시예에 있어서는, 지연회로(10·11)(지연 수단)를 구비하는 구성으로 하였지만, 이에 한정되지 않는다. 예컨대, 도9에 도시된 구성에 있어서, 지연회로(10·11)를 구비하고 있지 않은 구성에 있어서도, 시프트 레지스터에 있어서, 회로의 오동작을 방지할 수 있다.

즉, 이 구성에 의하면, 출력신호를 외부로 출력하지 않는 플립플롭(예컨대, 각 주사방향에 있어서 동작에 기여하지 않는 플립플롭(우방향 주사의 경우)(FO)·(좌방향 주사의 경우)(Fn+1)이 동작하지 않는다. 또한, 상기 플립플롭의 입력단자(세트 단자·리세트 단자)가 플로팅 상태로 되지 않기 때문에, 신호가 입력되는 트랜지스터가 양호하게 동작한다.

이상과 같이, 본 시프트 레지스터는, 동일한 플립플롭(플립플롭(F1∼Fn))을 사용한 양 방향 주사가 가능하고, 복수단의 플립플롭(플립플롭(FO∼Fn+1)) 중, 출력신호를 외부로 출력하지 않는 플립플롭(FO·Fn+1)이, 자신을 동작시키지 않기 위한 전원(21∼24)을 구비하고 있다.

이에 의해, 출력신호를 외부로 출력하지 않는 플립플롭, 즉 구동에 기여하지 않는 플립플롭(플립플롭(FO·Fn+1))이 동작하지 않는다.

또한, 예컨대 구동에 기여하지 않는 플립플롭(우방향 주사의 경우)(FO)·(좌방향 주사의 경우)(Fn+1)의 입력단자(세트 단자·리세트 단자)가 플로팅 상태로 되지 않기 때문에, 신호가 입력되는 트랜지스터가 양호하게 동작한다. 따라서, 전단의 플립플롭(F1·Fn)이 리세트될 수 없는 등의 오동작을 방지할 수 있다.

전원(21·22)은, 플립플롭(FO·Fn+1)을 세트하는 세트 신호를 비액티브로, 전원(23·24)은, 플립플롭(FO·Fn+1)을 리세트하는 리세트 신호를 액티브로 하기 위해, 세트 신호 및 리세트 신호를 각각 소정의 전위로 고정하는 전원이다.

이에 의해, 세트 신호를 항상 비액티브로, 리세트 신호를 항상 액티브로 할 수 있다. 따라서, 구동에 기여하지 않는 플립플롭(FO·Fn+1)이 동작하지 않으므로, 회로의 오동작을 방지할 수 있다.

또한, 각 플립플롭(FO∼Fn+1)은, 주사방향을 절환하기 위한 스위치(40·50)를 구비하고 있다.

이에 의해, 동일한 플립플롭을 사용한 간단한 구성으로, 양 방향 주사를 가능하게 할 수 있다. 또한, 구동에 기여하지 않는 플립플롭(FO·Fn+1)이 양단에 구비되어 있는 구성에 있어서, 좌방향 주사의 경우는 플립플롭(Fn+1)(우단의 플립플롭)이, 우방향 주사의 경우는 플립플롭(FO)(좌단의 플립플롭)이 동작하지 않도록 절환할 수 있다.

또, 본 발명은 상술한 각 실시예에 한정되지 않고, 청구항에 나타낸 범위에서 여러가지의 변경이 가능하며, 상이한 실시예에 각각 개시된 기술적 수단을 적절하게 조합하여 얻어지는 실시예도 본 발명의 기술적 범위에 포함된다.

이상과 같이, 본 발명의 시프트 레지스터는, 복수단으로 이루어지는 플립플롭을 구비하고, 최종단을 포함하는 복수의 플립플롭의 리세트를, 최종단의 플립플롭으로부터의 출력신호를 각 플립플롭에 입력함으로써 행하는 시프트 레지스터에 있어서, 상기 최종단의 플립플롭의 리세트가, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭 중 최종단의 플립플롭을 제외한 다른 플립플롭의 리세트와 동시, 또는 상기 다른 플립플롭의 리세트보다 후에 행해지는 것을 특징으로 하고 있다.

예컨대, 본 발명의 시프트 레지스터는, 복수단으로 이루어지는 플립플롭을 구비하고, 최종단의 플립플롭의 리세트와 최종단보다 하나 전단의 플립플롭의 리세트를, 최종단의 플립플롭으로부터의 출력신호를 상기 각 플립플롭에 입력함으로써 행하는 시프트 레지스터에 있어서, 상기 최종단의 플립플롭의 리세트가, 최종단보다 하나 전단의 플립플롭의 리세트와 동시, 또는 최종단보다 하나 전단의 플립플롭의 리세트보다 후에 행해지는 것을 특징으로 하고 있다.

구체적으로는, 상기 시프트 레지스터는, 최종단의 플립플롭에 있어서의 출력신호의 출력단자와, 최종단의 플립플롭에 있어서의 출력신호의 입력단자(리세트 입력단자)를 접속하는 배선에는, 출력신호의 입력단자로의 입력을 지연시키는 지연 수단을 구비하고 있는 것이 바람직하다.

따라서, 예컨대 상기 시프트 레지스터를 데이터 구동회로나 게이트 구동회로에 구비하는 표시장치에 있어서 회로가 오동작하지 않으므로, 소망의 샘플링 파형이나 주사 신호가 얻어질 수 있는 표시장치를 제공할 수 있다.

또한, 본 발명의 시프트 레지스터는, 복수단으로 이루어지는 플립플롭을 구비하고, 최종단을 포함하는 복수의 플립플롭의 리세트는, 최종단의 플립플롭으로부터의 출력신호를 각 플립플롭에 입력함으로써 행하는 시프트 레지스터에 있어서, 동일한 플립플롭을 사용한 양 방향 주사가 가능하고, 상기 복수단의 플립플롭 중, 출력신호를 외부로 출력하지 않는 플립플롭이, 자신을 동작시키지 않기 위한 정지 수단을 구비하고 있는 것을 특징으로 하고 있다.

상기 시프트 레지스터는, 각 주사방향에 있어서 최종단의 플립플롭의 리세트가, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭 중 최종단의 플립플롭을 제외한 다른 플립플롭의 리세트와 동시, 또는 상기 다른 플립플롭의 리세트보다 후에 행해지는 것이 바람직하다.

상기 구성에 의하면, 각 주사방향에 있어서, 최종단의 플립플롭의 리세트가 다른 플립플롭의 리세트보다 먼저 행해지지 않는다. 따라서, 다른 플립플롭이 리세트되지 않고서 계속하여 동작하는 등의 회로의 오동작을 방지할 수 있다.

상기 시프트 레지스터는, 지연 수단이 CMOS 인버터이고, 상기 CMOS 인버터에 있어서의 트랜지스터의 채널 폭 및 채널 길이 중, 적어도 어느 하나에 기초하여, 지연 시간을 설정하는 것이 바람직하다.

여기서, 지연 시간이란, 지연 수단이 없는 경우의 최종단의 플립플롭에 있어서의 출력신호의 입력단자로의 입력의 타이밍과, 지연 수단을 구비한 경우의 최종단의 플립플롭에 있어서의 출력신호의 입력단자로의 입력의 타이밍의 차이, 즉 지 연 수단을 구비하는 것에 의한, 출력신호(리세트 신호)의 지연을 말한다.

상기 구성에 의하면, CMOS 인버터에 있어서의 트랜지스터의 채널 폭 및 채널 길이 중, 적어도 어느 것을 조절함으로써, 소망의 지연 시간을 얻을 수 있다.

상기 시프트 레지스터는, 지연 수단이 배선 용량이고, 상기 배선 용량의 값에 기초하여 지연 시간을 설정하는 것이 바람직하다.

상기 구성에 의하면, 배선 용량을, 예컨대 배선의 길이, 단면적, 또는 그의 재료 등에 의해 조절함으로써, 소망의 지연 시간을 얻을 수 있다.

상기 시프트 레지스터는, 지연 수단이 배선 저항이고, 상기 배선 저항의 값에 기초하여 지연 시간을 설정하는 것이 바람직하다.

상기 구성에 의하면, 배선 저항을, 예컨대 배선의 길이, 단면적, 또는 그의 재료 등에 의해 조절함으로써, 소망의 지연 시간을 얻을 수 있다.

또, 지연 수단으로서는, 상기 CMOS 인버터, 배선 용량, 배선 저항을, 임의로 조합한 것이어도 상관없다.

상기 시프트 레지스터는, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭의 수가 최종단도 포함하여 N개일 때, 복수단으로 이루어지는 플립플롭 중, N개의 플립플롭을 제외한 플립플롭의 리세트는, 각각 자단보다 (N-1)개 후단의 플립플롭으로부터의 출력신호가 입력됨으로써 행해지는 것이 바람직하다.

예컨대, 복수단으로 이루어지는 플립플롭 중, 최종단의 플립플롭을 제외한 플립플롭의 리세트는, 각각의 다음 단의 플립플롭으로부터의 출력신호가 입력됨으로써 행해지는 것이 바람직하다.

상기 구성에 의하면, 플립플롭의 출력신호를, 리세트 신호로서 사용할 수 있고, 또한 최종단의 플립플롭의 리세트의 타이밍을 예컨대 지연 수단에 의해 늦춤으로써, 최종단의 플립플롭의 리세트가, 다른 플립플롭의 리세트보다 먼저 행해지지 않는다. 따라서, 다른 플립플롭이 리세트되지 않고서 계속하여 동작하는 등의 회로의 오동작을 방지할 수 있다.

상기 시프트 레지스터는, 정지 수단이, 출력신호를 외부로 출력하지 않는 플립플롭을 세트하는 세트 신호를 비액티브로, 리세트하는 리세트 신호를 액티브로 하기 위해, 세트 신호 및 리세트 신호를 각각 소정의 전위로 고정하는 전원인 것이 바람직하다.

상기 구성에 의하면, 세트 신호를 항상 비액티브로, 리세트 신호를 항상 액티브로 할 수 있다. 따라서, 세트 신호를 항상 비액티브로 함으로써 플립플롭이 동작하는 것을 방지할 수 있고, 또한 리세트 신호를 항상 액티브로 함으로써, 만약 세트 신호가 액티브로 되었다고 해도, 리세트가 걸린다. 그 결과, 상기 전원이 공급된 플립플롭이 동작하지 않으므로, 회로의 오동작을 확실히 방지할 수 있다.

상기 시프트 레지스터는, 각 플립플롭이, 주사방향을 절환하기 위한 주사방향 절환수단을 구비하고 있는 것이 바람직하다.

상기 구성에 의하면, 동일한 플립플롭을 사용한 간단한 구성으로, 양 방향 주사를 가능하게 할 수 있다.

본 발명의 표시장치는, 복수의 게이트 라인과, 상기 게이트 라인과 직교하도록 배치된 복수의 데이터 라인과, 각 화소에 대응하도록, 게이트 라인과 데이터 라 인과의 교차부 부근에 제공된 스위칭 소자와, 화소를 구동하기 위한 주사 신호를 게이트 라인에 공급하는 게이트 구동회로와, 각 화소에 대한 데이터 신호를 데이터 라인에 공급하는 데이터 구동회로를 구비하고, 게이트 구동회로 및 데이터 구동회로 중, 적어도 일방의 구동회로는, 상기 기재된 시프트 레지스터를 구비하고 있는 것을 특징으로 하고 있다.

상기 구성에 의하면, 예컨대 게이트 구동회로에 상기 시프트 레지스터가 구비되어 있는 경우, 게이트 구동회로에 있어서의 시프트 레지스터의 전체 플립플롭에 대해서 리세트 할 수 있다. 즉, 회로가 오동작하여, 최종단보다 전단의 플립플롭이 계속해서 동작하는 것을 방지할 수 있다.

따라서, 최종단보다 전단의 플립플롭으로부터의 출력에 대응하는 최종의 (1프레임 기간내에서 마지막으로 주사 신호가 전송되어 오는) 게이트 라인에, 화소를 구동하기 위한 소망의 주사 신호를 얻을 수 있다.

또한, 예컨대 데이터 구동회로에 상기 시프트 레지스터가 구비되어 있는 경우, 데이터 구동회로에 있어서의 시프트 레지스터의 전체 플립플롭에 대해서 리세트할 수 있다. 즉, 회로가 오동작하여, 최종단보다 전단의 플립플롭이 계속해서 동작하는 것을 방지할 수 있다.

따라서, 최종단보다 전단의 플립플롭으로부터의 출력에 대응하는 최종의 데이터 라인에 있어서 데이터 신호의 소망의 샘플링 파형을 얻을 수 있다.

또한, 게이트 구동회로 및 데이터 구동회로 중, 적어도 일방의 구동회로가, 상기 시프트 레지스터를 구비하고 있음으로써, 표시장치에 있어서의 소비전력의 저 하를 도모할 수 있다. 또한, 시프트 레지스터의 회로 규모를 작게 하는 것이 가능하여, 이에 의해 표시장치에 있어서 프레임부의 사이즈를 감소시킬 수 있다.

상기 표시장치는, 양 구동회로(게이트 구동회로와 데이터 구동회로) 중 적어도 일방의 구동회로, 및 스위칭 소자는, 동일 기판상에 형성되어 있는 것이 바람직하다.

상기 구성에 의하면, 스위칭 소자와 동일 기판상에 구동회로와 화소(스위칭 소자) 사이의 신호선(예컨대, 데이터 라인, 게이트 라인)을 형성함으로써, 신호선의 수가 증가하여도, 동일 기판상에 신호선이 형성되기 때문에 기판 외부에 신호선을 내지 않아도 좋다. 또한, 구동회로와 스위칭 소자를 별개의 기판상에 형성한 후에 그들의 기판을 조립하는 공정이 불필요하다.

따라서, 신호선 용량 및 표시장치의 제조 공정의 감소를 도모할 수 있다.

상기 표시장치는, 기판이, 유리로 이루어지는 유리 기판인 것이 바람직하다.

상기 구성에 의하면, 기판으로서 저렴한 유리 기판을 사용할 수 있다. 또한, 유리 기판은, 대면적 기판을 용이하게 제작할 수 있어, 이 때문에 1장의 대면적 기판으로부터 다수의 패널을 형성할 수 있다. 따라서, 저렴한 표시장치를 제공할 수 있다.

상기 표시장치는, 스위칭 소자가, 다결정 실리콘으로 이루어지는 것이 바람직하다.

상기 구성에 의하면, 표시장치에 있어서의 표시부의 면적의 확대화를 도모할 수 있다.

상기 표시장치는, 스위칭 소자가, 600℃ 이하의 프로세스 온도에서 형성되는 것이 바람직하다.

상기 구성에 의하면, 통상 왜곡점이 600℃ 이하인 저렴한 유리 기판을 사용하여도, 왜곡점 이상의 프로세스 온도에 기인하는 기판의 뒤틀림이나 휘어짐의 발생을 방지할 수 있다.

따라서, 기판상에의 실장이 용이하고, 또한 표시부의 면적이 넓은 표시장치를 제공할 수 있다.

본 발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시태양 또는 실시예는, 어디까지나, 본 발명의 기술내용을 명백하게 하는 것이고, 이러한 구체예에만 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허청구사항의 범위내에서, 여러 가지 변경하여 실시할 수 있는 것이다.

Claims

복수단으로 이루어지는 플립플롭을 구비하고, 최종단을 포함하는 복수의 플립플롭의 리세트를, 최종단의 플립플롭으로부터의 출력신호를 각 플립플롭에 입력함으로써 행하는 시프트 레지스터에 있어서,

상기 최종단의 플립플롭의 리세트가, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭 중 최종단의 플립플롭을 제외한 다른 플립플롭의 리세트와 동시, 또는 상기 다른 플립플롭의 리세트보다 후에 행해지고,

최종단의 플립플롭에 있어서의 상기 출력신호의 출력단자와, 최종단의 플립플롭에 있어서의 상기 출력신호의 입력단자를 접속하는 배선에는, 상기 출력신호의 상기 입력단자로의 입력을 지연시키는 지연 수단을 구비하고 있는 시프트 레지스터.
제1항에 있어서, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭의 수가 최종단도 포함하여 N개일 때, 상기 복수단으로 이루어지는 플립플롭 중, 상기 N개의 플립플롭을 제외한 플립플롭의 리세트는, 각각 자단보다 (N-1)개 후단의 플립플롭으로부터의 출력신호가 입력됨으로써 행해지는 시프트 레지스터.
삭제
제1항에 있어서, 상기 지연 수단은 CMOS 인버터이고, 상기 CMOS 인버터에 있어서의 트랜지스터의 채널 폭 및 채널 길이 중, 적어도 어느 하나에 기초하여, 지연 시간을 설정하는 시프트 레지스터.
제1항에 있어서, 상기 지연 수단은 배선 용량이고, 상기 배선 용량의 값에 기초하여 지연 시간을 설정하는 시프트 레지스터.
제1항에 있어서, 상기 지연 수단은 배선 저항이고, 상기 배선 저항 값에 기초하여 지연 시간을 설정하는 시프트 레지스터.
복수단으로 이루어지는 플립플롭을 구비하고, 최종단을 포함하는 복수의 플립플롭의 리세트는, 최종단의 플립플롭으로부터의 출력신호를 각 플립플롭에 입력함으로써 행하는 시프트 레지스터에 있어서,

동일한 플립플롭을 사용한 양 방향 주사가 가능하고,

상기 복수단의 플립플롭 중, 출력신호를 외부로 출력하지 않는 플립플롭이, 자신을 동작시키지 않기 위한 정지 수단을 포함하며,

각 주사방향에 있어서, 최종단의 플립플롭의 리세트가, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭 중 최종단의 플립플롭을 제외한 다른 플립플롭의 리세트와 동시, 또는 상기 다른 플립플롭의 리세트보다 후에 행해지고,

최종단의 플립플롭에 있어서의 상기 출력신호의 출력단자와, 최종단의 플립플롭에 있어서의 상기 출력신호의 입력단자를 접속하는 배선에는, 상기 출력신호의 상기 입력단자로의 입력을 지연시키는 지연 수단을 구비하고 있는 시프트 레지스터.
삭제
제7항에 있어서, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭의 수가 최종단도 포함하여 N개일 때, 상기 복수단으로 이루어지는 플립플롭 중, 상기 N개의 플립플롭을 제외한 플립플롭의 리세트는, 각각 자단보다 (N-1)개 후단의 플립플롭으로부터의 출력신호가 입력됨으로써 행해지는 시프트 레지스터.
삭제
제7항에 있어서, 상기 지연 수단은 CMOS 인버터이고, 상기 CMOS 인버터에 있어서의 트랜지스터의 채널 폭 및 채널 길이 중, 적어도 어느 하나에 기초하여, 지연 시간을 설정하는 시프트 레지스터.
제7항에 있어서, 상기 지연 수단은 배선 용량이고, 상기 배선 용량의 값에 기초하여 지연 시간을 설정하는 시프트 레지스터.
제7항에 있어서, 상기 지연 수단은 배선 저항이고, 상기 배선 저항의 값에 기초하여 지연 시간을 설정하는 시프트 레지스터.
제7항에 있어서, 상기 정지 수단은, 상기 출력신호를 외부로 출력하지 않는 플립플롭의 세트 단자에 입력되는 세트 신호를 비액티브로, 리세트 단자에 입력되는 리세트 신호를 액티브로 하기 위해, 상기 세트 신호 및 리세트 신호를 각각 소정의 전위로 고정하는 전원인 시프트 레지스터.
제7항에 있어서, 각 플립플롭은, 주사방향을 절환하기 위한 주사방향 절환수단을 구비하고 있는 시프트 레지스터.
복수단으로 이루어지는 플립플롭을 구비하고, 최종단의 플립플롭의 리세트와 최종단보다 하나 전단의 플립플롭의 리세트를, 최종단의 플립플롭으로부터의 출력신호를 각 플립플롭에 입력함으로써 행하는 시프트 레지스터에 있어서,

상기 최종단의 플립플롭의 리세트가, 최종단보다 하나 전단의 플립플롭의 리세트와 동시, 또는 최종단보다 하나 전단의 플립플롭의 리세트보다 후에 행해지고,

최종단의 플립플롭에 있어서의 상기 출력신호의 출력단자와, 최종단의 플립플롭에 있어서의 상기 출력신호의 입력단자를 접속하는 배선에는, 상기 출력신호의 상기 입력단자로의 입력을 지연시키는 지연 수단을 구비하고 있는 시프트 레지스터.
삭제
제16항에 있어서, 상기 지연 수단은 CMOS 인버터이고, 상기 CMOS 인버터에 있어서의 트랜지스터의 채널 폭 및 채널 길이 중, 적어도 어느 하나에 기초하여, 지연 시간을 설정하는 시프트 레지스터.
제16항에 있어서, 상기 지연 수단은 배선 용량이고, 상기 배선 용량의 값에 기초하여 지연 시간을 설정하는 시프트 레지스터.
제16항에 있어서, 상기 지연 수단은 배선 저항이고, 상기 배선 저항의 값에 기초하여 지연 시간을 설정하는 시프트 레지스터.
제16항에 있어서, 상기 복수단으로 이루어지는 플립플롭 중, 최종단의 플립플롭을 제외한 플립플롭의 리세트는, 각각의 다음 단의 플립플롭으로부터의 출력신호가 입력됨으로써 행해지는 시프트 레지스터.
복수의 게이트 라인과, 상기 게이트 라인과 직교하도록 배치된 복수의 데이터 라인과, 각 화소에 대응하도록, 상기 게이트 라인과 상기 데이터 라인과의 교차부 부근에 제공된 스위칭 소자와, 화소를 구동하기 위한 주사 신호를 상기 게이트 라인에 공급하는 게이트 구동회로와, 각 화소에 대한 데이터 신호를 상기 데이터 라인에 공급하는 데이터 구동회로를 구비하고,

상기 게이트 구동회로 및 상기 데이터 구동회로 중, 적어도 일방의 구동회로는,

복수단으로 이루어지는 플립플롭을 구비하고, 최종단을 포함하는 복수의 플립플롭의 리세트를, 최종단의 플립플롭으로부터의 출력신호를 각 플립플롭에 입력함으로써 행하는 시프트 레지스터에 있어서, 상기 최종단의 플립플롭의 리세트가, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭 중 최종단의 플립플롭을 제외한 다른 플립플롭의 리세트와 동시, 또는 상기 다른 플립플롭의 리세트보다 후에 행해지고, 최종단의 플립플롭에 있어서의 상기 출력신호의 출력단자와, 최종단의 플립플롭에 있어서의 상기 출력신호의 입력단자를 접속하는 배선에는, 상기 출력신호의 상기 입력단자로의 입력을 지연시키는 지연 수단을 구비하고 있는 시프트 레지스터를 포함하는 표시장치.
제22항에 있어서, 상기 시프트 레지스터는, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭의 수가 최종단도 포함하여 N개일 때, 상기 복수단으로 이루어지는 플립플롭 중, 상기 N개의 플립플롭을 제외한 플립플롭의 리세트는, 각각 자단보다 (N-1)개 후단의 플립플롭으로부터의 출력신호가 입력됨으로써 행해지는 표시장치.
삭제
제22항에 있어서, 상기 지연 수단은 CMOS 인버터이고, 상기 CMOS 인버터에 있어서의 트랜지스터의 채널 폭 및 채널 길이 중, 적어도 어느 하나에 기초하여, 지연 시간을 설정하는 표시장치.
제22항에 있어서, 상기 지연 수단은 배선 용량이고, 상기 배선 용량의 값에 기초하여 지연 시간을 설정하는 표시장치.
제22항에 있어서, 상기 지연 수단은 배선 저항이고, 상기 배선 저항의 값에 기초하여 지연 시간을 설정하는 표시장치.
제22항에 있어서, 상기 양 구동회로 중 적어도 일방의 구동회로, 및 상기 스위칭 소자는, 동일 기판상에 형성되어 있는 표시장치.
제28항에 있어서, 상기 기판은, 유리로 이루어지는 유리 기판인 표시장치.
제22항에 있어서, 상기 스위칭 소자는, 다결정 실리콘으로 이루어지는 표시장치.
제22항에 있어서, 상기 스위칭 소자는, 600℃ 이하의 프로세스 온도에서 형성되는 표시장치.
복수의 게이트 라인과, 상기 게이트 라인과 직교하도록 배치된 복수의 데이터 라인과, 각 화소에 대응하도록, 상기 게이트 라인과 상기 데이터 라인과의 교차부 부근에 제공된 스위칭 소자와, 화소를 구동하기 위한 주사 신호를 상기 게이트 라인에 공급하는 게이트 구동회로와, 각 화소에 대한 데이터 신호를 상기 데이터 라인에 공급하는 데이터 구동회로를 구비하고,

상기 게이트 구동회로 및 상기 데이터 구동회로 중, 적어도 일방의 구동회로는,

복수단으로 이루어지는 플립플롭을 구비하고, 최종단을 포함하는 복수의 플립플롭의 리세트는, 최종단의 플립플롭으로부터의 출력신호를 각 플립플롭에 입력함으로써 행하는 행하는 시프트 레지스터에 있어서, 동일한 플립플롭을 사용한 양 방향 주사가 가능하고, 상기 복수단의 플립플롭 중, 출력신호를 외부로 출력하지 않는 플립플롭이, 자신을 동작시키지 않기 위한 정지 수단을 구비하고,

상기 시프트 레지스터는, 각 주사방향에 있어서, 최종단의 플립플롭의 리세트가, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭 중 최종단의 플립플롭을 제외한 다른 플립플롭의 리세트와 동시, 또는 상기 다른 플립플롭의 리세트보다 후에 행해지며,

최종단의 플립플롭에 있어서의 상기 출력신호의 출력단자와, 최종단의 플립플롭에 있어서의 상기 출력신호의 입력단자를 접속하는 배선에는, 상기 출력신호의 상기 입력단자로의 입력을 지연시키는 지연 수단을 구비하고 있는 시프트 레지스터를 포함하는 표시장치.
삭제
제32항에 있어서, 상기 시프트 레지스터는, 최종단의 플립플롭으로부터의 출력신호에 의해 리세트되는 플립플롭의 수가 최종단도 포함하여 N개일 때, 상기 복수단으로 이루어지는 플립플롭 중, 상기 N개의 플립플롭을 제외한 플립플롭의 리세트는, 각각 자단보다 (N-1)개 후단의 플립플롭으로부터의 출력신호가 입력됨으로써 행해지는 표시장치.
삭제
제32항에 있어서, 상기 지연 수단은 CMOS 인버터이고, 상기 CMOS 인버터에 있어서의 트랜지스터의 채널 폭 및 채널 길이 중, 적어도 어느 하나에 기초하여, 지연 시간을 설정하는 표시장치.
제32항에 있어서, 상기 지연 수단은 배선 용량이고, 상기 배선 용량의 값에 기초하여 지연 시간을 설정하는 표시장치.
제32항에 있어서, 상기 지연 수단은 배선 저항이고, 상기 배선 저항의 값에 기초하여 지연 시간을 설정하는 표시장치.
제32항에 있어서, 상기 정지 수단은, 상기 출력신호를 외부로 출력하지 않는 플립플롭의 세트단자에 입력되는 세트 신호를 비액티브로, 리세트 단자에 입력되는 리세트 신호를 액티브로 하기 위해, 상기 세트 신호 및 리세트 신호를 각각 소정의 전위로 고정하는 전원인 표시장치.
제32항에 있어서, 각 플립플롭은, 주사방향을 절환하기 위한 주사방향 절환수단을 구비하고 있는 표시장치.
제32항에 있어서, 상기 양 구동회로 중 적어도 일방의 구동회로, 및 상기 스위칭 소자는, 동일 기판상에 형성되어 있는 표시장치.
제41항에 있어서, 상기 기판은, 유리로 이루어지는 유리 기판인 표시장치.
제32항에 있어서, 상기 스위칭 소자는, 다결정 실리콘으로 이루어지는 표시장치.
제32항에 있어서, 상기 스위칭 소자는, 600℃ 이하의 프로세스 온도에서 형성되는 표시장치.
복수의 게이트 라인과, 상기 게이트 라인과 직교하도록 배치된 복수의 데이터 라인과, 각 화소에 대응하도록, 상기 게이트 라인과 상기 데이터 라인과의 교차부 부근에 제공된 스위칭 소자와, 화소를 구동하기 위한 주사 신호를 상기 게이트 라인에 공급하는 게이트 구동회로와, 각 화소에 대한 데이터 신호를 상기 데이터 라인에 공급하는 데이터 구동회로를 구비하고,

상기 게이트 구동회로 및 상기 데이터 구동회로 중, 적어도 일방의 구동회로는,

복수단으로 이루어지는 플립플롭을 구비하고, 최종단의 플립플롭의 리세트와 최종단보다 하나 전단의 플립플롭의 리세트를, 최종단의 플립플롭으로부터의 출력신호를 각 플립플롭에 입력함으로써 행하는 시프트 레지스터에 있어서, 상기 최종단의 플립플롭의 리세트가, 최종단보다 하나 전단의 플립플롭의 리세트와 동시, 또는 최종단보다 하나 전단의 플립플롭의 리세트보다 후에 행해지고, 최종단의 플립플롭에 있어서의 상기 출력신호의 출력단자와, 최종단의 플립플롭에 있어서의 상기 출력신호의 입력단자를 접속하는 배선에는, 상기 출력신호의 상기 입력단자로의 입력을 지연시키는 지연 수단을 구비하고 있는 시프트 레지스터를 포함하는 표시장치.
삭제
제45항에 있어서, 상기 지연 수단은 CMOS 인버터이고, 상기 CMOS 인버터에 있어서의 트랜지스터의 채널 폭 및 채널 길이 중, 적어도 어느 하나에 기초하여, 지연 시간을 설정하는 표시장치.
제45항에 있어서, 상기 지연 수단은 배선 용량이고, 상기 배선 용량의 값에 기초하여 지연 시간을 설정하는 표시장치.
제45항에 있어서, 상기 지연 수단은 배선 저항이고, 상기 배선 저항의 값에 기초하여 지연 시간을 설정하는 표시장치.
제45항에 있어서, 상기 복수단으로 이루어지는 플립플롭 중, 최종단의 플립플롭을 제외한 플립플롭의 리세트는, 각각의 다음 단의 플립플롭으로부터의 출력신호가 입력됨으로써 행해지는 표시장치.
제45항에 있어서, 상기 양 구동회로 중 적어도 일방의 구동회로, 및 상기 스위칭 소자는, 동일 기판상에 형성되어 있는 표시장치.
제51항에 있어서, 상기 기판은, 유리로 이루어지는 유리 기판인 표시장치.
제45항에 있어서, 상기 스위칭 소자는, 다결정 실리콘으로 이루어지는 표시장치.
제45항에 있어서, 상기 스위칭 소자는, 600℃ 이하의 프로세스 온도에서 형성되는 표시장치.