JP4666860B2

JP4666860B2 - 高電圧バスおよび低電圧バス用の出力バッファ

Info

Publication number: JP4666860B2
Application number: JP2001522671A
Authority: JP
Inventors: クラーク，ローレンス・ティ; モッゼン，トーマス・ジェイ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1999-09-10
Filing date: 2000-08-18
Publication date: 2011-04-06
Anticipated expiration: 2020-08-18
Also published as: CN1241328C; US6512401B2; KR20020036852A; KR100475986B1; TW478250B; US20010043094A1; CN1390387A; WO2001018967A1; US6903581B2; US20030112041A1; AU6919000A; JP2003515259A

Description

【０００１】
（背景）
分野
この開示は出力バッファに関し、より詳細には、高電圧バスおよび低電圧バスの一方または両方にインターフェースすることができる集積回路（ＩＣ）チップ用の出力バッファに関する。
【０００２】
背景情報
集積回路すなわちＩＣを一体に結合するときに生じる１つの問題は、電気的互換性である。集積回路チップは通常、特定の入出力（Ｉ／Ｏ）電圧レベルで、または実質的に、特定の限定された電圧レベル範囲内で動作するように設計されている。しかし、技術の発達と共に、Ｉ／Ｏを含めて、集積回路チップが動作する電圧レベルは一般に低減している。残念ながら、電圧が低減するこの傾向は、Ｉ／Ｏ、例えば主にチップ間でインターフェースする回路に関してよりも、コア論理、例えばチップ外の回路にインターフェースしない論理に関してかなり速くなっている。したがって、近年のＩＣは通常、コア論理電圧レベルよりも高いＩ／Ｏ電圧レベルをサポートできる。これにより、レガシーＩ／Ｏ電圧レベルのサポートとは独立にコアの性能をより良くすることが可能になっている。
【０００３】
Ｉ／Ｏ電圧レベルが低減するというこの一般的な傾向は、集積回路チップを設計または製造するときに問題になる場合がある。例えば、集積回路チップは、比較的高い電圧信号レベルで動作するように設計することができる。この状況では、集積回路チップは、高電圧に耐性があるトランジスタを排他的に利用するように設計した場合、レガシー集積回路チップと互換性がある可能性は高いが、例えば速度、電力、および／またはその両方によって測定される現況技術性能レベルに達することができない。あるいは、集積回路チップは、比較的低い電圧レベルで動作することができ、したがって、現況技術集積回路チップに関する電圧レベルに互換性があるが、レガシー集積回路チップとのインターフェースには適していない場合がある。ここでは、一般性を失わずに、例えば約１．８ボルトから約３．３ボルトの電圧レベルを比較的高いものと考えることができ、一方、約１ボルトまでの電圧レベルを比較的低いものと考えることができる。集積回路チップを製造または設計するための手法または技法がこの問題に対処することができるようにすることが望ましい。
【０００４】
（概要）
簡単に言うと、本発明によれば、集積回路が出力バッファを含む。出力バッファは、交替して活動化する回路構成とするように結合された半導体デバイスを含む。出力バッファは、個別電圧供給電圧レベル・ポートに結合するように適合されており、さらに交替して活動化することができる回路構成間で切り換えを行うように適合されている。交替して活動化することができる回路構成はそれぞれ、他の集積回路チップと相互動作するように特に適合されており、異なる他の集積回路チップの半導体デバイスのしきい値電圧レベルはそれぞれ異なる。
【０００５】
簡単に言うと、本発明の別の実施態様によれば、出力バッファが、回路構成内で結合された複数の厚いゲートの金属酸化物半導体（ＭＯＳ）トランジスタを含む。複数のトランジスタが、プルアップ・トランジスタとして、少なくとも１つの厚いゲートのＰＭＯＳトランジスタおよび１つの厚いゲートのＮＭＯＳトランジスタを含み、両方がそれぞれ、個別電圧供給電圧レベル・ポートと出力バッファの出力ポートとの間に結合される。複数のトランジスタはさらに、プルダウン・トランジスタとして、少なくとも２つのより厚いゲートのＮＭＯＳトランジスタを含み、両方がそれぞれ、接地と出力ポートとの間に結合される。少なくとも１つのプルアップ・トランジスタと１つのプルダウン・トランジスタが、回路構成内で結合されて、ハードな状態にドライブされ、高い電圧スイングを送る。さらに、少なくとも１つのプルアップ・トランジスタと１つのプルダウン・トランジスタが、回路構成内で結合されて、あまりハードでない状態でドライブされ、低減された電圧スイングを送る。
【０００６】
本発明に関する主題は、本明細書の結論部に特に指摘し、明確に請求する。しかし、本発明は、組織および動作方法の両方、ならびに本発明の目的、特徴、および利点に関して、以下の詳細な説明を添付図面と共に読みながら参照することにより最も良く理解することができる。
【０００７】
（詳細な説明）
以下の詳細な説明では、本発明を完全に理解できるようにいくつかの特定の詳細を記載する。しかし、本発明をこれら特定の詳細を用いずに実施することもできることを当業者には理解されたい。場合により、本発明を不明瞭にしないように、よく知られている方法、手順、構成要素、および回路は詳細に説明しない。
【０００８】
前述したように、集積回路チップの設計および／または製造に関連する問題は、集積回路チップが動作するように設計または意図された入出力（Ｉ／Ｏ）電圧レベル、または電圧レベルの範囲である。本発明の範囲を限定することは決して意図していない１つの特定の例として、集積回路チップを、約１．８ボルトから約３．３ボルトの範囲内にある入出力電圧レベルで動作するように設計することができる。この状況では、少なくとも何らかの形の適合を用いなければ、集積回路チップが、約１．０ボルト未満から約１．０ボルトの範囲内にある入出力電圧レベルで動作するように設計または意図された別の集積回路チップと互換性をもつ、または満足に相互動作することできる可能性が低い。
【０００９】
具体的には、トランジスタ幾何形状が、各プロセス生成で線形に約０．７倍に縮小されるので、トランジスタ信頼性のために採用される実質的に一定の電界スケーリングをサポートするためにはより低い供給電圧が望まれる。これらのより低い供給電圧は、比較的簡単にコアまたは非Ｉ／Ｏ回路をサポートする。これは、コアまたは非Ｉ／Ｏ回路が通常、集積回路上で同様のトランジスタ間でのみ通信するためである。しかし、トランジスタ・スケーリング・ロードマップは、システム内の異なるタイプのチップに関しては異なる。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関する電圧レベルは、少なくとも１つには比較的高い充電レベルをサポートすることが望まれるので、論理に関する電圧レベルに対して遅れる。フラッシュ・メモリは、少なくとも１つには非常に高い（＞１０Ｖ）プログラミング・レベルをサポートすることが望まれるので、論理に対して遅れる。しかし、マイクロプロセッサやＳＲＡＭなどの論理は通常、電圧スケーリングから十分に利益を得る。したがって、例えば、論理およびＳＲＡＭプロセスは通常、それらが頻繁にインターフェースする前述のメモリ・デバイスよりも低いコア供給電圧を有する。
【００１０】
これは、ハンドヘルド・デバイスなど低電力消費が望まれるシステムに関する電力消費の問題を生じる場合がある。論理デバイスは通常、図３に図示し、本明細書で以後より詳細に説明するように、レガシーＩ／Ｏをサポートするために特に追加された追加のより大きな幾何形状のトランジスタによって、より高電圧のＩ／Ｏをサポートする。これは通常、電圧互換性の問題に対処し、しかし、より高い電圧をより大きなオフチップ・キャパシタンスまでドライブする、または印加することが、望まれるよりも大きな電力消費を生じる場合がある。例えば、１Ｖのコア論理電圧レベルと３．３ＶのＩ／Ｏ電圧とを使用するデバイスでは、Ｉ／Ｏは、Ｉ／Ｏが１Ｖのコア電圧レベルであった場合に採用される電力の約１０倍の電力を使用する。
【００１１】
したがって、電力消費を低減するためにバスに対してより低い電圧を使用できるようにすることが望まれる。しかし、低い動作電圧にターゲットされた現況技術論理プロセスではない半導体プロセスでの実装に適用できる形でそれを行うことも望まれる。これが実施された場合、そのような技法または手法を、ＤＲＡＭや不揮発メモリ・プロセスなど電圧スケーリングがあまり大きくないプロセスで実装できるようになるであろう。さらに、同じシリコンまたは半導体チップを低いまたは高い電圧の（レガシー）Ｉ／Ｏシステムで使用することができるように、レガシー電圧に対して耐性があり、レガシー電圧と共に使用可能な回路などの技法または手法を有することが望まれる。さらに、このより低い電圧スイング・バスは、ノイズおよび信号スルーレートの観点から望ましく、かつ回路板によって生成される電磁干渉（ＥＭＩ）を制限する。
【００１２】
現在、様々な動作シナリオのもとで、または様々なＩ／Ｏ電圧で動作するように意図された集積回路チップを製造する方法は、単にチップ仕様を性能低下させるものである。より具体的には、そのようなデバイスまたは集積回路チップは通常、１つのＩ／Ｏ電圧レベル、または特定の、もしくは限定された範囲内にあるＩ／Ｏ電圧レベルに制限される。したがって、出力バッファは普通、１セットまたは１範囲の動作条件に関して、定義された性能で動作するように設計され、その一方で、低下した速度でより低い電圧をサポートすることができる。これは、例えば（１）最悪の場合のシリコンまたは半導体処理極限のもとで正常に動作するようにバッファを設計し、指定または限定された範囲にわたってのみ外部実施形態が変わることを保証するためのステップを取ること、（２）前の技法を適用し、次いで、シリコンまたは半導体ダイに対して補償技法を採用することによって仕様範囲内で出力バッファを動作すること、または（３）あまり限定または指定されていない範囲にわたって出力バッファが動作できるようにし、しかしチップまたは出力バッファが特に設計される性能レベルのいくらかの低下を受け入れることによって行うことができる。当業者に理解されるように、残念ながら、所与のバッファは、ある限度までしかこの形式で利用することはできない。同様に、この限度が通常、前の手法を制限して、そのようなバッファを満足に採用することができる電圧範囲の増加をより小さく、またはわずかなにしか可能にしないことを理解されたい。
【００１３】
対照的に、本発明による出力バッファの一実施形態は、起こり得る広い範囲の外部環境にわたって、かつ／またはトランジスタ製造プロセスしきい値電圧（Ｖｔ）よりも低い電圧を含めた様々な異なる電圧レベル範囲内で効果的に出力バッファを動作させる。この文脈では、用語「しきい値電圧」は、様々なトランジスタ製造プロセスに関して適用され、ゲートソース間電圧レベルと呼ばれ、それ未満では、プロセスに従って製造されたトランジスタが実質的に「オフ」になり、または少なくとも最初は、トランジスタを介する電流が生じない。本発明はこの点で範囲を限定されないが、この特定の実施形態では、取り得る動作範囲は、低電力ハンド・ヘルド・デバイスで典型的な約０．７ボルトからレガシー・インターフェースで典型的な約３．３ボルトである。本明細書で以後より詳細に説明するように、この特定の実施形態では、プルアップ・トランジスタまたは半導体デバイスが出力バッファ内に含まれる手法が採用される。ここでプルアップ・トランジスタは、特定の低電圧レベル範囲内にあるＩ／Ｏ電圧レベルに関して改良された性能を提供するように設計される。しかし、異なるプルアップ・トランジスタは、単独で、または第１のプルアップ・トランジスタと共に、特定のより高い電圧レベル範囲内にあるＩ／Ｏ電圧レベルでさえ、出力バッファ内で満足な性能で動作することもできる。より具体的には、図１に例示される実施形態などこの特定の実施形態に関して、例えば、オーバードライブされたゲートを有するＮチャネルの厚いゲートのトランジスタ・プルアップ１１０が利用される。この文脈では、厚いゲートのトランジスタとは、特定のトランジスタ製造プロセスに従って製造されるトランジスタに関して通常採用されるよりも、高いソースまたはドレインからゲートへの、またはその逆の電界に耐えることができるゲート用酸化物または他の絶縁材料を有するトランジスタを指す。より具体的には、製造プロセス・スケーリングがトランジスタ速度を改善するように採用されるので、印加電圧、およびそれと同様にトランジスタ・ゲートの厚さが低減される。したがって、そのようなスケーリングされたプロセスでは、例えば、トランジスタがより高い電圧の印加に耐えるように、したがってより高い電界の印加に耐えるように、厚いゲートが採用される。同様に、この文脈では、特定のプロセスに関する通常の、または典型的な厚さを有するゲートを薄いゲートと呼ぶ場合もある。
【００１４】
例えば、図１の発明による実施形態によって採用される手法は、Ｐチャネル・トランジスタ、またはＮチャネル・ソース・フォロアを有するＰチャネル・トランジスタを採用するなど、ここで採用することができる現況技術または従来の手法とは異なる。１つのそのような手法が、例えば図３に例示されている。図示されるように、トランジスタ３１０と３２０がパッド３４０に結合されている。Ｖｃｃｐａｄは、例えば３５０、３６０、および３７０などコア論理に関して採用される電圧レベルよりも高い電圧レベルであることに留意されたい。したがって、レベルシフタ・バッファ３３０が、例えばＰＭＯＳトランジスタ３１０とＮＡＮＤゲート３５０との間に採用され、それにより、より高い電圧Ｉ／Ｏがサポートされる。例えば３３０などのレベルシフト回路がよく知られていることに留意されたい。本発明はこの点で範囲を限定されないが、レベルシフト回路の一例が、１９９９年３月１８日に出願され（代理人番号：０４２３９０．Ｐ６７２３）、本発明の譲受人に譲渡されているＬ．Ｃｌａｒｋによる「Ａ５−ＶｏｌｔＴｏｌｅｒａｎｔ３−ＶｏｌｔＤｒｉｖｅＰｕｓｈ−ＰｕｌｌＢｕｆｆｅｒ／Ｄｒｉｖｅｒ」という名称の米国特許出願０９／２７２７６６号に与えられている。
【００１５】
前に示したように、図１は、本発明による出力バッファの実施形態１００を示す回路図である。図１は、集積回路チップに実装された実施形態１００を示し、しかし本発明は、複数ドライブ電圧レベル出力バッファなど、この点で範囲を限定されない。当然、出力バッファに結合される集積回路チップ上の他の回路が、いくつかの様々な形態の任意の１つを取ることができ、本発明は任意の特定の回路に範囲を限定されないことを理解されたい。例えば、集積回路チップの他の回路は、マイクロプロセッサ、マイクロコントローラ、デジタル信号処理装置、または集積回路上に通常実装されるいくつかのデバイスの任意の１つを備えることができる。
【００１６】
図１に例示されるように、出力バッファ１００は、トランジスタ１１０、１２０、１３０、１４０など半導体デバイスを含む。同様に、これらの半導体デバイスは単一トランジスタとして概略的に例示されているが、実装または製造されるときに、例えば適用例または特定の集積回路チップに応じてこれらが複数のトランジスタを備えることもできることに留意されたい。例えば、よく知られているように、何らかの形のデジタルおよび／またはアナログ回路補償を含んで、ポテンシャル変動に対処することができる。この変動は、製造プロセスの結果として生じることが知られている回路パラメータである。本発明はこの点で範囲を限定されないが、そのような補償技法が、ＷｉｌｅｙＩｎｔｅｒ−ｓｃｉｅｎｃｅから市販されている教科書「ＢａｓｉｃＥＳＤａｎｄＩ／ＯＤｅｓｉｇｎ」（ＤａｂｒａｌおよびＭａｌｏｎｅｙ著），ｐｐ１５１−１７１，１９９８に記載されている。したがって、図１の簡略回路図は、主に例示の目的で提供されており、当業者に理解されるように、特定の出力バッファを実際に実装するときに、本明細書で以後より詳細に説明する動作など所望の動作を提供するためにより複雑な回路を採用することができる。したがって、本発明はこの点で範囲を制限されないが、例えば前述のテキストの１５８〜１６１ページに説明され図示されているように、各トランジスタを独立してオン／オフ切り換えを行うことができるように二重の重み付けをされたサイズを有する複数のトランジスタを結合することができ、二重の重み付けをされたトランジスタの集合全体を「調整」して、例えば特定のインピーダンスまたは実効トランジスタ幅を達成することができる。
【００１７】
また、本明細書で以後より詳細に説明するように、出力バッファ１００は、回路構成内で結合された前述した複数の半導体デバイス１１０〜１４０を含む。この実施形態では、これらのデバイスが、交替して活動化することができる回路構成を提供するように結合され、状況または環境に応じて出力バッファが回路構成間で切り換えを行うことができる。この特定の実施形態では、出力バッファは、本明細書で以後より詳細に説明するように、２つの交替して活動化することができる回路構成間で切り換えを行うことができ、しかし本発明は、そのような交替して活動化することができる回路構成を２つだけ提供することに範囲を限定されない。同様に、本明細書で以後より詳細に記述するように、当該の交替して活動化することができる回路構成はそれぞれ、特に他の集積回路チップと相互動作するように適合されており、異なる他の集積回路チップの半導体デバイスのしきい値電圧はそれぞれ異なる。
【００１８】
図１に示すように、この特定の実施形態では、トランジスタ１１０がＮチャネル・トランジスタからなる、トランジスタ１２０がＰチャネル・トランジスタからなり、トランジスタ１３０および１４０がそれぞれＮチャネル・トランジスタからなる。さらに、出力バッファのこの特定の実施形態でのトランジスタは全て、前述したように、厚いゲート、例えばレガシーＩ／Ｏで通常発生する電圧レベルをサポートするゲート厚さを有するトランジスタを備える。本明細書に記述する実施形態では、この電圧レベルは約３．３Ｖであり、しかしこれは限定を加えるものと解釈すべきではない。単に他の例を与えると、２．５Ｖまたは５Ｖが、サポートすることができるレガシー電圧レベルである。同様に、代替実施形態は、特定の適用例および出力バッファの構成に応じて、厚いゲートのトランジスタと薄いゲートのトランジスタとの両方を含むことができる。
【００１９】
本発明による出力バッファのこの特定の実施形態の動作は以下のようなものである。この特定の実施形態に関して、出力バッファは、「高電圧」または「低電圧」モードで動作する。当然、採用される特定の半導体またはトランジスタ製造処理に応じて、高電圧モードおよび／または低電圧モードでの電圧レベルの範囲を変えることができることを理解されたい。この特定の実施形態では、本発明はこの点で範囲を限定されないが、高電圧モードが、約１．８ボルトから約３．３ボルトの範囲内にあるＩ／Ｏ電圧レベルを備えることができる。同様に、この実施形態に関する低電圧モードが、約０．７ボルトから約１．０ボルトの範囲内にあるＩ／Ｏ電圧レベルを備えることができ、しかしここでも本発明はこの点で範囲を限定されない。したがって、図１に例示される出力バッファ実施形態では、高電圧モードでの動作が、プレドライバ１６０によってドライブされるＰＭＯＳプルアップ・トランジスタ１２０によって行われる。この特定の実施形態では、プレドライバ１６０が「ｌｏｗ」にアサートされると、トランジスタ１２０がアクティブまたはオンになり、飽和または線形動作領域内で動作することに留意されたい。例えば、大部分のパッド信号遷移によって飽和することができる。さらに、プレドライバ１６０を「ｈｉｇｈ」論理レベルにドライブすることによってトランジスタ１２０はターン・オフされる、すなわち非活動化される。この「ｈｉｇｈ」論理レベルは、この特定の実施形態では、図１に例示される高電圧供給によって供給される電圧レベルであり、しかし当然、本発明はこの点で範囲を限定されない。同様に、高電圧モード動作に対して、ＮＭＯＳプルダウン・トランジスタ１３０は、プレドライバ１８０を「ｈｉｇｈ」をアサートし、ここでも、この特定の実施形態で、高電圧供給の電圧レベルに対応する電圧レベルまでドライブすることによって活動化される。本発明はこの点で範囲を限定されないが、高電圧モードで出力バッファのプルダウン動作を正常に活動化するためにトランジスタ１４０のゲートに適用されるとき、プレドライバ１９０が同様に「ｈｉｇｈ」をアサートされる場合があることに留意されたい。当然、本発明は、論理「ｈｉｇｈ」または論理「ｌｏｗ」に関する特定の規則に範囲を限定されない。同様に、この特定の実施形態では、プレドライバが個別回路要素として図示され説明されているが、これらは、別法として、レベルシフト回路を含むより少数のプレドライバを用いて実装することができる。本発明はこの点で範囲を限定されないが、そのようなプレドライバの一例が、前述したＬ．Ｃｌａｒｋによる「Ａ５−ＶｏｌｔＴｏｌｅｒａｎｔ３−ＶｏｌｔＤｒｉｖｅＰｕｓｈ−ＰｕｌｌＢｕｆｆｅｒ／Ｄｒｉｖｅｒ」という名称の米国特許出願０９／２７２７６６号に与えられている。
【００２０】
対照的に、低電圧モード動作では、この実施形態でＮＭＯＳトランジスタを備えるトランジスタ１１０が、プルアップ・トランジスタとして動作する。同様に、この特定の実施形態では、プレドライバ１７０を論理ｈｉｇｈにドライブすることによってトランジスタ１１０が活動化される。しかし、この特定の実施形態では、プレドライバ１７０がトランジスタ１１０をドライブし、トランジスタ１１０のドレインソース間チャネルの両端間の電圧レベルが、高電圧供給ではなく低電圧供給に対応する。より具体的には、この実施形態では、高電圧モード動作では、プレドライバ１６０および１８０が、当該のトランジスタを「ハードな」状態にドライブし、例えば、印刷回路板伝送線特性インピーダンスよりもはるかに小さい２０オーム以下の出力インピーダンスを「シミュレート」する。低電圧モード動作では、プレドライバ１７０および１９０が、当該のトランジスタを「あまりハードでない」状態にドライブし、例えば回路板伝送線インピーダンスに近似する出力インピーダンスを「シミュレート」する。さらに、低電圧モードでは、プレドライバが、プルダウンおよびプルアップＮＭＯＳデバイスをオーバードライブし、普通よりも良いドライブを提供し、より大きなパッド信号スイング範囲にわたって線形動作モードにこれらのデバイスを維持する。これは、後で詳細に説明するように回路板伝送線との一致を改善する。この特定の実施形態では、これは、少なくとも１つにはトランジスタのそれぞれのサイズによる。プレドライバ１６０および１８０によってドライブされるトランジスタは、プレドライバ１７０および１９０によってドライブされるトランジスタよりも比較的大きい。同様に、ｈｉｇｈ論理信号がＮＭＯＳトランジスタ１１０に印加されるとき、プレドライバ１６０は、ｈｉｇｈ論理レベルに「デアサート」され、したがってＰＭＯＳトランジスタ１２０は活動化されたままであることに留意されたい。さらに、高電圧モード動作または低電圧モード動作に関わらず、論理ｈｉｇｈに関する特定の電圧供給レベルから接地までの全スイングが出力バッファによって提供されることにも留意されたい。ただし、低電圧モードでの電圧スイングは、高電圧モードでのスイングに比べて小さい。本明細書で以後より詳細に説明するように、この特定の実施形態は、少なくとも部分的には、トランジスタの両端間に印加される高電圧レベルに対する耐性がある厚いゲートのトランジスタにより、高い、または比較的高いしきい値電圧を生成するプロセスによって生成または製造された半導体デバイスでオーバードライブ動作を可能にする。
【００２１】
図２は、それぞれ低コア電圧デバイスおよび高コア電圧デバイスに実装された図１の実施形態を例示する回路図を含む。当然、これらは単に例として提供されており、本発明はこれら特定の実施形態には範囲を限定されていない。実施形態２１０は、低コア電圧デバイスに関して採用することができる手法を示す。したがって、この実施形態は、前述したものなど、高電圧モードおよび低電圧モードをサポートする。出力バッファのこの実施形態は、トランジスタ１１０、１２０、１３０、１４０と、パッド１５０とを含む。同様に、これらのトランジスタは、それぞれレベルシフタ／バッファ２７０、２６０、２８０、２９０によってドライブされる。例えばＮＡＮＤゲート２３０、２４０、２５０、２６０などこれらのレベルシフタ／バッファに結合するデジタル論理は、コア電圧レベルで動作し、このコア電圧レベルは図２のＶｃｃｐａｄよりも低い。
【００２２】
本発明はこの点で範囲を限定されないが、採用することができるレベルシフタ／バッファの一実施形態が図１２に図示されている。レベルシフタ／バッファのこの特定の実施形態は、前述したＬ．Ｃｌａｒｋによる「Ａ５−ＶｏｌｔＴｏｌｅｒａｎｔ３−ＶｏｌｔＤｒｉｖｅＰｕｓｈ−ＰｕｌｌＢｕｆｆｅｒ／Ｄｒｉｖｅｒ」という名称の米国特許出願０９／２７２７６６号により詳細に説明されており、したがって本明細書では詳細に説明しない。しかし、所望のレベルシフト動作を行う任意の回路で十分であり、これは取り得る実装形態の一例にすぎない。他の実施形態も同様の利点を提供することができるが、この実施形態を使用する１つの利点は、少なくとも出力バッファが低電圧モードで動作するとき、レベルシフタが、ドライブされる出力バッファの出力電圧スイングよりも大きな出力電圧スイングを有することである。これは、出力バッファ・トランジスタのゲートをオーバードライブすることができ、低電圧バスと共に比較的高いしきい値電圧を有するトランジスタを使用できるようにする。同様に、ここでも本発明はこの点で範囲を限定されないが、適切であれば、１９９８年６月３０日に出願され（代理人番号０４２３０．Ｐ５５９１）、本発明の譲受人に譲渡されたＡｄａｍＢｒａｎｄによる「ＴｒａｎｓｉｓｔｏｒＤｅｖｉｃｅＣｏｎｆｉｇｕｒａｔｉｏｎｓｆｏｒＨｉｇｈＶｏｌｔａｇｅＡｐｐｌｉｃａｔｉｏｎｓａｎｄＩｍｐｒｏｖｅｄＤｅｖｉｃｅＰｅｒｆｏｒｍａｎｃｅ」という名称の米国特許出願第０９／１０９２３１号に記載されているものなど垂直ドレインＮＭＯＳ（ＶＤＮＭＯＳ）を採用することができる。したがって、図１２に示される実施形態では、トランジスタ１２１０、１２２０、１２３０、１２４０が、厚いゲートのＭＯＳトランジスタを備え、トランジスタ１２５０と１２６０が薄いゲートのＶＤＮＭＯＳトランジスタを備える。
【００２３】
再び図２を参照すると、実施形態２１５は、高コア電圧デバイスに採用することができる手法、すなわちバス電圧レベルとコア電圧レベルが等しい、または少なくともほぼ等しい手法を示す。したがって、この実施形態は高電圧モードをサポートする。ここでも、出力バッファのこの実施形態が、トランジスタ１１０、１２０、１３０、１４０と、パッド１５０とを含む。ただし、この特定の実施形態は、レベル・シフティングを採用せず、しかし何らかのバッファリングを採用することができることに留意されたい。ＮＡＮＤゲート２２５、２３５、２４５、２５５などこれらのトランジスタをドライブするデジタル論理は、例えば、コア電圧レベルで動作する。このレベルは、図２のＶｃｃｐにほぼ等しい。
【００２４】
図４は、高電圧モードと低電圧モードの両方での回路動作のシミュレーションに基づいて、図１に示されるものなど本発明による実施形態によって生成することができる波形のプロットである。このシミュレーションでは、採用されるコア電圧レベルが１．１ボルトであり、低電圧バスの電圧レベルが０．８ボルトであり、高電圧バスの電圧レベルが３．０ボルトであった。このプロットは、データ入力波形と、高電圧モードと低電圧モードで生成される両出力波形とを示す。
【００２５】
コンピュータ・シミュレーション結果に基づくと、プルアップ・トランジスタは、低電圧モードで電圧範囲全体に対して線形動作領域内で動作する。逆に、プルダウン・トランジスタは、低電圧モードで、線形に、あるいはＶ_ssまたはこの特定の実施形態では接地よりも上でＶ_DSATまでの線形動作範囲内で動作する。トランジスタが線形動作領域内で動作するので、これは、少なくとも低電圧モード動作で、出力バッファが「ソース終端」され、したがって、実効伝送線の遠位端から戻る電圧反射を効果的に吸収する、または少なくとも一部吸収することができるようにし、伝送線は、回路チップがバスを介して別の集積回路チップに結合されるときに作成される、または生成される。したがって、ソース終端バス・スキームの使用を、例えばオーバーシュート電圧および反射を減衰するように採用することができる。
【００２６】
図５は、本発明による出力バッファの一実施形態によって生成することができる波形を示すプロットであり、ここではソース終端バス・スキームが採用されている。ここで、回路板伝送線特性インピーダンスは５０オームであり、プルアップは、本明細書で前述したように、提供されるゲート電圧での実効幅を調節することによって５０オームに合致され、プルダウンは、同様の様式で線形領域にわたって調整される。図５は、出力バッファの動作を数学的にモデルするために開発されたコンピュータ・シミュレーションによって生成されるプロットである。このシミュレーションでは、波形が、高電圧トランジスタを使用する０．７ボルト・スイングを用いて各受信機で測定されるバスに対してドライブされる。終端は不完全であるが、１００ＭＨｚレートで信号を良好な挙動で維持するのに適している。したがって、例示されるリンギングの量は、ほとんどの適用例で許容できるものである。１０ｃｍ５０オーム伝送線に沿ってタップが等距離で位置される。線路は端部からドライブされ、トランジスタは、線路インピーダンスに合致するようにサイズを取られる。当然、ＩＣで採用するときには、本発明による出力バッファの一実施形態が採用される環境のインピーダンスに合致するソース終端スキームを正常に採用できるように、例えば前述したものなど、トランジスタ幅の何らかの「調整」または補償が存在することもある。印刷板上の実際の構成要素配置は異なる場合があり、反射の大きさに影響を与える場合がある。
【００２７】
ここでも、本発明はこの点で範囲を限定しないが、出力バッファ１００は、図１に示されるように、回路構成内に結合された複数の厚いゲートのＭＯＳトランジスタを含む。上述したように、この特定の回路構成が、２つの交互の、または交替して活動化することができる回路構成を提供し、しかし本発明はこの点で範囲を限定されない。それにもかかわらず、複数のトランジスタが、プルアップ・トランジスタとして、トランジスタ１１０および１２０など、少なくとも１つの厚いゲートのＰＭＯＳトランジスタおよび１つの厚いゲートのＮＭＯＳトランジスタを含み、両方がそれぞれ、個別電圧供給ポートと、図１に図示した出力パッド１５０などバッファの出力ポートとの間に結合される。同様に、図１に示したように、この個別電圧供給ポートは、前述したように、高電圧レベルや低電圧レベルなど異なる電圧レベルを有する供給電圧を提供するように意図されている。複数のトランジスタがさらに、プルダウン・トランジスタとして、トランジスタ１３０や１４０など少なくとも２つのより厚いゲートのＮＭＯＳトランジスタを含み、両方がそれぞれ接地と、パッド１５０など出力バッファの出力ポートとの間に結合されている。同様に、トランジスタ１２０など少なくとも１つのプルアップ・トランジスタと、トランジスタ１３０など１つのプルダウン・トランジスタとが、この回路構成内で結合されて、ハードな状態にドライブされ、高いまたは大きい電圧スイングを送り、その一方で、少なくとも１つのプルアップ・トランジスタ、この実施形態では他のプルアップ・トランジスタ１３０と、１つのプルダウン・トランジスタ、この実施形態では他のプルダウン・トランジスタ１４０とが、この回路構成内で結合されて、前述したように、あまりハードでない状態にドライブされ、低減された電圧スイングを送る。当然、前述したように、代替実施形態では追加のプルアップおよびプルダウン・トランジスタが存在する場合もある。前述したように、出力バッファは、プルアップ・トランジスタとプルダウン・トランジスタで切り換えを行うように結合され、それぞれ異なる電圧を印加して、この特定の実施形態でそれぞれ交互の、または交替して活動化することができる回路構成内でトランジスタをドライブする。
【００２８】
図６〜１０は、前述したような様々な動作モードでの図１の実施形態を例示する回路図である。当然、これらは例示の目的でのみ提供されており、本発明は、これら特定の動作モードに範囲を限定されない。図６〜８は高電圧モードを例示し、図９〜１０は低電圧モードを例示する。図６では、図示されるように３ボルトの電圧供給を仮定する。トランジスタ１２０がアクティブまたはオンになり、したがって、この実施形態でパッド１５０の電圧を３ボルトに「プルアップ」する。このプルアップの場合には、トランジスタ１１０、１３０、１４０はオフになっている。図７は、パッド１５０が高電圧モードにプルアップされる代替手法を例示する。この手法では、トランジスタ１２０と１１０の両方がアクティブである。したがって、図６ではゲートに０ボルトが印加されていたのに対し、この実施形態では、トランジスタ１１０のゲートに３ボルトが印加されている。図８は高電圧プルダウン状況を例示する。したがって、トランジスタ１３０および１４０がアクティブであり、トランジスタ１１０および１２０がオフ、すなわちインアクティブである。この状況では、パッド１５０が接地に引かれる。また、この状況および実施形態では、トランジスタ１２０のゲートに３ボルトを印加することで、トランジスタ１２０がターン・オフされる。
【００２９】
図９および１０は、この特定の実施形態に関する低電圧モードを表す。図９では、トランジスタ１１０のみがアクティブであり、したがって、パッド１５０は、この実施形態で低電圧バスの電圧レベルである０．７ボルトまでプルアップされる。対照的に、図１０では、トランジスタ１３０のみがアクティブであり、パッド１５０を接地に引く。前述したように、これらのトランジスタは、低電圧動作モードでより良い性能を得ることができるように設計される。
【００３０】
図１１は、例えば、本発明による出力バッファの一実施形態を採用することができるコンピュータ・システムまたはコンピューティング・プラットフォームなどシステム１１００の一実施形態を示す概略図である。図示されるように、この実施形態では、電源１１１０が、例えば１．８〜３．３ボルトの高電圧レベルと、例えば１．５ボルト未満の低電圧レベルとを含む。この実施形態では、デバイス１１２０、１１３０、１１４０は全て、電源１１１０の高電圧レベルと低電圧レベルの両方に結合し、しかしこれは、そのようなシステムに関して珍しいことではない。この実施形態で論理およびマイクロプロセッサを含むデバイス１１２０は、本発明による出力バッファの一実施形態を含む。したがって、コア論理に低電圧レベルが印加され、Ｉ／Ｏに高電圧レベルが印加される。低電圧バス１１２０がＤＲＡＭ１１３０およびフラッシュ１１４０に結合することに留意されたい。ただし、ディスプレイやキーボードなど様々なＩ／Ｏデバイスへのバス・カップリング１１２０は、高電圧である場合も、低電圧である場合もある。この実施形態では、ＤＲＡＭ１１３０およびフラッシュ１１４０に印加される低電圧レベルが低電圧バスとして採用される。当然、いくつかの他のシステムの任意の１つが、本発明による出力バッファの一実施形態を採用することができることを理解されたい。例えば、１１３０は、ＳＲＡＭ、ＳＤＲＡＭなどによって置き換えることができる。同様に１１４０は、例えばＥＥＰＲＯＭなど任意の不揮発性メモリによって置き換えることができる。同様に、例示したもの以外の多くの他のシステム・アーキテクチャを採用することができる。
【００３１】
前に言及したように、本発明はこの点で範囲を限定されないが、別の実施形態では、同じプレドライバ回路、または同じプレドライバ回路の少なくとも一部を採用して、例えば約０．７から約１．０ボルトの範囲内の比較的低い電圧レベルから、例えば約１．８から約３．３ボルトの範囲内の比較的高い電圧レベルまで電圧レベルをシフトすることができるプレドライバを採用することによって、両トランジスタをハードな状態にドライブする、かつトランジスタをあまりハードでない状態にドライブすることができる。したがって、低電圧モード動作を提供するように意図されたトランジスタと、高電圧モード動作を提供するように意図されたトランジスタとの両方に対するインターフェースに関して、レベルシフト・モードで、同じ、または実質的に同じプレドライバ回路を使用することができる。これは、チップのシリコンまたは半導体領域をあまり使わないという点で利点となる。
【００３２】
本発明はこの点で範囲を限定されないが、この特定の実施形態の１つの利点は、例えばマイクロプロセッサおよび／またはマイクロコントローラなど、いくつかの他のタイプの集積回路に関して達成されている低電圧レベルを達成していないデバイスを用いて、ダイナミックＲＡＭ（ＤＲＡＭ）と、同期ＤＲＡＭ（ＳＤＲＡＭ）などの導出メモリ・デバイスとをサポートすることができる能力、および／または動作または相互動作するように複数のＩ／Ｏ電圧レベルをサポートすることができる能力を提供することである。同様に、そのようなより高い電圧レベルは、フラッシュ・メモリと相互動作するために望まれることもあり、しかしここでも本発明はこの点で範囲を限定されない。
【００３３】
ここでも、本発明は前述の実施形態に範囲を限定されないが、それにもかかわらず、いくつかの可能な利点を有する。前に示したように、この特定の実施形態でＮチャネル・トランジスタを備えるトランジスタ１１０は、前に説明し例示したように従来の手法であるＰチャネル・トランジスタを採用するよりも安定な電流特性を提供する。これは、少なくとも１つには、Ｎチャネル・トランジスタが、飽和領域ではなくトランジスタの線形動作領域内で動作するためである。さらに、前に説明し例示したように、この線形動作領域はまた、本発明による出力バッファの一実施形態に関して低電圧モードでソース終端を採用することができるようにして、バスを介して結合された集積回路チップに関して通常生じる場合があるインピーダンス整合の問題のいくつかに対処する。図３に例示されるように、Ｐチャネル・トランジスタではなく１１０などＮチャネル・トランジスタを採用する別の利点は、Ｎチャネル・トランジスタが通常、低電圧でドレイン電流飽和劣化に悩まされないことである。Ｐチャネル・トランジスタでは通常生じる。具体的には、ＮＭＯＳデバイスの使用により、ゲートをオーバードライブさせることができるようになる。ＰＭＯＳプルアップと共に同様のオーバードライブを実施することは、チップ上での負電圧の使用および発生を伴う場合があるので問題となる。これは、Ｐチャネル・トランジスタではなくＮチャネル・トランジスタを採用することによって、同じまたは実質的に同じ性能レベルで実施しながら、より大きなトランジスタの必要性を効果的に回避できることを意味する。Ｐチャネル・トランジスタではなくＮチャネル・トランジスタを採用する別の利点は、トランジスタをドライブするのに比較的高い電圧供給を利用できるので、この手法が、はるかに広範なシリコンまたは半導体製造プロセスでの実装に適用できることである。より具体的には、比較的高いしきい値電圧を有するトランジスタを製造するシリコンまたは半導体製造プロセスでは、Ｐチャネル・トランジスタをアクティブ・モードにドライブするのに望まれる電圧範囲により、Ｐチャネル・トランジスタを採用してこれらのプロセスをサポートするのは困難である。しかし、Ｐチャネルと逆の極性を有するＮチャネル・トランジスタが採用されるので、比較的高い電圧供給を利用することができ、例えばドレインソース間（出力スイング）電圧よりも高いゲート電圧を印加することができる。別の利点は、デュアル・モードで動作することができる出力バッファを提供する、したがって広範囲のＩ／Ｏ電圧レベルの互換性を提供する不利益が、この実施形態では比較的小さいことである。より具体的には、これらの考慮事項により図１のトランジスタ１２０および１３０など比較的大きなトランジスタが用いられるので、この特定の実施形態に関してトランジスタによって使用されるシリコンまたは半導体領域の量は、静電放電（ＥＳＤ）拡散ダイオードに採用すべきトランジスタ・サイズが支配的なものとなる傾向がある。従来のバッファでは、大きなＰＭＯＳおよびＮＭＯＳドレインがこの機能を提供し、本明細書でも同様である。したがって、この機能が望まれる場合、低電圧動作モードが提供されていさえすれば、これらのトランジスタが依然として採用される（実質的に同じ面積を占める）。したがって、両モードをサポートする領域不利益は比較的小さい。対照的に、出力バッファのために２つの動作モードを有するようにフレキシビリティを与えるトランジスタ１１０および１４０を用いるために採用される追加のシリコンまたは半導体領域が比較的小さい。同様に、前述したように、本発明はこの点で範囲を制限されないが、出力バッファは、代替実施形態で、プレドライバ回路を共有することもでき、それにより２つの個別バッファが単一回路構成に効果的に提供され、個別または代替バッファは、それらが使用される電圧環境に応じてイネーブルまたはディスエーブルされる。さらに、ある電圧モードが他の電圧モードに比べて高い代替電圧モードで動作する出力バッファを有することができることにより、ＤＲＡＭ、フラッシュ・メモリ、および論理回路を製造するために採用されるプロセスを含めたほぼ任意の一般的に使用されている補完金属酸化物半導体（ＭＯＳ）製造プロセスでの実装に適用できる集積回路がもたらされる。
【００３４】
本発明のいくつかの特徴を本明細書で例示し説明してきたが、ここで、多くの修正形態、代用形態、変更形態、および等価形態が当業者には想定されよう。したがって、頭記の特許請求の範囲が、本発明の真の精神に入る全てのそのような修正形態および変更形態を包含するように意図されていることを理解されたい。
【図面の簡単な説明】
【図１】本発明による出力バッファの一実施形態を示す回路図である。
【図２】それぞれ低コア電圧デバイスと高コア電圧デバイスで実施される図１の実施形態を示す第１および第２の回路図である。
【図３】従来技術出力バッファの一実施形態を示す回路図である。
【図４】高電圧モードと低電圧モードの両方での回路動作のシミュレーションに基づいて、図１に示されるものなど、本発明による出力バッファの一実施形態によって生成することができる波形のプロットである。
【図５】低電圧モードでサポートされた「ソース終端」スキームでの回路動作のシミュレーションに基づいて、図１に示されるものなど、本発明による出力バッファの一実施形態によって生成することができる波形のプロットである。
【図６】〜【図１０】様々な動作モードでの図１の実施形態を示す回路図である。
【図１１】本発明による出力バッファの一実施形態を採用することができるシステムの一実施形態を示す概略図である。
【図１２】例えば図２に例示される本発明による出力バッファの一実施形態に関連して採用することができるレベルシフト・バッファの一実施形態を示す回路図である。

Claims

回路構成内に結合された複数の厚いゲートのＭＯＳトランジスタを有し、
前記複数のトランジスタが、プルアップ・トランジスタとして、少なくとも１つの厚いゲートのＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタおよび１つの厚いゲートのＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタを含み、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタがそれぞれ、異なる電圧レベルを有する供給電圧を提供するようになされた個別電圧供給ポートと前記出力バッファの出力ポートとの間に結合され、
前記複数のトランジスタがさらに、プルダウン・トランジスタとして、少なくとも２つのより厚いゲートのＮＭＯＳトランジスタを含み、両方がそれぞれ、接地と前記出力ポートとの間に結合され、
少なくとも１つの前記プルアップ・トランジスタおよび１つの前記プルダウン・トランジスタが、出力伝送線よりも低い出力インピーダンスをシミュレートするため、大きな出力電流を用いて前記出力伝送線上で高い電圧スイングを供給してドライブされるように結合され、
少なくとも他の１つの前記プルアップ・トランジスタおよび１つの前記プルダウン・トランジスタが、前記出力伝送線とほぼ等しい出力インピーダンスをシミュレートするため、小さな出力電流を用いて前記出力伝送線上で低減された電圧スイングを供給してドライブされるように結合されたことを特徴とする複数ドライブ電圧レベル出力バッファ。
少なくとも１つのプルアップ・トランジスタおよびプルダウン・トランジスタが、特定のトランジスタ幅をほぼ有するトランジスタを達成するように結合された複数のトランジスタを備える請求項１に記載の複数ドライブ電圧レベル出力バッファ。
前記プルアップ・トランジスタおよび前記プルダウン・トランジスタがそれぞれ、少なくとも１つには電圧供給電圧レベルに依存する特定の動作モードに関して他の回路構成よりも良い電気的特性を提供するように特に適合されている請求項２に記載の複数ドライブ電圧レベル出力バッファ。
前記厚いゲートのＰＭＯＳトランジスタは、高電圧動作モードで大きな出力電流を用いた高い電圧スイングを供給してドライブされるように結合され、かつ、前記厚いゲートのＮＭＯＳトランジスタは、低電圧動作モードで小さな出力電流を用いた低減された電圧スイングを供給してドライブされるように結合される請求項３に記載の複数ドライブ電圧レベル出力バッファ。
前記厚いゲートのＰＭＯＳトランジスタおよび前記厚いゲートのＮＭＯＳトランジスタは、前記高電圧動作モードでドライブされるように結合される請求項３に記載の複数ドライブ電圧レベル出力バッファ。
両方の厚いゲートのＮＭＯＳプルダウン・トランジスタは、前記高電圧動作モードでドライブされるように結合される請求項３に記載の複数ドライブ電圧レベル出力バッファ。
少なくとも１つの厚いゲートのＮＭＯＳプルダウン・トランジスタは、前記高電圧動作モードで大きな出力電流の高い電圧スイングを供給してドライブされるように結合される請求項３に記載の複数ドライブ電圧レベル出力バッファ。
少なくとも１つの厚いゲートのＮＭＯＳプルダウン・トランジスタは、前記低電圧動作モードで小さな出力電流の低減された電圧スイングを供給してドライブされるように結合される請求項７に記載の複数ドライブ電圧レベル出力バッファ。