WO2006129779A1 - 半導体記憶装置 - Google Patents

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WO2006129779A1
WO2006129779A1 PCT/JP2006/311050 JP2006311050W WO2006129779A1 WO 2006129779 A1 WO2006129779 A1 WO 2006129779A1 JP 2006311050 W JP2006311050 W JP 2006311050W WO 2006129779 A1 WO2006129779 A1 WO 2006129779A1
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write
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bit
writing
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PCT/JP2006/311050
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English (en)
French (fr)
Inventor
Noboru Asauchi
Eitaro Otsuka
Original Assignee
Seiko Epson Corporation
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Publication date
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    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits

Definitions

  • the present invention relates to a semiconductor memory device that can be rewritten overnight, a semiconductor memory device that is sequentially accessed, and a data write control method for a semiconductor memory device that is sequentially accessed.
  • Semiconductor memory devices that can rewrite data are often used as storage devices for various electronic devices.
  • Such a semiconductor memory device does not restrict rewriting of input data that satisfies a predetermined data condition in an electronic device, but restricts rewriting of input data that does not satisfy the data condition. It may be desirable to use it in For example, the rewrite is executed only when “the rewrite data is larger than the data stored in the semiconductor memory device (referred to as“ data to be rewritten ”). Or the data condition “rewrite is executed only when the rewritten data is smaller than the data to be rewritten”.
  • a technique for controlling the overnight writing to the storage device for example, a technique for installing a write prohibition device for the storage device outside the storage device is known. Or, when using the storage device, it is behind the storage area in the storage device. There is known a technique for prohibiting writing to a data storage area by writing information indicating that writing to the data storage area is not permitted in the address.
  • a semiconductor memory device that permits only sequential access to data cells in a memory array, for example, E EP PROM. Since such a semiconductor storage device is relatively inexpensive, it is used as a storage device for holding data relating to the remaining amount or consumption of consumer materials.
  • the value of the written data is The value must be greater than the value of existing data already stored in the memory array.
  • the value of the data to be written must be smaller than the value of the existing data already stored in the memory array. Disclosure of the invention
  • data input to the semiconductor memory device may be garbled during transfer.
  • the semiconductor memory device Incorrect data will be recorded in. That is, for example, when data has a characteristic of increasing, there is a possibility that a data value smaller than the existing data may be written to the semiconductor memory device.
  • data on the remaining amount or consumption of consumables is used to control or prevent damage or malfunction of equipment that uses consumables, If the data changes in the opposite direction to the original increase / decrease characteristics, there may be a problem with the equipment that uses the consumables.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to limit the writing of data having a value contrary to the increase / decrease characteristics of write data in a semiconductor memory device.
  • the present invention also provides a predetermined memory device in a semiconductor memory device. The purpose is to prohibit writing of input data that does not satisfy the conditions.
  • a semiconductor memory device includes a nonvolatile memory array that has a write limit storage address in a predetermined address unit for storing data having an increasing characteristic value, and is sequentially accessed.
  • Write data holding means for holding the write data to be written to the write restriction storage address in a predetermined address unit; and the held write data in the predetermined address unit with respect to the write restriction storage address.
  • a data writing means for writing data, a reading means for reading the existing data stored in the write restriction storage address in the memory array, and a value of the held write data is the read existing data.
  • Determining means for determining whether or not the value is less than a value of If the value of over data is less than the value of the existing data, the write de with respect to the write restricted storage Adoresu of the memory array by the write means - and a not run evening writing control unit.
  • control unit writes the write data to the write restriction storage address when the value of the write data is equal to or greater than the value of the existing data. May be executed.
  • the determination unit determines whether or not the value of the stored write data is less than the value of the read existing data. If the write data value is greater than or equal to the existing data value by the control unit, the write means writes the write data to the write limit storage address of the memory array. In addition, when the value of the write data is less than the value of the existing data, the control unit does not execute the writing of the write data to the write limit storage address. Therefore, it is possible to limit the overnight writing of a value contrary to the characteristics of the write data whose value increases.
  • the write restriction storage memory When the number of dresses is n times the predetermined address unit (n is a natural number), the determination means sets the value of the write data to the existing data for each predetermined address unit. The controller determines whether the value of the existing data is less than the value of the write data at any address in the write restriction storage address. It is not necessary to execute the writing of the write data by the writing means for all the write limit storage addresses in the array.
  • the control unit In the semiconductor memory device according to the first aspect of the present invention, in all the write restriction storage addresses, when the value of the write data is not less than the value of the existing data, the control unit The write-in overnight write for the write-restricted storage address may be executed.
  • the determination unit reads the write data from the write data holding unit every time the existing data is read by the read unit for each address. It may be read for each address, and it may be determined whether or not the value of the written data is less than the value of the existing data that has been read. In such a case, it is determined whether the value of the write data is less than the value of the existing data that has been read without requiring a configuration for storing the existing data that has been read. be able to.
  • the determination unit holds the existing data in the predetermined address unit read for each address by the reading unit and the write data holding unit. It may be determined whether or not the value of the write data is less than the value of the existing data that has been read using the write data in units of the predetermined address. In such a case, the prescribed key It is possible to determine whether or not the value of the write data is less than the value of the existing data that has been read, collectively by the address unit.
  • data is stored in order from the most significant bit in the write limit storage address in the memory array, and the data writing means is stored in the memory array.
  • the data writing means is stored in the memory array.
  • the semiconductor memory device stores the data having the characteristic that the value decreases.
  • a nonvolatile memory array that is sequentially accessed, and write data holding means for holding write data to be written to the write limit storage address in a predetermined address unit;
  • the stored write data is stored in the write limit storage address in the memory array, and a data write means for writing the stored data in the predetermined address unit with respect to the write limit storage address.
  • Reading means for reading the existing data, and the stored write data value is stored in the read existing data.
  • Determining means for determining whether or not the value is greater than the value of the existing data; and when the value of the writing and writing data is larger than the value of the existing data, the writing means And a control unit that does not write the write data to the write restriction storage address of the memory array.
  • control unit may execute the writing of the write data to the write restriction storage address when the value of the write data is equal to or less than the value of the existing data.
  • the semiconductor memory device has the data stored by the determination means. It is determined whether or not the value of the write-in overnight is larger than the value of the existing data that has been read out, and if the value of the write-in overnight is less than or equal to the value of the existing data
  • the write means writes the write data to the write limit storage address of the memory array by the writing means.
  • the write data is not written to the write limit storage address, so the writing of the data whose value is contrary to the characteristics of the write data whose value decreases is restricted. be able to.
  • a semiconductor memory device that stores data having an increasing value as rewritable data.
  • the semiconductor memory device according to the second aspect of the present invention has eight data cells in one row for sequentially accessing and storing 1-bit data, and stores the rewritable data.
  • a non-volatile memory array having a write-restricted row; data receiving means for receiving write data of a multiple of 8 bits to be written to the write-restricted row of the memory array; and the received write data Of these, write data holding means for holding the write data for 8 bits, and data writing for writing the held 8-bit write data to the write-restricted row in units of 8 bits.
  • control unit may be configured such that, in all of the write data in units of 8 bits, the value of the write data is greater than the value of the existing data. , For all target data cells in the write restricted row The writing of the write data may be executed.
  • whether or not the value of the write data is less than the value of the existing data read by the determination unit is determined in 8-bit units. If the value of the write data is greater than the value of the existing data in all of the 8-bit write data, all the objects of the write-restricted row are written by the writing means. Write data to the data cell overnight. In addition, when the write data value is less than the existing data value in any of the 8-bit unit write data, the control unit sets the write data for all target data cells in the write restricted row. Do not perform evening writing. Therefore, it is possible to limit the overnight writing of a value contrary to the characteristics of the write data whose value increases.
  • the determination means reads the write data from the write data holding means every time the existing data is read bit by bit by the read means. It may be read out bit by bit to determine whether or not the value of the write data is less than the value of the read existing data. In such a case, it is possible to determine whether or not the value of the write data is less than the value of the existing data that has been read without requiring a configuration for storing the existing data that has been read.
  • the determining means includes the existing data of a multiple of the 8-bit read by the reading means for every 1 bit, and the write data holding means. It is also possible to determine whether or not the value of the write data is less than the value of the read existing data using the 8-bit write data stored in In such a case, collect them in 8-bit units.
  • the write-restricted row data is deleted.
  • data is stored in order from the most significant pit, and the data writing means executes data writing in the memory array in order from the most significant bit. You may do it. In such a case, it is possible to more quickly determine whether the value of the write data is less than the value of the existing data that has been read.
  • the semiconductor memory device according to the second aspect of the present invention has a 1-bit data capacity when accessed sequentially.
  • a non-volatile memory array having a write-restricted row for storing the rewritable data, and a multiple of 8 bits to be written to the write-restricted row of the memory array.
  • De-evening receiving means for receiving writing data, writing de-evening holding means for holding 8-bit write data among the received write data, and the retained 8-bit writing
  • a data writing means for writing data to the write-restricted row in 8-bit units, and a data set for the write-restricted row in the memory array.
  • Read means for reading out the existing data stored in 1 pit unit, and whether or not the value of the write data is larger than the value of the read out existing data In any one of determination means for determining each data and write data in 8-bit units, if the value of the write data is larger than the value of the existing data, all of the write-restricted rows are written by the write means. A control unit that does not write the write data to the target cell.
  • control unit when the value of the write data is equal to or less than the value of the existing data, writes the write to all target data cells in the write restricted row. Data writing may be executed.
  • the semiconductor memory device uses the determination means to Whether or not the value is larger than the value of the existing data that has been read is determined every time the write data is written in 8-bit units. If the value is less than the data value, write data is written to all target data cells in the write-restricted row by the writing means. In addition, when the write data value is larger than the existing data value in any of the 8-bit write data, the control unit writes the write data to all the target data cells in the write restricted row. Do not perform evening writing. Therefore, it is possible to limit the writing of data whose value is contrary to the characteristics of the write data whose value decreases.
  • a non-volatile memory array having a write-restricted storage address in a predetermined address unit for storing data having an increasing value, and the data is stored in a predetermined address unit with respect to the memory array.
  • a data write control method in a semiconductor memory device to which is written.
  • the existing data stored in the write restriction storage address is read, and the value of the write data to be written to the write restriction storage address is: It is determined whether or not the value is less than the value of the existing data that has been read, and if the value of the write data is less than the value of the existing data, the write to the write restriction storage address It is provided that the data is not written in units of the predetermined address.
  • the method according to the third aspect of the present invention is stored in the write limit storage address in the memory array.
  • Read the existing data determine whether the value of the write data written to the write limit storage address is larger than the value of the read existing data, and the value of the write data When the value is larger than the value of the existing data, the write data may not be written in the predetermined address unit to the write limit storage address.
  • the data write control method according to the present invention can be implemented in various aspects in the same manner as the semiconductor memory device according to the first aspect of the present invention.
  • a fourth aspect of the present invention there are eight data cells in a row that are sequentially accessed and store 1-bit data, and a write-restricted row that stores rewritable data with an increasing value.
  • the present invention provides a data write control method in a semiconductor memory device that includes a non-volatile memory array having data and that writes data to the memory array in units of 8 bits.
  • write data of a multiple of 8 bits to be written to the memory array is received, and the write data for 8 bits of the received write data is received.
  • the method according to the fourth aspect of the present invention is to write a multiple of 8 bits to be written to the memory array.
  • Receiving data holding write data for 8 bits of the received write data, reading the existing data stored in the data cells of the write-restricted row in the memory array, and writing the data It is determined for each write data in 8-bit units whether or not the value of data is larger than the value of the existing data that has been read out, and in any of the write data in 8-bit units.
  • the write data is not written to all the data cells in the write restricted row. You may be prepared.
  • the data write control method of the fourth aspect of the present invention it is possible to obtain the same functions and effects as those of the semiconductor memory device according to the second aspect of the present invention, and the fourth aspect of the present invention.
  • the data write control method according to the present invention can be implemented in various aspects in the same manner as the semiconductor memory device according to the second aspect of the present invention.
  • the methods according to the third and fourth aspects of the present invention can also be realized as a program and a computer-readable recording medium that records the program.
  • a fifth aspect of the present invention provides a semiconductor memory device.
  • a semiconductor memory device includes: a non-volatile memory array; and a read / write controller that controls data writing to the memory array and data reading from the memory array.
  • the read / write controller includes a plurality of bits of write data to be written and a plurality of bits of write data to be written when the data write to the memory array is requested.
  • the multi-bit storage value stored in the storage area is compared, and the multi-bit write data satisfying a predetermined magnitude relationship is written to the multi-bit storage area.
  • the multiple bits that do not satisfy the magnitude relation are written for the multiple bits. To prohibit writing to the storage area.
  • the semiconductor memory device of the fifth aspect of the present invention it is possible to prohibit writing of write data that does not satisfy the predetermined magnitude relationship with respect to the stored data.
  • a semiconductor memory device includes: a nonvolatile memory array; and a read / write controller that controls data writing to the memory array and data reading from the memory array, The read / write core
  • the controller is stored in a multi-bit storage area to which the multi-pit write data value to be written and the multi-bit write data are to be written.
  • the stored data values of the plurality of bits are compared in order from the largest bit of the plurality of bits of write data in units of one bit, and a predetermined magnitude relationship is determined with respect to the value of each bit of the stored data. If there is a bit that is determined to be satisfied, write is performed on the write data of the bit after that bit, and if there is a bit that does not satisfy the predetermined magnitude relationship, Writing is prohibited for the pit writing data after the bit.
  • the predetermined magnitude relationship is not satisfied with respect to the stored data It is easy to prohibit writing of write data.
  • the semiconductor memory device can also be realized as a write control method for a semiconductor memory device, a program, and a computer-readable recording medium recording the program.
  • a sixth aspect of the present invention provides a semiconductor memory device.
  • a semiconductor memory device is a nonvolatile memory array that stores data relating to the amount of consumption material, the consumption material amount having a characteristic of increasing value, and the memory
  • a data writing means for writing new consumption material amount data to be stored in the array, a reading means for reading out the existing consumption material amount data already stored from the memory array, and the new consumption material amount data
  • the value is less than the value of the existing consumption material amount data
  • the writing of the new consumption material amount is not performed by the data writing means, and the value of the new consumption material amount is not the existing consumption material.
  • the semiconductor memory device that can obtain the same operational effects as the semiconductor memory device according to the first or second aspect provides information on the amount of the printing recording material. It is a printing recording material container that accommodates a printing recording material that is detachably attached to a printing apparatus for storage, and may be used by being attached to a housing portion that accommodates the printing recording material. In this case, it is possible to improve the reliability of information relating to the amount of printing recording material.
  • a seventh aspect of the present invention is a printing apparatus comprising: a printing apparatus; and a printing recording material container having the semiconductor storage device according to the first, second, fifth, and sixth aspects of the present invention that is detachably attached to the printing apparatus. Provide a system.
  • the printing device includes a semiconductor storage device mounted on the printing recording material container, a data signal line, a clock signal line, a reset signal line, a positive power supply line, And a host computer connected by a bus via a negative power supply line, comprising: a host computer that transmits information on the amount of printing recording material consumed in the printing apparatus to the semiconductor storage device; and mounted on the printing recording material container
  • the stored semiconductor memory device stores the received amount of information about the print recording material in the memory array.
  • FIG. 1 is a block diagram showing a functional internal configuration of the semiconductor memory device according to the first embodiment.
  • FIG. 2 is an explanatory diagram schematically showing an internal configuration map of a memory array provided in the semiconductor memory device according to the first embodiment.
  • FIG. 3 shows the reset at the time of executing the read operation of the semiconductor memory device according to the first embodiment.
  • 5 is a timing chart showing a temporal relationship among a clock signal RST, an external clock signal SCK, a data signal SDA, and an address counter value.
  • FIG. 4 is a timing chart showing the temporal relationship between the reset signal RST, the external clock signal SCK, the data signal SDA, and the address count when the write operation of the semiconductor memory device according to the first embodiment is executed. .
  • FIG. 5 is a flowchart showing the process routine of the increment confirmation process in the write process executed by the semiconductor memory device according to the first embodiment.
  • FIG. 6 is a flowchart showing the process routine of the increment confirmation process in the write process executed by the semiconductor memory device according to the first embodiment.
  • FIG. 7 is a flowchart showing the processing routine of the overnight verify process in the write process executed by the semiconductor memory device 10 according to the first embodiment.
  • FIG. 8 is an explanatory diagram showing an example of the result of the increment confirmation process in the first embodiment.
  • FIG. 9 is an explanatory view showing an application example of the semiconductor memory device according to the first embodiment.
  • FIG. 10 is a block diagram showing the internal circuit configuration of the semiconductor memory device according to the second embodiment.
  • FIG. 11 is a flowchart showing the procedure of the data write operation in the second embodiment.
  • FIG. 12 is a block diagram showing the internal circuit configuration of the semiconductor memory device according to the third embodiment.
  • FIG. 13 is a flowchart showing the procedure of the data write operation in the third embodiment.
  • FIG. 14 is a flowchart showing a procedure for the overnight write operation as a modification of the third embodiment.
  • FIG. 15 is a flowchart showing a procedure of data write operation as a modification of the third embodiment.
  • FIG. 1 is a block diagram showing a functional internal configuration of the semiconductor memory device according to the first embodiment.
  • FIG. 2 is an explanatory diagram schematically showing an internal configuration map of the memory array provided in the semiconductor memory device according to the first embodiment.
  • the semiconductor memory device 10 is a sequential access type storage device that does not need to input an address address that designates an access destination address from the outside.
  • the semiconductor memory device 10 has a memory array 100, an address counter 110, an I NZOUT controller 120, an ID comparator 110, a write / read controller 140, an increment controller 150, a charge pump circuit 160, an 8-bit latch register 1 Has 70. Each of these circuits is connected by a bus type signal line.
  • the memory array 100 includes an EE PROM array 10 1 and a mask ROM array 10 2.
  • the EEPROM array 10 0 1 is a storage area having the characteristics of an EEPROM that can electrically erase and write data.
  • the EEPROM array 10 0 1 used in this embodiment is When writing, data can be written immediately without erasing existing data.
  • the mask ROM array 102 is a storage area having the characteristics of an erasable and non-rewritable mask ROM in which data is written during the manufacturing process.
  • Memory array 1 0 0 EE P ROM array 10 1 and mask ROM array 1 02 includes a plurality of data cells (memory cells) for storing 1-bit information schematically shown in FIG.
  • the memory array 100 has 8 addresses (addresses for 8 pits of data) as a predetermined address unit in one row.
  • the EEPROM array 100 1 8 rows of data cells (8 bits) in one row and 16 data cells (16 words) in one column, 16 bits x 8 bits (128 bits) ) Data can be stored.
  • the mask ROM array 102 has 8 data cells (8 bits) in the] _ row and 8 data cells (8 words) in one column, 8 words x 8 bits (64 bits). ) Data can be stored.
  • the address map of the memory array 100 will be described with reference to FIG.
  • the memory array 100 in this embodiment includes the EEPROM array 1001 and the mask ROM array 102 as described above.
  • Identification information (ID information) for identifying each semiconductor memory device is stored in the first 3 addresses (A0 to A2 column in the first row, 3 pits) of the EEPROM array 101. Writing to the first line including the first three addresses is prohibited, and for example, it cannot be rewritten after shipment from the factory.
  • the 9th address (08H) to 16th address (0 FH) and 17th address (10H) to 24th address (07H) of EE PROM array 10 1 are subject to certain conditions.
  • a line composed of the ninth address to the 16th address and the 17th address to the 24th address is a write-restricted line, or the ninth address to the 16th address and
  • the 8th address from the 1st 77th address to the 24th address may be called a write limit storage address in a predetermined address unit.
  • the stored information is information related to ink consumption
  • the value of the data to be written is greater than the value of the existing data, or the stored condition is stored. If the information is about ink level, it will be written This is a case where the value of the de-evening is smaller than the existing value of the de-evening.
  • E E P RO M Array ⁇ 0 1 and after the 2nd 5th address become a read-only area where writing is prohibited. For example, it cannot be rewritten after shipment from the factory.
  • the mask ROM array 1 0 2 is written with information (data) when the memory array is manufactured, and after the memory array is manufactured, it cannot be written even before the factory shipment.
  • the memory array 100 includes a plurality of rows in units of 8 bits. However, each row is not an independent data cell column. This is realized by bending in bit units. In other words, for the sake of convenience, the row containing the 9th bit is simply called the second byte, and the row containing the 17th bit is simply called the 3rd byte.
  • sequential access method in order to access from the head sequentially, so-called sequential access method, and to the desired address possible in the random access method. Direct access is not possible.
  • Each cell in memory array 100 is connected to a single line and a bit (data) line.
  • Select the corresponding word line (row) (apply a selection voltage) Data is written to the cell by applying a write voltage to the bit line.
  • select the corresponding grid line (row) connect the corresponding bit line to the IN / OUT controller 1 2 0, and read the data (1 or 0) of the cell depending on whether current is detected or not. It is.
  • the predetermined address unit in the present embodiment can be said to be the number of addresses (number of cells that can be written) that can be written by applying a write voltage to one word line.
  • the column selection circuit 1 0 3 sequentially connects the columns (pit lines) to the IN / OUT controller 1 2 0 according to the number of external clock pulses counted by the address counter 1 1 0.
  • Row selection circuit 1 0 4 applies selection voltage to rows (word lines) sequentially according to the number of external clock pulses counted by address count 1 1 0 To do. That is, in the semiconductor memory device 10 according to the present embodiment, access to the memory array 100 using the address data is not executed, and a desired address is exclusively determined according to the number of clock pulses counted by the address counter 110. Access to is performed.
  • the address counter 1 1 0 is connected to the reset signal terminal RSTT, the clock signal terminal S CKT, the column selection circuit 10 3, and the row selection circuit 10 4.
  • the address counter 1 1 0 is reset to the initial value by setting the reset signal input via the reset signal terminal RSTT to 0 (or low). After the reset signal is set to 1, the external clock signal terminal S The number of clock pulses is counted in synchronization with the falling edge of the clock pulse input via CKT (count value is incremented).
  • the address counter 110 used in this embodiment is an 8-bit address counter that stores the number of eight clock pulses corresponding to the number of data cells (number of bits) in one row of the memory array 100.
  • the initial value may be any value as long as it is associated with the head position of the memory array 100, and generally 0 is used as the initial value.
  • the IN / OUT controller 120 transfers the write data input to the data signal terminal S DAT to the memory array 100, or receives the data read from the memory array 100 and receives the data signal. This is a circuit for outputting to the terminal S DAT.
  • the IN / OUT controller 1 20 is connected to the data signal terminal SDAT, the reset signal terminal RS TT, the memory array 100, and the write ⁇ read controller 140, and in response to a request from the write / load controller 140, the memory array Controls the data transfer direction for 100 and the data transfer direction (for the signal line connected to data signal terminal SDAT) for data signal terminal SDAT.
  • Input signal line from S DAT is connected to 8-bit latch register 1 70 for temporarily storing the write data input from data signal terminal S DAT Yes.
  • the 8-bit latch register 170 holds the data string (MS B) input from the data signal terminal SDAT via the input signal line until it reaches 8 bits.
  • the 8-bit data held for 1 is written.
  • the 8-bit latch register 170 is a so-called FIFO type shift register. When the 9th bit of the input data is newly latched, the already latched 1st pit data is released.
  • the NZOUT controller 120 sets the data transfer direction for the memory array 100 to the read direction, and connects the input signal line between the 8-pit latch register 1 70 and the IN / OUT controller 120.
  • Data input to the data signal terminal S DAT is prohibited by using high impedance. This state is maintained until a write processing request is input from the write / read controller 14. Therefore, the data of the first 4 bits of the data string input via the data signal terminal S DAT after the reset signal is input is not written to the memory array 100, while the first 4 of the memory array 100 The data stored in the bit (the fourth bit is don't care) is sent to the ID comparator 1 30. As a result, the first 4 bits of the memory array 100 are read-only.
  • ID Comparator 1 30 is connected to clock signal terminal S CKT, data signal terminal SD AT, and reset signal terminal RSTT, and the identification data included in the input data string input via data signal terminal SDAT And whether or not the identification data stored in memory array 100 (EE PROM array 1 0 1) matches. More specifically, the ID comparator 100 acquires the first 3 bits of the operation code input after the reset signal RST is input, that is, identification data.
  • ID Comparator 1 30 is a 3-bit register (not shown) that stores the identification data included in the input data string, and the most significant 3 bits of the ID obtained from memory array 100 via IN node OUT controller 120 Data It has a 3-bit register to store (not shown), and determines whether or not the identification data matches depending on whether or not the values in both registers match.
  • the ID comparator overnight 130 sends an access permission signal EN to the write / read controller 140.
  • the write / read controller 140 has the IN / OUT controller 1 20, the ID comparator 1 30, Increment controller 1 50, Charge pump circuit 1 60, Clock signal terminal S CKT, Data signal terminal SDAT, Reset signal terminal RS TT.
  • the write load controller 140 writes the Z read control information (following the 3-bit ID information 4) that is input via the data signal terminal SDAT in synchronization with the fourth clock signal after the reset signal RST is input.
  • the write / read controller 140 analyzes the acquired write / read command when the access enable signal AEN from the ID comparator 130 and the write enable signal WEN 1 from the increment controller WEN 1 are input. To do. If the write Z read controller 140 is a write command, the write enable signal WEN that switches the data transfer direction of the path signal line to the write direction and permits the write to the IN / OUT controller port # 1 120. 2 is transmitted and the charge pump circuit 160 is requested to generate a write voltage.
  • the write data DI force value to be written to the write-restricted row is data having a characteristic of increasing (incrementing)
  • the write data DI is compared with the existing data DE already stored in the write-restricted row. If the write data DI has a characteristic that the value decreases (decrement), the write data DI is already included in the write restriction row. By judging whether or not the value is smaller than the existing existing DE, the write data DI becomes garbled, and erroneous data input is reduced or prevented.
  • This function is provided by the increment controller in the former case and by the decrement controller in the latter case. In this embodiment, the former will be described as an example in the following description.
  • the increment controller 150 is connected to the reset signal terminal R S TT, the write / read controller 140, and the charge pump circuit 160 through signal lines.
  • the increment controller 150 has a 4-bit count 15 1 and an 8-bit internal register 1 52, 15 3 inside.
  • Increment controller 1 50 determines whether or not the write data DI written to the write restriction line is larger than the existing data DE already stored in the write restriction line, and further EEPROM Determine whether or not the data written to array 10 1 has been written correctly (verify, verify).
  • the increment controller 150 reads the existing data DE from the write restriction row of the EE PROM array 1 0 1 at the timing when the write data DI is latched in the 8-pit latch register 1 70, and prepares the internal 8-bit internal register 1 52 To store.
  • the increment controller 150 compares the existing data ED to be read with the write data DI input to the 8-bit latch register 1 70 in 1-bit units, and the write data DI is It is determined whether the data is larger than that. In order to speed up the processing, it is desirable that the input data input is MS B.
  • the increment controller 150 outputs a write enable signal WEN 1 to the write Z read controller 140 when the write data DI is larger than the existing data DE. Note that if there are multiple write-restricted rows, increment controller 1 only if the write data DI is larger than the existing data DE in all write-restricted rows. 50 outputs the write enable signal WEN 1.
  • the increment controller 150 verifies whether the data has been written correctly. If the write data is not written correctly, the increment controller 150 reads the internal 8-bit internal register 1 52 The existing stored DE overnight is written back to the memory array 100.
  • the 4-pit counter 1 5 1 provided in the increment controller 1 50 is 8 bits behind the external clock signal from the write stamp state, and the charge pump circuit 1 6 0
  • the internal oscillator provided in 164 receives an internal clock signal from 62 and starts counting up. The count value counted up by the 4-bit counter 1 51 is input to the column selection circuit 103 and the row selection circuit 104, and the existing data DE just written is read out.
  • the charge pump circuit 1 6 0 sets the column selection circuit 1 0 3 based on the request signal from the write Z read controller 140 0 and the write voltage required for writing data to the EE PROM array. This is a circuit for supplying to the selected bit line.
  • the charge pump circuit 160 includes an internal oscillator 162 that generates an operation frequency necessary for voltage boosting, and generates a necessary write voltage by boosting a voltage obtained via the positive power supply terminal VDDT.
  • FIG. 3 is a timing chart showing the temporal relationship of the reset signal RST, the external clock signal S CK :, the data signal SDA, and the address count value during the read operation of the semiconductor memory device according to the first embodiment. .
  • the identification information confirmation and read Z write command confirmation processing based on the operation code will be described.
  • a data signal SDA including a 4-pit operation code is input from the strike computer to the data signal terminal S DAT in synchronization with the external clock signal.
  • the operation code includes identification information ID 0, ID 1, and ID 2 in the first 3 bits, and the command bit for determining write or read in the 4th bit from the beginning. .
  • the comparison of identification information is performed as follows.
  • the ID comparator evening 1 30 is the data input to the signal terminal S DAT in synchronization with the rising edges of the three clock signals SCK after the reset signal RST is switched from low to high, that is, Acquire 3-bit identification information and store it in the first 3-bit register.
  • the ID comparator 1 3 0 acquires data from the address of the memory array 1 00 specified by the count value 00, 0 1 and 0 2 of the address counter 1 1 0, that is, to the memory array 100. Get the stored identification information and store it in the second 3-bit register.
  • the ID comparator overnight 130 determines whether or not the identification information stored in the first and second registers match. If the identification information does not match, the I NZOUT controller 120 sets the 8-bit value. ⁇ ⁇ The high impedance state for the input signal line between the latch register 1 70 and the I NZOUT controller 1 20 is maintained. On the other hand, the ID comparator 130 outputs the access permission signal AEN to the write / read controller 140 when the identification information stored in the first and second registers coincides. The line / read controller 140 that has received the access permission signal AEN sends the command sent to the bus signal line in synchronization with the rising edge of the fourth clock signal SCK after the reset signal RST switches from low to high. A pit is acquired to determine whether or not it is a write command.
  • the write / read controller 140 outputs a read command to the I NZOUT controller 120 if the acquired command bit is not a write command.
  • the I NZQUT controller 120 changes the data transfer direction for the memory array 100 to the read direction and allows the data transfer. Since address count 1 1 0 is counted up in synchronization with the falling edge of the clock signal S CK, the address count value of address counter 1 1 0 after the operation code is input is 04, and memory array 1 00 The data is read from the existing DE stored in 04H.
  • the existing data DE stored in the memory array is sequentially output to the data signal terminal S DAT via the IN / OUT controller 120 in synchronization with the falling edge of the clock signal S CK.
  • Overnight DE is held until the next falling edge of clock signal SCK.
  • the count value at address count 110 is incremented by one.
  • the existing data DE stored in the next address (de-activate cell) in memory array 100 is stored.
  • Data signal output to SDAT. This operation is repeated in synchronization with the clock signal S CK until the desired address is reached. That is, since the semiconductor memory device 10 in this embodiment is a sequential access type memory device, the host computer issues the number of clock signal pulses corresponding to the address to be read or written, and Counter 1 1 0 The counter value must be incremented to the count value corresponding to the given address. As a result, the existing data DE is read sequentially from the address specified by the count value of the address counter 110 which is sequentially incremented in synchronization with the clock signal SCK.
  • the memory array 100 of the semiconductor memory device 10 has only addresses 00H to BFH, but the address counter 110 is counting up to the address FFH.
  • the addresses C 0 H to FFH are pseudo areas, and the corresponding addresses do not exist in the memory array 100. During the period in which such pseudo areas are accessed, the value is relative to the data signal terminal SDAT. “0” is output.
  • address count count 1 10 counts up to address FFH, the address returns to address 00H.
  • a reset signal RST of 0 or LOW is input from the host computer, and the semiconductor memory device 10 It will be in a waiting state for accepting a pellet code.
  • FIG. 4 is a timing chart showing the temporal relationship between the reset signal RST, the external clock signal SCK, the data signal SDA, and the address count value during the write operation of the semiconductor memory device according to the first embodiment. .
  • writing is executed in row units (8-bit units), that is, in predetermined address units (8 address units).
  • the write read controller 140 receives the write enable signal WEN 1 from the increment controller 1 50 while the acquired command bit is a write command.
  • write enable signal WEN2 is output to I NZOUT controller 120.
  • 4 clock signals are input to the clock signal terminal S CKT as a dummy write clock, and a write standby state is set. Since address count 1 1 0 is counted up in synchronization with the falling edge of the clock signal S CK, the counter value of address counter 1 10 after the write standby state is 08, starting from address 08 H of memory array 100 De Ichiba will be written.
  • 16-bit write data is written to a memory array 100 of 8 bits per row.
  • first write data The 8-bit data from the most significant bit (MSB) of DI is sequentially latched into the 8-bit latch registers 1 to 0 in synchronization with the rising edge of the clock signal SCK.
  • the write enable signal WEN 2 is output to the I NZOUT controller 120, the existing data after the 8th address of the memory array 100 are sequentially synchronized with the falling edge of the clock signal SCK.
  • the I NZOUT controller 1 2 0 that has received the write enable signal WEN 2 changes the data transfer direction to the memory array 1 0 0 to the write direction, and the signal line high between the 8-bit latch register 1 7 0 and the I NZOUT controller Cancel the impedance setting and allow data transfer.
  • the value (0 or 1) of the write data DI is transferred to each bit line of the memory array 100.
  • the write / read controller 140 requests the charge pump circuit 160 to generate the write voltage after the rising edge of the clock signal SCK in the eighth cycle after the write standby state, and the generated write The voltage is applied to the bit line selected by the column selection circuit 10 3, in this embodiment all the pit lines.
  • the 8-bit data stored in the 8-bit latch register 1 7 0 “1” and “0” are written to the write limit line at once.
  • the 8-bit existing data DE just written is output from the IN / OUT controller 120, and stored in the 8-bit internal register 1 53 of the increment controller 150 through the I NZO UT controller 120. Is done. Increment controller 1 50 determines whether the existing 8-bit data DE stored in 8-bit internal register 1 53 matches the 8-bit write data DI stored in 8-bit latch register 1 70. Verify whether or not.
  • the write data DI is 16-bit long data
  • the write data sent from the host computer has the same value (0 or 1) as the data currently stored in the memory array 100, except for the data corresponding to the address to be rewritten. ing. In other words, the address data that cannot be rewritten in the memory array 100 is overwritten with the same value.
  • FIGS. 5 to 8 an increment confirmation process and a data verification process in the write process executed by the semiconductor memory device 10 according to the first embodiment will be described.
  • FIG. 5 and FIG. 6 are flowcharts showing the processing routine of the increment confirmation processing in the writing processing executed by the semiconductor memory device 10 according to the first embodiment.
  • FIG. 7 is a flowchart showing a processing routine of data verification processing in the writing processing executed by the semiconductor memory device 10 according to the first embodiment.
  • FIG. 8 is an explanatory diagram showing an example of the result of the increment confirmation process in the first embodiment.
  • the increment controller 150 sets the memory array at the timing when the 1-byte write data DI 1 is latched in the 8-bit latch register 170 in the 16-bit (2 bytes) long write data DI.
  • Read the corresponding existing data DE 1 stored in the first write-restricted row of 100 in 1-bit units (step S100). Thereafter, each 1-bit existing data DE l constituting the 8-bit existing data DE 1 stored in the first write restriction row is defined as an existing data DE ln (n l to 8).
  • the increment controller 150 synchronizes with the falling edge of the clock signal SCK used when latching the write data DI 2 n of the second byte to the 8-bit latch register 170.
  • the I NZOUT controller 120 The corresponding existing data DE 1 stored in the first write-restricted row of the memory array 100 is read out in 1-bit units. Note that the address of the memory array 100 to which the first byte write event should be written is the first write restriction row.
  • the 8 address is a predetermined unit address.
  • the increment controller 150 reads the 1-bit write data DI1 latched in the 8-bit latch register 170 at this timing (step S102).
  • the write data DI is input to the semiconductor memory device 10 in order from the most significant bit (MSB), and the write data DII n is sequentially latched in the 8-bit latch register 170 by the MS B. Is done.
  • Increment controller 150 determines whether the value of write data DI 1 n read from 8-bit latch register 1 70 is greater than or equal to the value of existing data DE 1 n read from the first write limit row of memory array 100. That is, it is determined whether DI 1 n ⁇ DE 1 n (step S 1 04). If the increment controller 150 determines that D I 1 n ⁇ DE 1 n (step S 1 04: No), the process routine ends. That is, the write data is not written. Note that FIG. 5 describes whether or not the value of the write data DII n is equal to or greater than the value of the existing data DE 1 n, that is, the determination of DI 1 n ⁇ DE 1 n.
  • step S 1 06 Ye s
  • the existing data DE I n read from the first write-restricted row is internally stored as 8 bits. Store in internal register evening 1 52 (step S106).
  • Increment controller 150 finishes comparing 8-bit existing data DE 1 n stored in the first write-restricted row with 8-bit write data DI 1 n stored in 8-bit latch register 1 70 (Step S 108), and if it is determined that it has not been completed (Step S108: N o) Repeat steps S 100 to S 106.
  • the increment controller 150 compares the 8-bit existing data DE 1 n stored in the first write limit row with the 8-bit write data DI 1 n stored in the 8-bit latch register 1 70. If it is determined that the data has been completed (step S 10 8: Y es), the write data DI 1 stored in the 8-bit latch register 170 is written to the first write-restricted row in the memory array 100 (Step S 1 1 2). That is, DE 1 D I 1 and write data D I 1 become new existing data DE 1. In more detail, as described above, the increment controller 150 does not directly write the write data DI 1 to the memory array 100, but the write data stored in the 8-bit latch register 170. Overnight DI 1 is permitted to be written to the first write-restricted row of memory array 100. Write enable signal WEN 1 is output to write Z read controller 140 and write enable signal WEN 1 is received. Write Write is performed by the Z read controller 140.
  • Increment controller 150 executes data verification processing (step S 1 1 2), and if writing has been completed normally (step S 1 14: Ye s), A and after in FIG. Perform steps. On the other hand, the increment controller 150 executes the data verification process (step S 1 1 2). If the write is not completed normally (step S 1 14: No), the write process is completed. End the process.
  • the increment controller 150 reads the existing data DE 1 just written from the first write-restricted row of the memory array 100 (step S 200), and the write data stored in the 8-bit latch register 170. Compare with DI 1 (step S 2 1 0). Specifically, the increment controller 150 is connected to the charge pump circuit 160 in the clock period after the completion of the 1st write. The 4-bit counter 1 5 1 is incremented using the internal clock signal generated by the internal oscillator 1 62.
  • the increment controller 150 inputs the count value of the 4-bit counter 15 1 to the column selection circuit 1 0 3 and the mouth selection circuit 1 04, and the data written from the first write restriction row of the memory array 100 is 8
  • the existing bit data DE 1 is read out in order of address via the IN / OUT controller 120 and latched in the 8-bit internal register 1 53.
  • the internal clock signal is output with a delay of 8 bits (8 clocks) from the write standby state.
  • the increment controller 150 uses the existing data DE 1 latched in the 8-bit internal register 1 53 and the write data used for writing to the first write-restricted row latched in the 8-bit latch register 1 70. It is determined whether DI 1 matches (step S204). The increment controller 150 reads the existing data DE 1 stored in the 8-bit internal register 1 53 read from the first write restriction row and the write data DI 1 stored in the 8-bit latch register 1 70. If they match (Step S204: Yes), it is determined that the writing has been normally completed (Step S206), and this processing routine is completed.
  • increment controller 1 50 is DE 1 ⁇ DE 1. If it is determined that it is M (step S 2 1 0: No), the existing data DE 1 before writing stored in the 8-bit internal register 1 52 is used as the first write limit of the memory cell 1 0 0. Write back to the line (step S 2 1 2) and end this processing routine. If a write error is determined, the remaining write data DI 2 is not written to the second write-restricted row.
  • the write-back process is performed in the write process cycle for the second write-restricted row.
  • the existing data DE 1 stored in the 8-bit latch in the DI 2 write cycle. ld is input to the I NZOUT controller 120 and the write process for the first write-restricted row of the memory array 100 is executed in the same manner as the data input via the data signal terminal SDAT.
  • the data in the first and second write restricted rows of the memory array 100 is returned to the value before the execution of the write process.
  • the increment controller 150 has the write data for the second byte.
  • the read controller 150 reads the write data D I 2 n latched in the 8-bit latch register 1 70 at this time (step S 1 1 8).
  • the write data DI is input to the semiconductor memory device 10 in order from the most significant bit (MS B), and the 8-bit latch register 170 is sequentially latched with the write data DI 2 n by the MSB. Is done.
  • Increment controller 150 has the value of write data DI 2 n read from 8-bit latch register 1 70 greater than the value of existing data DE 2 n read from the first write limit row of memory array 100 It is determined whether or not DI 2 n> DE 2 n (step S 120). If the increment controller 150 determines that DI 2 n ⁇ DE 2 n (step S 120: No), the process routine ends. That is, the write data D I 2 is not written.
  • step S 120 determines that DI 2 n> DE 2 n (step S 120: Y es)
  • the 8-bit existing data DE 2 stored in the second write restriction row DE 2 Determine whether the comparison between n and the 8-bit write data DI 2 n stored in 8-bit latch register 1 70 has been completed (step S 1 22), and if it has not been completed (Step S 122: No), Steps S 1 1 6 to S 1 20 are repeatedly executed.
  • the increment controller 150 compares the 8-bit existing data DE 2 n stored in the second write restriction row and the 8-bit write data DI 2 n stored in the 8-bit latch register 1 70. If it is determined that it has been completed (Step S 1 22: Y es), write the write data DI 2 stored in the 8-bit latch register 170 to the second write restriction row of the memory array 100 (Step S 1 24), This processing routine is completed. That is, DE 2 is equal to D 1 2, and write data DI 2 becomes new existing data DE 2. More specifically, as described above, the increment controller 150 does not directly execute the write of DI 1 to the memory array 100, but the write data stored in the 8-bit latch register 1 70. Write Z that outputs write enable signal WEN 1 to write controller 140 and receives write enable signal WEN 1 to allow writing of DI 2 to the second write restriction row of memory array 1 0 0 Writing is performed by the read controller 140.
  • Figure 8 shows memory array 1
  • the address of 00 is taken on the horizontal axis, the left end is the most significant bit (MS B) and the right end is the least significant bit (LSB). Addresses 0 8 to 0 F correspond to the first write restriction row, and addresses 10 to 17 correspond to the second write restriction row.
  • the write data D I 1 corresponding to the first write-restricted row matches the existing data DE 1 and the write data corresponding to the second write-limited row D 1
  • the write data DI 1 corresponding to the first write-restricted row matches the existing data DE 1
  • the write data DI 2 corresponding to the second write-restricted row is the existing data DE Since it is smaller than 2, writing is not allowed.
  • the write data DI 1 corresponding to the first write-restricted row is larger than the existing data DE 1 but the write data DI 2 corresponding to the second write-restricted row is Write is not allowed because it is smaller than the existing data DE 2.
  • the write data DI 1 corresponding to the first write restricted row is already Since it is smaller than the existing data DE 1, writing is not permitted regardless of the magnitude relationship between the writing data DI 2 corresponding to the second write restricted line and the existing data DE 2.
  • FIG. 9 is an explanatory diagram showing an application example of the semiconductor memory device according to the first embodiment.
  • the semiconductor memory device 10 according to the first embodiment is provided in a storage container for storing a consumption material, for example, an ink storage body 3 10, 3 1 1, 3 1 2 for storing ink as a printing recording material. It is done.
  • a storage container for storing a consumption material for example, an ink storage body 3 10, 3 1 1, 3 1 2 for storing ink as a printing recording material. It is done.
  • each ink container 3 10, 3 1 1, 3 1 2 is attached to the printing apparatus, it is connected to the host computer 3 0 0 provided in the printing apparatus via a bus.
  • the data signal line SDA, the clock signal line SCK, the reset signal line RST, the positive power supply line VDD, and the negative power supply line VSS from the host computer 3 0 0 are connected to the respective ink containers 3 1 0, 3 1 1, 3 1 is connected to the semiconductor memory device 10 provided in 2.
  • information on the amount of ink such as the remaining amount of ink or the amount of ink consumed is stored in the semiconductor memory device 10.
  • the semiconductor memory device 10 As described above, according to the semiconductor memory device 10 according to the first embodiment, only the write data DI having a value larger than that of the existing device DE is written in the semiconductor memory device 10. Therefore, it is possible to improve the update accuracy of data that has the characteristic that the value increases. In other words, if the write data DI sent from the host computer has been changed to a value smaller than the previous value due to noise, or a value smaller than the previous value was sent by mistake from the host computer. In this case, writing to the semiconductor memory device 10 is not executed. Therefore, when the device is controlled based on the consumption of the consumable material, for example, when the ink head air blow prevention in the ink jet printer is monitored by the ink consumption, It is possible to suppress or prevent the head damage with higher accuracy. Modification of the first embodiment:
  • the ink cartridge is used as an application example, but the same effect can be obtained with the toner cartridge.
  • the same effect can be obtained when applied to a medium storing currency equivalent information such as prepaid cards.
  • the 4-bit counter and the internal oscillator 16 2 are used in the verify process.
  • the verify process may be executed without using these circuits. That is, in the above embodiment, the existing data DE 1 latched in the 8-bit internal register 15 3 and the write DI 1 latched in the 8-bit latch register 1 70 are verified in units of 8 bits. Although it is executed, it may be executed in 1-bit units. In such a case, the increment ⁇ controller 1 5 0 is a 4-bit count 1 5 1 and 8-bit internal register. There is no need to have 1 5 3.
  • the increment controller 1 5 0 is the first byte of the memory array 1 0 0 at the timing when each bit of the write data DI 2 of the second byte is latched by the 8-bit latch register 1 7 0.
  • the existing data DE 1 is read, for example, in the verify process (when the write data D 12 of the second byte is latched), the column selection circuit 1 0 3 and the row selection circuit 1 0 4 force address count 1 It is only necessary to subtract 8 counts from the count value input from 10 and select the memory array 100 0 read out using the subtracted count value.
  • the column selection circuit 1 0 3 and the row selection circuit 1 0 4 store the read address of the previous cycle, and sequentially store the stored address based on the count value input from the address counter 1 1 0 You may choose to choose.
  • the 8-bit latch register 170 is a FIF 0 type register
  • the write data DI 1 already latched every time the second-bit write data DI 2 is latched in 1-bit units. Are emitted in 1-bit units.
  • Increment controller 1 5 0 is the 1st byte write data DI 1 released from 8-bit latch register 1 7 0 in MSB in 1-bit units and the first write restriction row of memory array 1 0 0 Whether or not the write data DI 1 to be written is correctly written to the first write-restricted row of the memory array 1 0 0 by comparing with the existing data DE 1 read from the MSB in 1 pit units That is, it can be determined whether or not the values of the respective bits match.
  • the 8-bit internal register 1 5 Existing data DE 1 latched in 2 before writing. ⁇ is written back to the first write-restricted line, but it is not necessary to execute the write-back. Even in such a case, the write of the second byte of write data DI2 to the second write-restricted row is not executed, and the value of the lower 8 bits is guaranteed to be a normally written value.
  • the upper 8-bit value is generally not a value that fluctuates greatly in a short period of time, so it is possible to avoid problems by verifying the likelihood of the previous value on the host computer side.
  • the semiconductor memory device is an E EPROM that is stored in a nonvolatile manner and is sequentially accessed from the top address in 1-bit units.
  • FIG. 10 is a block diagram showing the internal circuit configuration of the semiconductor memory device according to the second embodiment.
  • the semiconductor memory device 1 OA includes an access controller 1 1 1 10, a re-dry controller 1 1 2 0, an address counter 1 1 3 0, and a memory array 1 1 4 0.
  • the memory array 1140 has a storage area of a predetermined capacity, for example, 256 bits.
  • the address counter 1 1 30 is a circuit that increments the counter value in synchronization with the clock signal CLK input to the clock signal terminal CKT. More specifically, the 7-dress counter 1 1 30 is a circuit that increments (counts up) the counter value in synchronization with the count-up signal CP output from the read / write controller 1 1 20.
  • the count-up signal CP is a clock signal output from the read / write controller 1 1 20 and corresponds to the internal clock signal I CK.
  • the internal clock signal I CK is a clock signal output from the controller 1 1 1 1 0 and corresponds to the clock signal CLK. Therefore, the count-up signal CP is a clock signal corresponding to the clock signal CLK, and the address counter 1 1 30 counts up the count value in synchronization with the clock signal CLK.
  • the count value of the address counter 1 1 3 0 is input to the memory array 1 140 as an address ADD indicating the 256-bit storage area position of the memory array 1 140, and the count value of the address counter 1 1 30 A write position or a read position in the memory array 1 14 0 can be designated.
  • the address count 1 1 30 also resets the counter value to the initial value when the counter reset signal CRST is input.
  • the initial value may be any value as long as it is associated with the head position of the memory array 1140, and generally 0 is used as the initial value.
  • the counter reset signal CRST is output from the read / write controller 1 120 when the device is started or when access (read / write overnight) starts or ends.
  • the address count 1130 can specify the write position or read position of the memory array 1140 in order by the counter value counted up from the initial value.
  • the access controller 1 1 10 is connected to the chip select terminal CS, the clock signal terminal CKT, and the data signal terminal IO, and the chip select signal CS # is input via the chip select terminal C KT.
  • the clock signal CLK is input via the clock signal terminal CKT, and the data signal DA is input or output via the data signal terminal IO.
  • the input clock signal CLK is sent to the read / write controller 1 120 as the internal clock signal I CK.
  • the data signal DA When the data signal DA is an input data signal, it is sent to the read / write controller 1 120 as the input data signal I DA and sent to the memory array 1 140 as the write data signal WDA.
  • the data signal DA is an output data signal, the read data signal RDA transmitted from the memory array 1 140 is output as the data signal DA.
  • the access controller 110 controls the start and end of access based on the chip select signal CS # and the data signal DA that is input in synchronization with the clock signal CLK. Specifically, the access controller 1 1 10 receives the chip select signal CS #, and the command data indicating the overnight reading or writing is input as the data signal DA at a predetermined evening timing.
  • the access permission signal AEN is sent to the read / write controller 1 1 20 and the address counter 1 1 30. If the specified access is only write, the write access start signal WRS is read and written. Controller 1 1 Controls start of access by sending to 20. In addition, when the input of the chip select signal CS # is finished, the access controller 1 1 10 finishes sending the access permission signal AEN, and sends the write access start signal WRS if it is sent. Controls the end of access by terminating.
  • the read / write controller 1 1 20 includes a read control unit 1 1 2 2 for controlling data reading, a write control unit 1 124 for controlling data writing, and a read
  • the read execution signal RD is sent to the memory array 1 140 according to the instruction from the control unit 1 1 22, and the read execution signal RD and the write execution signal WR are sent to the memory array 1 140 according to the instruction from the write control unit 1 1 24.
  • Read / write execution unit 1 1 26 and actually controls reading or writing of data. Specifically, when only the access permission signal AEN is input from the access controller 1 1 1 0 to the access permission signal A EN and the write start signal WRS, the read control unit 1 1 22 and read / write execution are performed.
  • Unit 1 1 26 operates to send the read execution signal RD synchronized with the falling edge (rising edge) of the internal clock signal I CK to the memory array 1 140 to execute the data reading process.
  • the read data included in the read data signal RDA from the memory array 1 140 (also simply referred to as “read data RDA”) is input to the access controller 1 1 1 0 and the data signal terminal IO is Output as a DA signal.
  • the write control unit 1 124 and the read / write execution unit 1 1 26 operate and the internal clock signal Read execution signal RD synchronized with the fall (rise) of ICK and internal write signal WR synchronized with the rise (fall) of internal clock signal ICK are sent to memory array 1140, and the data is output as described later. Perform overnight reading and writing processing.
  • the data signal DA input to the access controller 1 1 1 0 via the data signal terminal I0 is sent to the memory array 1 140 as the write de-even signal WD A, and the write de-even signal Data represented by WDA (also simply called “write data WDA”) is written in the order in which it is input to memory array 1140.
  • WDA write de-even signal Data represented by WDA
  • the feature of the semiconductor memory device of this embodiment is in the part of the overnight write operation by the write control unit 1 1 24, and the part of the data read operation by the read control unit 1 1 22 is conventional. Since this is the same as the semiconductor memory device of Add a description of the data write operation.
  • the data of multiple pits that are sequentially input as data signal DA through data signal terminal IO are always input in 1-bit units from the maximum bit (MS B), and the storage area of memory array 1 1 40 The position is also accessed in order from the address associated with the maximum bit.
  • FIG. 11 is a flowchart showing the procedure of the data write operation in the second embodiment. As described above, this operation is performed when the access permission signal AEN is input from the access controller 1 1 1 0 to the read write controller 1 1 2 0 and the write access start signal WRS is input. This is executed by the light control unit 1 1 24.
  • the write control unit 1 1 24 first causes the read write execution unit 1 1 26 to perform overnight reading (step S 1 1 0 2).
  • the read / write execution unit '1 1 2 6 sends a read execution signal RD to the memory array 1 140 in synchronization with the falling edge of the internal clock signal ICK.
  • the data is stored from the storage area at the storage area corresponding to the address value indicated by the address signal ADD sent from the address counter 1 1 3 0 of the memory array 1 1 40 Data (stored data) is read.
  • the read execution signal RD is transmitted in synchronization with the falling edge of the internal clock signal ICK in the other read processing described below.
  • the write control unit 1 124 reads the data represented by the read data signal RDA read out as described above and transmitted from the memory array 1 140 (simply referred to as “read data”).
  • the data (referred to simply as “input data”) represented by the input data signal I DA that is input via the data signal terminal IO and transmitted from the access controller 1 1 1 0 is compared with. (Step S 1 1 04 ) Then, it is determined whether or not the reading data value and the input data value match (step S 1 1 0 6).
  • Step S 1 1 0 6 Ye s
  • the write controller 1 1 24 sets the power counter value of the address counter 1 30. It is incremented by 1 (step S 1 1 08), and it is further determined whether or not the access operation is to be terminated (step S 1 1 1 0). No) Again, the read / write execution unit 1 1 26 executes data reading (step S 1 1 02). For example, the read / write controller 1 1 20 counts the count-up signal CP in synchronization with the next falling edge of the internal clock signal ICK after the read / write execution unit 1 226 sends the read execution signal RD. Send to 30.
  • the count value of count 1 1 30 is counted up by one according to the count-up signal CP.
  • the counter 1 1 30 counts up the counter value every cycle at the falling timing (count-up timing) of the count-up signal CP corresponding to the internal clock signal ICK.
  • the write control unit 1 1 24 does not match the read data and the input data (step S 1 1 06: No) until the data read process (step S 1 1 02) and the input data
  • the write control unit 1 1 24 determines whether to end the access operation (step S 1 104).
  • step S 1 1 1 0 if it is determined that the access operation will be terminated (step S 1 1 1 0: Y es), reset the count value of address count 1 1 30 (step S 1 1 24) This write operation is terminated.
  • the end of the access operation can be determined by whether the chip select signal #CS or the access enable signal AEN is input. Specifically, if the signal to be judged, for example, the access permission signal AEN is in a non-active state, the access operation is completed. It can be determined that
  • the write control unit 1124 determines whether or not the read data value matches the input data value (step S 1 106), and the read data value and the input data value -If not (step S 1 106: No), determine whether the input data value is [1] (step S 1 1 1 2 If the input data value is [1] If there is (step S 1 1 1 2: Ye s), set the write enable flag (step S 1 1 14) and write the input data as write data to the read / write execution unit 1 1 26. (Step S 1 1 1 6) For example, the read write execution unit 1 1 26 sends the write execution signal WR to the memory array 1 140 in synchronization with the rising edge of the internal clock signal ICK. Send from address counter 1 1 30 of array 1 140 The storage area of the storage area position corresponding to Adoresu value represented by the address signal ADD that is, the input data (write de Isseki) is written.
  • Step S 1 1 1 8 the write controller 1 1 24 increments the count value of the address counter 1 1 30 by one at the next count up timing (step S 1 1 1 8), and further determines whether or not to end the access operation.
  • Step S1 120 If the access operation is to be continued (Step S1 120: No), the data write process (Step S1 1 1 6) and the address count up process (Step S1 120) S 1 1 1 8) is executed. On the other hand, when the access operation is terminated (step S 1 120: Ye s), the write enable flag setting is canceled (step S 1 122) and the count value of address counter 1 1 30 is reset. (Step S 1 1 24), this write operation is completed.
  • the write controller 1 1 24 determines that the value of the input data is not [1] in the determination of whether or not the value of the input data is [1] (step S 1 1 10). If this occurs (Step S 1 1 10: No), until the access operation is completed (Step S 1 1 28: No), input data writing is prohibited (Step S 1 1 26) and read / write execution is performed. Stop the operation of part 1 126. On the other hand, when the access operation is terminated (step S 1 1 28: Y es), the count value of the address counter 1 1 3 0 is reset (step S 1 1 24) and this write operation is terminated. .
  • the write enable flag is set, the second bit [1], the third bit [0], and the fourth bit [0] from the left are written in order, and each 4-bit memory is stored.
  • the data stored in the area is rewritten to [10 10 b] force input data [1 1 00 b].
  • the data is rewritten only when the value of the input data as the write data is larger than the value of the memory data. If the written data is smaller than the stored data, the writing can be prohibited. As a result, it is possible to prevent writing other than writing under predetermined conditions.
  • the write permission flag may be set to write the input data, and the overnight write may be prohibited only when the write data is smaller than the stored data.
  • the write operation of the second embodiment has been described on the assumption that data is sequentially written in 1-bit units. However, data in n-bit units may be written all at once. However, in this case, it is necessary to provide a data buffer for holding the input data of each bit until all data of n bits are input.
  • the write operation of the second embodiment enables the overnight rewrite only when the data condition “write data is larger than stored data” is satisfied.
  • the data condition is changed.
  • the semiconductor memory device of the embodiment corresponding to this problem.
  • the semiconductor memory device is also an EEPROM that holds the storage contents in a nonvolatile manner and is accessed sequentially from the first address in 1-bit units. .
  • FIG. 12 is a block diagram showing the internal circuit configuration of the semiconductor memory device according to the third embodiment.
  • This semiconductor memory device 2 OA includes a data buffer 1 228 and a subtractor 1 2 3 2 in addition to an access controller 12 10, a read / write controller 1 220, an address count 1 230 and a memory array 1 240.
  • Access controller 1 2 10, address count 1 230 and memory array 1240 are the access controller 1 1 10, address counter 1 1 30 and memory of the semiconductor memory device of the second embodiment (see FIG. 10). Same as Array 1 140.
  • the data buffer 1 228 latches the input data signal IDA from the access controller 1 210 in accordance with the latch signal DLT input from the read / write controller 1 220 and also stores the memory data as the write data signal WD A. Send to array 1 140.
  • the subtractor 1 23 2 is an address represented by the count value of the address counter 1 230 according to the subtraction signal DEC from the read / write controller 1 220 (referred to as “non-subtracted address”), or An address (referred to as “subtraction address”) represented by a value obtained by subtracting the counter value is sent to the memory array 1140 as an address signal ADD.
  • the read / write controller 1 220 includes a read control unit 1 222, a write control unit 1 224, and a read / write execution unit 1 226. Basically, the read / write controller 1 of the second embodiment 1 1 20 As with, access (data reading or data writing) is actually controlled. Lead controller 1 222 and The read / write execution unit 1 2 2 6 is the same as the read control unit 1 1 2 2 and the read / write execution unit 1 1 2 6 of the second embodiment.
  • the write control unit 1 2 2 4 controls the operations of the address counter 1 2 3 0, the read / write execution unit 1 2 2 6, the data buffer 1 2 2 8 and the subtractor 1 2 3 2, and the data described later Controls the write operation.
  • the semiconductor memory device is also characterized by the data write operation performed under the control of the write control unit 1 2 2 4 and the data read operation performed by the read control unit 1 1 2 2. Since this is the same as that of a conventional semiconductor memory device, the data write operation by the write controller 1 2 2 4 will be described below.
  • the multi-bit data that is sequentially input as the data signal DA through the data signal terminal IO must always start from the maximum bit (MSB).
  • MSB maximum bit
  • the data is sequentially input in 1-bit units, and the storage area location of the memory array 1 240 is also accessed sequentially from the address associated with the maximum bit.
  • FIG. 13 is a flowchart showing the procedure of the data write operation in the third embodiment.
  • the access permission signal AEN is input from the access controller 1 2 1 0 to the read / write controller 1 2 2 0, and the write access start signal WRS is input.
  • the write control unit 1 2 2 4 When it is executed, it is executed by the write control unit 1 2 2 4.
  • the write control unit 1 2 2 4 first causes the read / write execution unit 1 2 2 6 to read data (step S 1 2 0 2).
  • the read / write execution unit 1 2 2 6 sends a read execution signal RD to the memory array 1 240 in synchronization with the falling of the internal clock signal ICK.
  • the stored data (stored data) is read from the storage area at the storage area corresponding to the address value represented by the address signal ADD sent from the address counter 1 230 of the memory array 1 240. It is.
  • the read execution signal RD is transmitted in synchronization with the fall of the internal clock signal ICK in the other read processing described below.
  • the write control unit 1 224 compares the read data from the memory array 1 240 read out as described above with the input data (step S 1204), and compares the read data value with the input data. It is determined whether the data value matches (step S 1 206).
  • step S 1 206 If the value of the read data matches the value of the input data (step S 1 206: Y es), the write control unit 1 224 latches the input data in the data buffer 1 228 (step S 1208) After that, address count 1 23 00 The counter value is incremented by 1 (step S 1 2 1 0), and it is further determined whether or not the access operation is to be terminated (step S 1 2 1 2). When the operation is to be continued (step S 1 2 1 2: No), the data read execution unit 1 1 26 is made to read data again (step S 1 202).
  • the read controller 1220 receives the latch signal DLT from the data buffer 1 22 in synchronization with the next rising edge of the internal clock signal ICK after the read / write execution unit 1 226 sends the read execution signal RD. Send to 8.
  • the data (input data) represented by the input data signal IDA transmitted from the access controller 1 1 1 1 0 is latched in the data buffer 1 2 28 according to the latch signal DL 1.
  • the read / write controller 1 220 receives the count-up signal CP in synchronization with the next falling edge of the internal clock signal ICK after the read / write execution unit 1 226 sends the latch signal DLT to the data buffer 1 228. Send to counter 1 230.
  • the counter value of counter 1 230 is incremented by one according to the count-up signal CP.
  • the data buffer 1 228 is The input data is latched every cycle at each rise timing (latch timing) of the lock signal ICK.
  • Counter 1 230 counts up the counter value every cycle at each falling timing (count-up timing) of count-up signal CP corresponding to internal clock signal ICK.
  • the write control unit 1 224 performs the data reading process (step S 1202) and the comparison process with the input data (step S) until the read data does not match the input data (step S1206: No). 1 204) is repeated Note that the write control unit 1 224 determines that the access operation is to be ended in the above-described access operation end determination (step S 1 2 1 2) (step S 1 2 1 2: Y es), the counter value of the address counter 1 230 is reset (step S 1 250), and this write operation is terminated.
  • the end of the access operation can be determined by whether the chip select signal #Cs or the access enable signal AEN is input. Specifically, it can be determined that the access operation is completed if the signal to be determined, for example, the access permission signal AEN is in an inactive state.
  • the write control unit 1 224 determines whether the read data value matches the input data value (step S 1 206). If it is determined that it is not correct (step S 1 206: N ⁇ ), it is further determined whether or not the value of the input data is [1] (step S 1 2 14).
  • step S1 2 14 Ye s
  • step S1 2 14 sets the write enable flag (step S1 2 1 6), and at the next latch timing
  • step S 1 2 20 The input data is latched in 228 (step S 1 2 1 8), and the write / overwrite is executed in the read / write execution unit 1 226 (step S 1 220).
  • the read / write controller 1220 executes read write.
  • Unit 1 226 sends a latch signal DLT to data buffer 1228 in synchronization with the next rising edge of internal clock signal ICK after sending read execution signal RD. At this time, the input data is latched in the data buffer 1 228 according to the latch signal DLT.
  • the read / write execution unit sends the write execution signal WR to the memory array 1240 in synchronization with the next rising edge of the internal clock signal ICK after sending the read execution signal RD.
  • the input data (write data) is written to the storage area at the storage area corresponding to the address value indicated by the address signal ADD sent from the address counter 1 2 3 0 of the memory array 1240. It is.
  • the write control unit 1 224 increments the counter value of the address count 1 230 by one at the next address count up timing (step S 1 220).
  • the write control unit 1 224 sets, in the subtractor 1 232, the address (subtraction address) of the value obtained by subtracting [1] from the counter value (address value) of the address counter 1 230 as the read address.
  • the read / write execution unit 1 226 is caused to execute data reading (Step S 1 226).
  • the write control unit 1 224 compares the read data and the write data that are latched in the data buffer 1 228 (latch data) (step S 1 228). Then, it is determined whether or not the read data value matches the latch data value (step S 1 230).
  • step S 1 230 If the read data value matches the latch data value (step S 1 230: Y es), the input data is first latched in the data buffer 1 228 at the next latch timing (step S 1 232), let subtractor 1 232 set the address (non-subtracting address) of the counter address of 1 2 0 as the write address (step S 1234) and let the dry dry executor 1 1 26 Write the input data as a write-down event (step S 1 23 6).
  • Step S 1 23 8 the write control unit 1 224 increments the counter value of the address count 1 230 at the next count-up timing (step S 1 23 8), and further determines whether or not to end the access operation.
  • Yes Step S 1 240
  • Step S 1 240 To continue the access operation (Step S 1 240: No), again, from input data latch processing (Step S 1 232) to address count up processing (Step S 1 2 38) Is executed.
  • Step S 1 240: Yes the write enable flag setting is canceled (Step S 1 242) and the address counter 1 230 counter value is reset. (Step S 1 2 50) This write operation is terminated.
  • the write control unit 1 224 determines whether the read data value and the latch data value match the value of the read data value and the latch data value (step S 1230). If it is not correct (Step S1 230: No), the setting of the write enable flag is canceled (Step S1244) and the access operation is completed (Step S1248: No). Writing is inhibited (step S 1 246), and the operation of the read / write execution unit 1 226 is stopped. On the other hand, when the access operation is terminated (step S1248: Ye s), the counter value of address count 1230 is reset (step S1250), and this write operation is terminated. ,
  • the value of the input data for the second bit from the left is [1]
  • the value of the storage data is [0]
  • the value of the input data is [1].
  • This value of input data is larger than the value of stored data.
  • the write enable flag is set, and the input data of each bit from the second bit to the fourth bit is written in order.
  • the input data as the write data and the storage data as the stored data are compared in magnitude from the largest bit side in order of bit size, If the input data is larger, write is permitted, and after writing the bit data, it is checked whether the data is correctly written. If it is not written correctly, write permission can be canceled and subsequent writes can be prohibited. As a result, it is possible to further enhance the prevention of writing other than writing under a predetermined data condition as compared with the second embodiment.
  • n-bit units (n is an integer of 2 or more) are all collected at once. You may make it write.
  • FIG. 14 and FIG. 15 are flowcharts showing the procedure of the evening write operation as a modification of the third embodiment.
  • This operation is the write operation shown in Figure 13 Steps S 1 2 1 8 to S 1 244 are changed from Step S 1 3 0 2 to Step S 1 340, and the processing is the same except for the change. In the following, only the changed processing will be explained.
  • the write controller 1 2 24 sets the write enable flag (step S 1 2 1 6).
  • the address output from the address counter 1 2 3 0 Until all the values of the lower n bits (A 0, A 1, An— 1) of [1] are all set to [1] (Step S 1 3 04: No), the input data is sequentially input to the data buffer 1 at each latch timing.
  • step S 1 3 0 2 is latched (step S 1 3 0 2), and the count value of address count 1 2 3 0 is counted up in order at each address count up timing (step S 1 3 0 6). If all the values of the lower n-bit address become [1] (step S 1 3 04: Ye s), the read / write execution unit 1 2 2 6 latches in the data buffer 1 2 2 8 The n-bit latch data written at the same time is executed together (step S 1 3 0 8), and the counter value of address count 1 2 3 0 is incremented by 1 at the next address count up timing. (Step S 1 3 1 0).
  • the write control unit 1 2 24 sets the subtraction address of the value obtained by subtracting [n] from the counter value (address value) of the address counter 1 2 3 0 as the read address in the subtractor 1 2 3 2 (Step S 1 3 1 2), the read / write execution unit 1 2 2 6 executes data reading (Step S 1 3 1 4).
  • the write control unit 1 2 2 4 compares the read data with the data (latch data) corresponding to the write data and latched in the data buffer 1 2 2 8 (step S 1 3 1 6) Determine whether the read data value matches the latch data value (step S 1 3 1 8).
  • Step S 1 246 Prohibit input data write (step S 1 246)
  • step S 1 3 1 8: Y es the address Count-up processing (Step S 1 322), input until each value of the read address of the lower n-bit output from Count 1 230 reaches [1]
  • Step S 1 320: No Data latch processing (step S 1 324), read address setting processing (step S 1 3 12), data read processing (step S 1 3 14), comparison processing with latch data (step S 1 3 1 6) And the determination process (steps S 1 3 1 8) is repeated.
  • step S 1 320 when all the values of the read address of the lower n bits are [1] (step S 1 320: Y es;), the subtracter 1 232 is turned on by the address counter 1 230. The non-subtracted address represented by the evening value is set as the write address (step S 1 328), and the read / write execution unit 1 1 26 has the n-bit bit latched in the data buffer 1 228. Latch data is written all at once (step S 1 330).
  • the write control unit 1224 counters the address count 1 230 in each address count up timing until all the bit values of the lower n bits of the write address become [1] (step S1332: No). Is incremented by 1 (step S 1.334), and if the access operation is not terminated (step S 1 336: No), the input data is latched by the data buffer 1228 at the corresponding latch timing ( Step S 1 3 3 8). If each bit value of the write address of the lower n bits is all [1] (step S 1 332: Y es), n read / write execution unit 1 126 is latched in data buffer 1 228 n Pit latches are written all at once (step S 1 3 30).
  • step S 1 336 Ye s
  • the write enable flag is cleared (step S 1 340) and the input data is written. Prohibition of cracking (step S 1 246).
  • the capacity of the memory array is described as 256 bits.
  • the present invention is not limited to this, and changes appropriately according to the amount of data to be stored. It can be done.
  • the EEPROM is used as the semiconductor memory device.
  • the memory device can be rewritten and the storage device can be maintained in a nonvolatile manner. If it is, the memory device is not limited to the EEPROM, and may be a memory device that performs reading or writing in units of a plurality of bits.

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Abstract

　半導体記憶装置１０は、入力された書き込みデータが、メモリアレイ１００の既存データの値以上の値である場合に、メモリアレイ１００に対する入力された書き込みデータの書き込みを許容する。具体的には、インクリメントコントローラ１５０は、メモリアレイ１００から既存データを読み出し、８ビットラッチレジスタ１７０にラッチされている書き込みデータと比較する。インクリメントコントローラ１５０は、書き込みデータの値が既存データの値以上の場合には、ライト／リードコントローラ１４０に対して書き込み許可信号ＷＥＮ１を出力し、メモリアレイ１００に対する８ビットラッチレジスタ１７０にラッチされている書き込みデータの書き込みを実行する。

Description

明細書
半導体記憶装置 技術分野
本発明は、 デ一夕の書き換えが可能な半導体記憶装置、 シーケンシャルにァク セスされる半導体記憶装置およびシーケンシャルにアクセスされる半導体記憶装 置に対するデ一夕書き込み制御方法に関する。 背景技術
E E P R O Mやフラッシュ R O M等のデータの書き換えが可能な半導体記憶装 置が、 種々の電子機器の記憶装置として多く利用されている。 このような半導体 記憶装置は、 電子機器において、 あらかじめ定められているデータ条件を満足す る入力データの書き換えについては制限しないが、 そのデータ条件を満足しない 入力データの書き換えについては制限するような態様で利用することが望まれる 場合がある。 例えば、 「書き換えデ一夕が、 半導体記憶装置に記憶されているデ 一夕 （ 「被書き換えデータ」 と呼ぶ。 ） よりも大きい場合においてのみ、 書き換 えを実行する。 」 という条件や、 「書き換えデータが、 被書き換えデータよりも 小さい場合においてのみ、 書き換えを実行する。 」 というデータ条件を設定する 場合が考えられる。
しかしながら、 従来の書き換えが可能な半導体記憶装置は、 データの書き換え を制限する仕組みを有しておらず、 データを書き込むための所定のシーケンスを 満足すれば、 記憶されているデータを書き換えることが可能であるため、 上記の ようなデータ条件での書き換えに対応することができなかった。
なお、 記憶装置に対するデ一夕の書き込みを制御する技術として、 例えば、 記 憶装置の外部に記憶装置に対する書き込み禁止装置を設置する技術が知られてい る。 あるいは、 記憶装置使用時に、 記憶装置におけるデ一夕格納領域より後ろの ァドレスにデータ格納領域に対する書き込み不許可を示す情報を書き込むことで 、 データ格納領域に対する書き込みを禁止する技術が知られている。
また、 メモリアレイのデータセルに対してシーケンシャルなアクセスのみを許 容する半導体記憶装置、 例えば、 E E P R O Mが知られている。 このような半導 体記憶装置は、 比較的廉価であることから、 消費材の残量または消費量に関する データを保持させるための記憶装置として用いられている。 ここで、 消費材は使 用に伴い減少するため、 更新に用いられるデータ、 すなわち、 メモリアレイに書 き込まれるデ一夕が、 消費量に関するデータの場合には、 書き込まれるデータの 値は、 メモリアレイに既に格納されている既存のデータの値よりも大きな値でな ければならない。 一方、 メモリアレイに書き込まれるデータが、 残量に関するデ 一夕の場合には、 書き込まれるデータの値は、 メモリアレイに既に格納されてい る既存のデータの値よりも小さな値でなければならない。 発明の開示
しかしながら、 例えば、 半導体記憶装置に対して入力されるデータが転送中に データ化けを起こすこともあり、 かかる場合には、 半導体記憶装置において正常 にデータの書き換えが行われたとしても、 半導体記憶装置には誤ったデータが記 録されることになる。 すなわち、 例えば、 データが増大する特性を有する場合に 、 半導体記憶装置に対して既存データよりも小さな値のデ一夕が書き込まれてし まうおそれがある。 ここで、 消費材を利用する装置の損傷、 不具合を抑制または 防止するために、 消費材の残量または消費量に関するデータが用いられている場 合には、 消費材の残量または消費量に関するデータが本来の増減特性と逆方向へ と化けた場合には、 消費材を利用する装置に不具合が発生する場合がある。 本発明は、 上記課題を解決するためになされたものであり、 半導体記憶装置に おいて、 書き込みデータが有する増減特性に反する値のデータの書き込みを制限 することを目的とする。 本発明はまた、 半導体記憶装置において、 所定のデ一夕 条件を満足しない入力データの書きこみを禁止することを目的とする。
上記課題を解決するために本発明の第 1の態様は、 半導体記憶装置を提供する 。 本発明の第 1の態様に係る半導体記憶装置は、 値が増大する特性のデータを格 納する所定のァドレス単位の書き込み制限格納ァドレスを有し、 シーケンシャル にアクセスされる不揮発性のメモリアレイと、 前記書き込み制限格納アドレスに 書き込むベぎ書き込みデータを所定のァドレス単位で保持する書き込みデータ保 持手段と、 前記保持されている書き込みデータを、 前記書き込み制限格納アドレ スに対して前記所定のァドレス単位にて書き込むデータ書き込み手段と、 前記メ モリアレイにおける、 前記書き込み制限格納ァドレスに格納されている既存デ一 夕を読み出す読み出し手段と、 前記保持されている書き込みデータの値が、 前記 読み出された既存データの値未満の値であるか否かを判定する判定手段と、 前記 書き込みデータの値が前記既存データの値未満の場合には、 前記書き込み手段に よる前記メモリアレイの前記書き込み制限格納ァドレスに対する前記書き込みデ —夕の書き込みを実行しない制御部とを備える。
本発明の第 1の態様に係る半導体記憶装置において、 前記制御部は、 前記書き 込みデータの値が前記既存データの値以上の場合には、 前記書き込み制限格納ァ ドレスに対する前記書き込みデータの書き込みを実行しても良い。
本発明の第 1の態様に係る半導体記憶装置によれば、 判定手段によって、 保持 されている書き込みデ一夕の値が、 読み出された既存データの値未満の値である か否かが判定され、 制御部によって、 書き込みデータの値が既存データの値以上 の場合には、 書き込み手段によってメモリアレイの書き込み制限格納ァドレスに 対する書き込みデータの書き込みを実行する。 また、 制御部は、 書き込みデータ の値が既存データの値未満の場合には、 書き込み制限格納ァドレスに対する書き 込みデータの書き込みを実行しない。 したがって、 値が増大する書き込みデータ の特性に反する値のデ一夕の書き込みを制限することができる。
本発明の第 1の態様に係る半導体記憶装置において、 前記書き込み制限格納ァ ドレス数が、 前記所定のアドレス単位の n倍 （nは自然数） である場合には、 前 記判定手段は、 前記所定のアドレス単位毎に、 前記書き込みデータの値が前記既 存デ一夕の値未満であるか否かを判定し、 前記制御部は、 前記書き込み制限格納 ァドレスにおけるいずれかのァドレスにおいて、 前記既存データの値が前記書き 込みデ一夕の値未満の場合には、 前記メモリアレイの全ての前記書き込み制限格 納ァ^レスに対して前記書き込み手段による前記書き込みデータの書き込みを実 行しなくても良い。
本発明の第 1の態様に係る半導体記憶装置において、 前記制御部は、 全ての前 記書き込み制限格納ァドレスにおいて、 前記書き込みデータの値が前記既存デ一 夕の値以上の場合には、 前記全ての書き込み制限格納アドレスに対する、 前記書 き込みデ一夕の書.き込みを実行しても良い。
以上の場合には、 半導体記憶装置に複数の書き込み制限格納ァドレスが備えら れている場合に、 全ての制限格納アドレスにおいて、 値が増大する書き込みデ一 夕の特性に反する値のデータの書き込みを制限することができる。
本発明の第 1の態様に係る半導体記憶装置において、 前記判定手段は、 前記読 み出し手段によって前記既存データが 1ァドレス毎に読み出される毎に、 前記書 き込みデータ保持手段から前記書き込みデータを 1ァドレス毎に読み出して、 前 記書き込みデータの値が前記読み出された既存データの値未満の値であるか否か を判定しても良い。 かかる場合には、 読み出した既存デ一夕を格納するための構 成を必要とすることなく、 書き込みデータの値が読み出された既存データの値未 満の値であるか否かを判定することができる。
本発明の第 1の態様に係る半導体記憶装置において、 前記判定手段は、 前記読 み出し手段によって 1ァドレス毎に読み出された前記所定のァドレス単位の既存 データと、 前記書き込みデータ保持手段に保持されている前記所定ァドレス単位 の書き込みデータとを用いて、 前記書き込みデータの値が前記読み出された既存 データの値未満の値であるか否かを判定しても良い。 かかる場合には、 所定のァ ドレス単位でまとめて、 書き込みデータの値が読み出された既存データの値未満 の値であるか否かを判定することができる。
本発明の第 1の態様に係る半導体記憶装置において、 前記メモリアレイにおけ る書き込み制限格納ァドレスには、 最上位ビットから順にデータが格納されてお り、 前記データ書き込み手段は、 前記メモリアレイに対して、 最上位ビットから 順にデ一夕の書き込みを実行しても良い。 かかる場合には、 書き込みデータの値 が読み出された既存データの値以上の値であるか否かを判定をより迅速に実行す ることができる。
書き込まれるデータの特性が、 値が減少する特性を有している場合には、 本発 明の第 1の態様に係る半導体記憶装置は、 値が減少する特性のデータを格納する 所定のアドレス単位の書き込み制限格納アドレスを有し、 シーケンシャルにァク セスされる不揮発性のメモリアレイと、 前記書き込み制限格納ァドレスに書き込 むべき書き込みデ一タを所定のァドレス単位で保持する書き込みデータ保持手段 と、 前記保持されている書き込みデ一夕を、 前記書き込み制限格納アドレスに対 して前記所定のアドレス単位にて書き込むデ一夕書き込み手段と、 前記メモリア レイにおける、 前記書き込み制限格納ァドレスに格納されている既存データを読 み出す読み出し手段と、 前記保持されている書き込みデ一夕の値が、 前記読み出 された既存デ一夕の値より大きな値であるか否かを判定する判定手段と、 前記書, き込みデ一夕の値が前記既存データの値より大きな値の場合には、 前記書き込み 手段による前記メモリアレイの前記書き込み制限格納ァドレスに対する前記書き 込みデータの書き込みを実行しない制御部とを備えても良い。
また、 前記制御部は、 前記書き込みデータの値が前記既存データの値以下の場 合には、 前記書き込み制限格納ァドレスに対する前記書き込みデ一夕の書き込み を実行しても良い。
書き込まれるデータの特性が、 値が減少する特性を有している場合には、 本発 明の第 1の態様に係る半導体記憶装置は、 判定手段によって、 保持されている書 き込みデ一夕の値が、 読み出された既存データの値より大きな値であるか否かが 判定され、 制御部によって、 書き込みデ一夕の値が既存デ一夕の値以下の場合に は、 書き込み手段によってメモリアレイの書き込み制限格納ァドレスに対する書 き込みデータの書き込みを実行する。 また、 書き込みデータの値が既存データの 値より大きい場合には、 書き込み制限格納アドレスに対する前記書き込みデータ の書き込みを実行しないので、 値が減少する書き込みデータの特性に反する値の データの書き込みを制限することができる。
本発明の第 2の態様は、 値が増大する特性のデータを書き換え可能データとし て記憶する半導体記憶装置を提供する。 本発明の第 2の態様に係る半導体記憶装 置は、 シーケンシャルにアクセスされると共に 1ビットのデ一夕を格納するデ一 夕セルを 1行に 8個有し、 前記書き換え可能データを格納する書き込み制限行を 有する不揮発性のメモリアレイと、 前記メモリアレイの前記書き込み制限行に書 き込むべき、 8ビットの倍数の書き込みデータを受信するデータ受信手段と、 前 記受信された書き込みデ一夕のうち、 8ビット分の書き込みデ一夕を保持する書 き込みデータ保持手段と、 前記保持されている 8ビットの書き込みデータを、 前 記書き込み制限行に対して 8ビット単位にて書き込むデータ書き込み手段と、 前 記メモリアレイにおける、 前記書き込み制限行のデ一夕セルに格納されている既 存データを読み出す読み出し手段と、 前記書き込みデータの値が、 前記読み出さ れた既存データの値未満の値であるか否かを、 8ピット単位の書き込みデータ毎 に判定する判定手段と、 8ビット単位の書き込みデータのいずれかにおいて、 前 記前記書き込みデータの値が既存データの値未満の場合には、 前記書き込み手段 によって前記書き込み制限行の全ての対象データセルに対する前記書き込みデー 夕の書き込みを実行しない制御部とを備える。
本発明の第 2の態様に係る半導体記憶装置において、 前記制御部は、 前記 8ビ ット単位の書き込みデータの全てにおいて、 前記書き込みデ一夕の値が前記既存 データの値以上の場合には、 前記書き込み制限行の全ての対象データセルに対す る、 前記書き込みデータの書き込みを実行しても良い。
本発明の第 2の態様に係る半導体記憶装置によれば、 判定手段によって、 書き 込みデータの値が、 読み出された既存データの値未満の値であるか否かを、 8ビ ット単位の書き込みデータ毎に判定し、 8ビット単位の書き込みデ一夕の全てに おいて、 書き込みデータの値が既存デ一夕の値以上の場合には、 書き込み手段に よって書き込み制限行の全ての対象データセルに対する書き込みデ一夕の書き込 みを実行する。 また、 制御部は、 8ビット単位の書き込みデータのいずれかにお いて、 書き込みデ一夕の値が既存データの値未満の場合には、 書き込み制限行の 全ての対象データセルに対する、 書き込みデ一夕の書き込みを実行しない。 した がって、 値が増大する書き込みデータの特性に反する値のデ一夕の書き込みを制 限することができる。
本発明の第 2の態様に係る半導体記憶装置において、 前記判定手段は、 前記読 み出し手段によって.前記既存データが 1ビット毎に読み出される毎に、 前記書き 込みデータ保持手段から前記書き込みデータを 1ビット毎に読み出して、 前記書 き込みデータの値が前記読み出された既存データの値未満の値であるか否かを判 定しても良い。 かかる場合には、 読み出した既存データを格納するための構成を 必要とすることなく、 書き込みデータの値が読み出された既存データの値未満の 値であるか否かを判定することができる。
本発明の第 2の態様に係る半導体記憶装置において、 前記判定手段は、 前記読 み出し手段によって 1ビッ卜毎に読み出された前記 8ビッ卜の倍数の既存データ と、 前記書き込みデータ保持手段に保持されている前記 8ビットの書き込みデー 夕とを用いて、 前記書き込みデータの値が前記読み出された既存データの値未満 の値であるか否かを判定しても良い。 かかる場合には、 8ビット単位でまとめて
\
、 書き込みデータの値が読み出された既存データの値未満の値であるか否かを判 定することができる。
本発明の第 2の態様に係る半導体記憶装置において、 前記書き込み制限行のデ 一夕セルには、 最上位ピットから順にデ一夕が格納されており、 前記デ一夕書き 込み手段は、 前記メモリアレイに対して、 最上位ビットから順にデ一夕の書き込 みを実行しても良い。 かかる場合には、 書き込みデータの値が読み出された既存 デ一夕の値未満の値であるか否かを判定をより迅速に実行することができる。 書き込まれるデータの特性が、 値が減少する特性を有している場合には、 本発 明の第 2の態様に係る半導体記憶装置は、 シーケンシャルにアクセスされると共 に 1ビットのデ一夕を格納するデータセルを 1行に 8個有し、 前記書き換え可能 データを格納する書き込み制限行を有する不揮発性のメモリアレイと、 前記メモ リアレイの前記書き込み制限行に書き込むべき、 8ビットの倍数の書き込みデ一 夕を受信するデ一夕受信手段と、 前記受信された書き込みデータのうち、 8ビッ ト分の書き込みデータを保持する書き込みデ一夕保持手段と、 前記保持されてい る 8ビットの書き込みデ一夕を、 前記書き込み制限行に対して 8ビット単位にて 書き込むデータ書き込み手段と、 前記メモリアレイにおける、 前記書き込み制限 行のデータセルに格納されている既存データを 1ピット単位で読み出す読み出し 手段と、 前記書き込みデ 夕の値が、 前記読み出された既存データの値より大き な値であるか否かを、 8ビット単位の書き込みデータ毎に判定する判定手段と、 8ビット単位の書き込みデータのいずれかにおいて、 前記前記書き込みデータの 値が既存データの値より大きな場合には、 前記書き込み手段によって前記書き込 み制限行の全ての対象デ一夕セルに対する前記書き込みデータの書き込みを実行 しない制御部とを備えても良い。
また、 前記制御部は、 前記 8ビット単位の書き込みデータの全てにおいて、 前 記書き込みデータの値が前記既存データの値以下の場合には、 前記書き込み制限 行の全ての対象データセルに対する、 前記書き込みデータの書き込みを実行して も良い。
書き込まれるデータの特性が、 値が減少する特性を有している場合には、 本発 明の第 2の態様に係る半導体記憶装置は、 判定手段によって、 書き込みデータの 値が、 読み出された既存データの値より大きな値であるか否かを、 8ビット単位 の書き込みデ一夕毎に判定し、 8ビット単位の書き込みデータの全てにおいて、 書き込みデータの値が既存データの値以下の場合には、 書き込み手段によって書 き込み制限行の全ての対象データセルに対する書き込みデータの書き込みを実行 する。 また、 制御部は、 8ビット単位の書き込みデータのいずれかにおいて、 書 き込みデータの値が既存データの値より大きな値の場合には、 書き込み制限行の 全ての対象データセルに対する、 書き込みデ一夕の書き込みを実行しない。 した がって、 値が減少する書き込みデータの特性に反する値のデータの書き込みを制 限することができる。
本発明の第 3の態様は、 値が増大する特性のデータを格納する所定のアドレス 単位の書き込み制限格納アドレスを有する不揮発性のメモリアレイを備え、 メモ リアレイに対して所定のァドレス単位にてデータが書き込まれる半導体記憶装置 におけるデータの書き込み制御方法を提供する。 本発明の第 3の態様に係る方法 は、 前記メモリアレイにおける、 前記書き込み制限格納アドレスに格納されてい る既存データを読み出し、 前記書き込み制限格納アドレスに書き込まれる書き込 みデ一夕の値が、 前記読み出された既存データの値未満の値であるか否かを判定 し、 前記書き込みデータの値が前記既存データの値未満上の場合には、 前記書き 込み制限格納ァドレスに対して前記書き込みデ一夕を前記所定のァドレス単位に て書き込まないことを備える。
書き込まれるデータの特性が、 値が減少する特性を有している場合には、 本発 明の第 3の態様に係る方法は、 前記メモリアレイにおける、 前記書き込み制限格 納ァドレスに格納されている既存データを読み出し、 前記書き込み制限格納ァド レスに書き込まれる書き込みデータの値が、 前記読み出された既存データの値よ り大きな値であるか否かを判定し、 前記書き込みデータの値が前記既存データの 値より大きな値の場合には、 前記書き込み制限格納アドレスに対して前記書き込 みデータを前記所定のァドレス単位にて書きまないことを備えても良い。 本発明の第 3の態様に係るデータの書き込み制御方法によれば、 本発明の第 1 の態様に係る半導体記憶装置と同様の作用効果を得ることができると共に、 本発 明の第 3の態様に係るデータの書き込み制御方法は、 本発明の第 1の態様に係る 半導体記憶装置と同様にして種々の態様にて実現され得る。
本発明の第 4の態様は、 シーケンシャルにアクセスされると共に 1ビットのデ 一夕を格納するデータセルを 1行に 8個有し、 値が増大する特性の書き換え可能 データを格納する書き込み制限行を有する不揮発性のメモリアレイを備え、 メモ リアレイに対して 8ビット単位にてデータが書き込まれる半導体記憶装置におけ るデータの書き込み制御方法を提供する。 本発明の第 4の態様に係る方法は、 前 記メモリアレイに書き込むべき、 8ビットの倍数の書き込みデータを受信し、 前 記受信された書き込みデータのうち、 8ビット分の書き込みデ一夕を保持し、 前 記メモリアレイにおける、 前記書き込み制限行のデータセルに格納されている既 存データを読み出し、 前記書き込みデータの値が、 前記読み出された既存データ の値未満の値であるか否かを、 8ビット単位の書き込みデータ毎に判定し、 8ビ ッ卜単位の書き込みデータのいずれかにおいて、 前記前記書き込みデータの値が 既存データの値未満の場合には、 前記書き込み制限行の全てのデータセルに対し て前記書き込みデータを書き込まないことを備える。
書き込まれるデ一夕の特性が、 値が減少する特性を有している場合には、 本発 明に第 4の態様に係る方法は、 前記メモリアレイに書き込むべき、 8ビットの倍 数の書き込みデータを受信し、 前記受信された書き込みデータのうち、 8ビット 分の書き込みデ一夕を保持し、 前記メモリアレイにおける、 前記書き込み制限行 のデータセルに格納されている既存データを読み出し、 前記書き込みデ一夕の値 が、 前記読み出された既存データの値より大きなの値であるか否かを、 8ビット 単位の書き込みデータ毎に判定し、 8ピット単位の書き込みデータのいずれかに おいて、 前記前記書き込みデータの値が既存データの値より大きな場合には、 前 記書き込み制限行の全てのデータセルに対して前記書き込みデータを書き込まな いことを備えても良い。
本発明の第 4の態様に係るデータの書き込み制御方法によれば、 本発明の第 2 の態様に係る半導体記憶装置と同様の作用効果を得ることができると共に、 本発 明の第 4の態様に係るデータの書き込み制御方法は、 本発明の第 2の態様に係る 半導体記憶装置と同様にして種々の態様にて実現され得る。
本発明の第 3および第 4の態様に係る方法は、 この他にも、 プログラム、 およ びプログラムを記録したコンピュータが読み取り可能な記録媒体としても実現さ れ得る。
本発明の第 5の態様は半導体記憶装置を提供する。 本発明の第 5の態様に係る 半導体記憶装置は、 不揮発性のメモリアレイと、 前記メモリアレイに対するデ一 夕の書き込みおよび前記メモリアレイからのデ一夕の読み出しを制御するリード ライトコントローラと、 を備え、 前記リードライトコントローラは、 前記メモリ アレイに対するデータの書き込みが要求された場合において、 入力される複数ビ ッ卜の書き込みデータの値と、 前記複数ビッ卜の書き込みデータを書き込むべき 複数ビッ卜の記憶領域に記憶されている複数ビットの記憶デ一夕の値とを比較し 、 所定の大小関係を満たしている前記複数ビットの書き込みデータについては前 記複数ビットの記憶領域への書き込みを実行し、 前記大小関係を満たしていない 前記複数ビッ卜の書き込みデ一夕については前記複数ビットの記憶領域への書き 込みを禁止する。
本発明の第 5の態様に係る半導体記憶装置によれば、 記憶データに対して所定 の大小関係を満たしていない書き込みデータの書き込みを禁止することが可能で ある。
本発明の第 5の態様に係る半導体記憶装置は、 以下の通り構成されても良い。 本発明の第 5の態様に係る半導体記憶装置は、 不揮発性のメモリアレイと、 前記 メモリアレイに対するデ一夕の書き込みおよび前記メモリアレイからのデータの 読み出しを制御するリードライトコントローラと、 を備え、 前記リードライトコ ントローラは、 前記メモリアレイに対するデータの書き込みが要求された場合に おいて、 入力される複数ピットの書き込みデータの値と、 前記複数ビットの書き 込みデータを書き込むべき複数ビットの記憶領域に記憶されている複数ビッ卜の 記憶デ一夕の値とを、 前記複数ビットの書き込みデータのうち最大ビットから 1 ビット単位で順に比較し、 前記記憶データの各ビットの値に対して所定の大小関 係を満たしていると判定されるビッ卜があった場合には、 そのビット以降のビッ トの書き込みデータについて書き込みを実行し、 前記所定の大小関係を満たして いないビッ卜があった場合には、 そのビット以降のピットの書き込みデータにつ いて書き込みを禁止する。
上記構成を備える本発明の第 5の態様に係る半導体記憶装置によれば、 1ビッ ト単位でデータのアクセスが実行される半導体記憶装置において、 記憶データに 対して所定の大小関係を満たしていない書き込みデータの書き込みを禁止するこ とが容易である。
なお、 本発明の第 5の態様に係る半導体記憶装置は、 半導体記憶装置に対する 書き込み制御方法、 プログラム、 プログラムを記録したコンピュータ読み取り可 能な記録媒体としても実現され得る。
本発明の第 6の態様は半導体記憶装置を提供する。 本発明の第 6の態様に係る 半導体記憶装置は、 消費材の量に関するデータであって、 値が増大する特性を有 する消費材量デ一夕を格納する不揮発性のメモリアレイと、 前記メモリアレイに 格納されるべき、 新規消費材量データを書き込むデータ書き込み手段と、 前記メ モリアレイから、 既に格納されている既存消費材量デ一夕を読み出す読み出し手 段と、 前記新規消費材量データの値が前記既存消費材量データの値未満の場合に は、 前記データ書き込み手段による前記新規消費材量デ一夕の書き込みは行わず 、 前記新規消費材量デ一夕の値が前記既存消費材量デ一夕の値以上の場合には、 前記データ書き込み手段による前記新規消費材量データの書き込を実行する制御 部とを備える。 本発明の第 6の態様に係る半導体記憶装置によれば、 本発明の第 1または第 2の態様に係る半導体記憶装置と同様の作用効果を得ることができる 本発明の第 1、 2、 5および 6の態様に係る半導体記憶装置は、 前記印刷記録 材の量に関する情報を格納するために、 印刷装置に着脱可能に装着される、 印刷 記録材を収容する印刷記録材容器であって、 前記印刷記録材を収容する収容部に 装着されて用いられても良い。 この場合には、 印刷記録材の量に関する情報の信 頼性を向上させることができる。
本発明の第 7の態様は、 印刷装置と、 印刷装置に着脱可能に装着される本発明 の第 1、 2、 5および 6の態様に係る半導体記憶装置を有する印刷記録材容器と を備える印刷システムを提供する。 本発明の第 7の態様に係る印刷システムにお いて、 前記印刷装置は、 前記印刷記録材容器に装着される半導体記憶装置とデー タ信号線、 クロック信号線、 リセット信号線、 正極電源線、 および負極電源線を 介してバス接続されるホスト計算機であって、 印刷装置において消費された印刷 記録材に関する量の情報を前記半導体記憶装置に送信するホスト計算機を備え、 前記印刷記録材容器に装着されている半導体記憶装置は、 受信した印刷記録材に 関する量の情報を前記メモリアレイに格納する。 本発明の第 6の態様によれば、 印刷に伴い消費される印刷記録材の量に関する情報を格納するにあたり、 半導体 記憶装置において、 書き込みデータが有する増減特性に反する値のデータの書き 込みを制限することができる。 図面の簡単な説明
図 1は第 1の実施例に係る半導体記憶装置の機能的な内部構成を示すブロック 図である。
図 2は第 1の実施例に係る半導体記憶装置が備えるメモリアレイの内部構成マ ップを模式的に示す説明図である。
図 3は第 1の実施例に係る半導体記憶装置の読み出し動作実行時におけるリセ ット信号 R S T、 外部クロック信号 S C K、 データ信号 S D A、 アドレスカウン タ値の時間的関係を示すタイミングチャートである。
図 4は第 1の実施例に係る半導体記憶装置の書き込み動作実行時におけるリセ ット信号 R S T、 外部クロック信号 S C K、 データ信号 S D A、 アドレスカウン 夕値の時間的関係を示すタイミングチヤ一トである。
図 5は第 1の実施例に係る半導体記憶装置によって実行される書き込み処理に おけるインクリメント確認処理の処理ル一チンを示すフローチャートである。 図 6は第 1の実施例に係る半導体記憶装置によって実行される書き込み処理に おけるインクリメント確認処理の処理ル一チンを示すフローチャートである。 図 7は第 1の実施例に係る半導体記憶装置 1 0によって実行される書き込み処 理におけるデ一夕ベリフアイ処理の処理ルーチンを示すフローチャートである。 図 8は第 1の実施例におけるインクリメント確認処理の結果の一例を示す説明 図である。
図 9は第 1の実施例に係る半導体記憶装置の応用例を示す説明図である。 図 1 0は第 2の実施例に係る半導体メモリ装置の内部回路構成を示すブロック 図である。
図 1 1は第 2の実施例におけるデータの書き込み動作の手順を示すフローチヤ 一卜である。
図 1 2は第 3の実施例に係る半導体メモリ装置の内部回路構成を示すブロック 図である。
図 1 3は第 3の実施例におけるデータの書き込み動作の手順を示すフローチヤ ―卜である。
図 1 4は第 3の実施例の変形例としてのデ一夕の書き込み動作の手順を示すフ ローチヤ—卜である。 図 1 5は第 3の実施例の変形例としてのデータの書き込み動作の手順を示すフ ローチャー卜である。 発明を実施するための最良の形態
以下、 本発明に係る半導体記憶装置および半導体記憶装置に対するデータの書 き込み制御方法について図面を参照しつつ、 実施例に基づいて説明する。 第 1の実施例：
•半導体記憶装置の構成
図 1および図 2を参照して第 1の実施例に半導体記憶装置の構成について説明 する。 図 1は第 1の実施例に係る半導体記憶装置の機能的な内部構成を示すプロ ック図である。 図 2は第 1の実施例に係る半導体記憶装置が備えるメモリアレイ の内部構成マップを模式的に示す説明図である。
第 1の実施例に係る半導体記憶装置 1 0は、 外部からアクセス先のアドレスを 指定するァドレスデ一夕を入力する必要のないシーケンシャルアクセス方式の記 憶装置である。 半導体記憶装置 10は、 メモリアレイ 1 00、 アドレスカウンタ 1 1 0、 I NZOUTコントローラ 120、 I Dコンパレー夕 1 30、 ライト/ リードコントローラ 140、 インクリメントコントローラ 1 50、 チャージポン プ回路 160、 8ビットラッチレジスタ 1 70を備えている。 これら各回路は、 バス式の信号線によって接続されている。
メモリアレイ 1 00は、 EE PROMアレイ 1 0 1とマスク ROMアレイ 10 2とを備えている。 E E P ROMアレイ 1 0 1は、 データの電気的な消去、 書き 込みが可能な EE P ROMの特性を有する記憶領域であり、 本実施例に用いられ る E E P ROMアレイ 1 0 1は、 デ一夕の書き込みに際して、 既存データを消去 することなく直ちにデータを書き込むことができる。 マスク ROMアレイ 1 02 は、 製造工程時にデータが書き込まれる消去、 書き換え不能なマスク ROMの特 性.を有する記憶領域である。
メモリアレイ 1 0 0の EE P ROMアレイ 10 1およびマスク ROMアレイ 1 0 2には、 図 2に模式的に示す 1ビットの情報を格納するデータセル （メモリセ ル） が複数備えられている。 本実施例では、 図 2に示すようにメモリアレイ 1 0 0は、 1行に 8アドレス （データ 8ピット分のアドレス） を所定のアドレス単位 として備えており、 例えば、 E E P ROMアレイ 1 0 1には、 1行に 8個のデ一 夕セル （8ビット） 、 1列に 1 6個のデータセル （1 6ワード） が配置されてお り、 1 6ヮ一ド X 8ビット （1 28ビット） のデータを格納することができる。 マスク ROMアレイ 1 02には、 ]_行に 8個のデータセル （8ビット） 、 1列に 8個のデータセル （8ワード） が配置されており、 8ワード X 8ビット （64ビ ット） のデータを格納することができる。
図 2を参照してメモリアレイ 1 00のアドレスマップについて説明する。 本実 施例におけるメモリアレイ 1 00は、 既述の通り EEPROMアレイ 1 0 1とマ スク ROMアレイ 1 02とを備えている。 EEPROMアレイ 1 0 1の先頭 3ァ ドレス （1行目の A0〜A2列、 3ピット） には、 各半導体記憶装置を識別する ための識別情報 （I D情報） が格納されている。 先頭 3アドレスを含む第 1行目 に対する書き込みは禁止されており、 例えば、 工場出荷後には書き換えることは できない。
図 2の例では、 EE PROMアレイ 1 0 1の第 9アドレス （08H) 〜第 1 6 アドレス （0 FH) および第 1 7アドレス （10H) 〜第 24アドレス （07H ) には、 一定条件の下、 書き換え可能な 16ビットの情報が格納されている。 な お、 本実施例においては、 この第 9アドレス〜第 1 6アドレスおよび第 1 7アド レス〜第 24アドレスにより構成される行を書き込み制限行、 あるいは、 この第 9ァドレス〜第 1 6ァドレスおよび第 1 77ドレス〜第 24アドレスの各 8ァド レスを、 所定アドレス単位の書き込み制限格納アドレス、 と呼ぶことがある。 ま た、 一定条件とは、 例えば、 格納されている情報がインク消費量に関する情報の 場合には、 書き込まれるデータの値が既存のデータの値よりも大きな場合、 ある いは、 格納されている情報がインク残量に関する情報の場合には、 書き込まれる デ一夕の値が既存のデ一夕の値よりも小さな場合である。
E E P R O Mアレイ Γ0 1の第 2 5ァドレス以降は書き込みが禁止されている 読み出し専用領域となり、 例えば、 工場出荷後には書き換えることはできない。 マスク R O Mアレイ 1 0 2は、 メモリアレイ製造時に情報 （データ） が書き込 まれており、 メモリアレイ製造後は、 工場出荷前であっても書き込みを実行する こと 4まできない。
本実施例におけるメモリアレイ 1 0 0は、 上述のように 8ビットを単位とする 複数の行を備えているが、 各行は独立したデータセル列ではなく、 いわば、 1本 のデータセル列を 8ビット単位で折り曲げることによって実現されている。 すな わち、 挺宜的に 9ビット目を含む行を 2バイト目、 1 7ビット目を含む行を 3バ イト目と呼んでいるに過ぎない。 この結果、 メモリアレイ 1 0 0における所望の アドレスにアクセスするためには、 先頭から順次アクセスする、 いわゆる、 シー ケンシャルアクセス方式によるァクセスが必要となり、 ランダムアクセス方式の 場合に可能な所望のァドレスに対する直接的なアクセスは不可能となる。
メモリアレイ 1 0 0における各デ一夕セルには、 ヮ一ド線とビット (データ） 線が接続されており、 対応するワード線 （行） を選択 （選択電圧を印加） して、 対応するビット線に書き込み電圧を印加することによってデ一夕セルにデータが 書き込まれる。 また、 対応するヮ一ド線 （行） を選択し、 対応するビット線を I N /O U Tコントローラ 1 2 0と接続し、 電流の検出の有無によってデ一夕セル のデータ （1または 0 ) が読み出される。 なお、 本実施例における所定アドレス 単位とは、 1本のワード線に書き込み電圧を加えることにより書き込みが可能な アドレス数 （デ一夕セル数） であるということができる。
カラム選択回路 1 0 3は、 アドレスカウンタ 1 1 0によりカウントされた外部 クロックパルス数に応じて順次、 列 （ピット線） を I N / O U Tコントローラ 1 2 0と接続する。 ロー選択回路 1 0 4は、 アドレスカウン夕 1 1 0によりカウン トされた外部クロックパルス数に応じて順次、 行 （ワード線） に選択電圧を印加 する。 すなわち、 本実施例に係る半導体記憶装置 1 0では、 アドレスデータを用 いたメモリアレイ 1 00に対するアクセスは実行されず、 専らアドレスカウン夕 1 1 0によってカウントされたクロックパルス数にしたがって、 所望のァドレス に対するアクセスが実行される。
アドレスカウンタ 1 1 0は、 リセット信号端子 RSTT、 クロック信号端子 S CKT、 カラム選択回路 1 0 3、 ロー選択回路 1 04と接続されている。 ァドレ スカウンタ 1 1 0は、 リセット信号端子 RSTTを介して入力されるリセット信 号を 0 (またはロー） にすることにより初期値にリセットされ、 リセット信号が 1とされた後に外部クロック信号端子 S CKTを介して入力されるクロックパル スの立ち下がりに同期してクロックパルス数をカウント （カウント値をインクリ メント） する。 本実施例に用いられるアドレスカウン夕 1 1 0は、 メモリアレイ 1 00の 1行のデータセル数 （ビット数） に対応する 8個のクロックパルス数を 格納する 8ビットのアドレスカウンタである。 なお、 初期値はメモリアレイ 1 0 0の先頭位置と関連付けられていればどのような値でも良く、 一般的には 0が初 期値として用いられる。
I N/OUTコントローラ 1 20は、 メモリアレイ 1 00に対してデータ信号 端子 S DATに入力された書き込みデータを転送し、 あるいは、 メモリアレイ 1 00から読み出されたデ一夕を受信してデータ信号端子 S DATに出力するため, の回路である。 I N/OUTコントローラ 1 20は、 デ一夕信号端子 SDAT、 リセット信号端子 R S TT、 メモリアレイ 100、 ライト Ζリードコントローラ 140と接続されており、 ライト /ロードコントローラ 140からの要求に従つ てメモリアレイ 1 00に対するデータ転送方向ならびにデータ信号端子 SDAT に対する （データ信号端子 S DATと接続されている信号線の） データ転送方向 を切り換え制御する。 I NZOUTコントローラ 1 20に対するデータ信号端子 S DATからの入力信号線には、 デ一夕信号端子 S DATから入力された書き込 みデータを一時的に格納する 8ビットラツチレジスタ 1 70が接続されている。 8ビットラッチレジスタ 1 70には、 データ信号端子 SDATから入力信号線 を介して入力されるデータ列 （MS B) が 8ビットとなるまで保持され、 8ビッ ト分揃ったところで、 EEPROMアレイ 1 0 1に対して保持されている 8ビッ トのデ一夕が書き込まれる。 8ビットラッチレジスタ 1 7 0は、 いわゆる F I F Oタイプのシフトレジスタであり、 入力データの 9ビット目が新たにラッチされ ると'、 既にラッチされていた 1ピット目のデータが放出される。
I NZOUTコントローラ 1 20は、 電源 ON時、 リセット時には、 メモリア レイ 1 00に対するデータ転送方向を読み出し方向に設定し、 8ピットラツチレ ジス夕 1 70と I N/OUTコントローラ 1 20との間における入力信号線をハ ィインピーダンスとすることでデータ信号端子 S DATに対するデータ入力を禁 止する。 この状態は、 ライトノリードコントローラ 14ひから書き込み処理要求 が入力されるまで維持される。 したがって、 リセット信号入力後にデータ信号端 子 S DATを介して入力されるデータ列の先頭 4ビットのデ一夕はメモリアレイ 1 00に書き込まれることはなく、 一方で、 メモリアレイ 1 00の先頭 4ビッ卜 (内 4ビット目はドントケア） に格納されているデータは、 I Dコンパレータ 1 3 0に送出される。 この結果、 メモリアレイ 10 0の先頭 4ビットは読み出し専 用状態となる。
I Dコンパレ一夕 1 30は、 クロック信号端子 S CKT、 データ信号端子 SD AT、 リセット信号端子 RSTTと接続されており、 データ信号端子 SDATを 介して入力された入力デ一夕列に含まれる識別データとメモリアレイ 100 (E E PROMアレイ 1 0 1) に格納されている識別デ一夕とがー致するか否かを判 定する。 詳述すると、 I Dコンパレータ 100は、 リセット信号 RSTが入力さ れた後に入力されるオペレーションコードの先頭 3ビットのデータ、 すなわち識 別データを取得する。 I Dコンパレ一夕 1 30は、 入力データ列に含まれる識別 データを格納する 3ビットレジス夕 （図示しない） 、 I Nノ OUTコントローラ 1 20を介してメモリアレイ 1 00から取得した最上位 3ビットの識別データを 格納する 3ビットレジス夕 （図示しない） を有しており、 両レジスタの値が一致 するか否かによって識別データが一致するか否かを判定する。 I Dコンパレ一夕 1 30は、 両識別データが一致する場合には、 アクセス許可信号 ENをライ卜/ リードコントローラ 140に送出する。 I Dコンパレータ 1 30は、 リセット信 号 RSTが入力 （R S T= 0または L ow) されるとレジス夕の値をクリアする ライト/リードコントローラ 140は、 I N/OUTコントローラ 1 20、 I Dコンパレー夕 1 30、 インクリメントコント口一ラ 1 50、 チャージポンプ回 路 1 60、 クロック信号端子 S CKT、 データ信号端子 SDAT、 リセット信号 端子 R S TTと接続されている。 ライトノロードコントローラ 140は、 リセッ ト信号 R S Tが入力された後の 4つめのクロック信号に同期してデータ信号端子 SDATを介して入力される書き込み Z読み出し制御情報 （3ビットの I D情報 に続く 4ビット目の情報） を確認し、 半導体記憶装置 1 0の内部動作を書き込み または読み出しのいずれかに切り換える回路である。 具体的には、 ライト/リー ドコントローラ 140は、 I Dコンパレータ 1 30からのアクセス許可信号 AE Nおよびインクリメントコントローラ WEN 1からの書き込み許可信号 WEN 1 が入力されると、 取得した書き込み/読み出しコマンドを解析する。 ライト Zリ ードコントローラ 140は、 書き込みコマンドであれば、 I N/OUTコント口， —ラ 1 20に対して、 パス信号線のデータ転送方向を書き込み方向に切り換え、 書き込みを許可する書き込み許可信号 WEN 2を送信し、 チャージポンプ回路 1 60に対して書き込み電圧の生成を要求する。
本実施例では、 書き込み制限行に書き込まれる書き込みデータ D I力 値が増 加 （インクリメント） する特性を有するデータである場合には、 書き込みデータ D Iが書き込み制限行に既に格納されている既存データ DEよりも大きな値であ るか否かを判断し、 書き込みデータ D Iが、 値が減少 （デクリメント） する特性 を有するデ一夕である場合には、 書き込みデータ D Iが書き込み制限行に既に格 納されている既存デ一夕 DEよりも小さな値であるか否かを判断することで、 書 き込みデータ D Iのデータ化け、 誤ったデータの入力を低減又は防止する。 この 機能は、 前者の塲合にはインクリメントコントローラ、 後者の場合にはデクリメ ントコントローラによって提供される。 本実施例では以下の説明において、 前者 を例にとって説明する。
イシクリメントコントローラ 1 50は、 リセット信号端子 R S TT、 ライト Ζ リードコントローラ 140、 チヤ一ジポンプ回路 1 6 0と信号線を介して接続さ れている。 インクリメントコントローラ 1 50は、 内部に 4ビットカウン夕 1 5 1および 8ビット内部レジス夕 1 52、 1 5 3を有している。 インクリメントコ ントローラ 1 50は、 書き込み制限行に書き込まれる書き込みデ一夕 D Iが書き 込み制限行に既に格納されている既存デ一夕 DEよりも大きな値であるか否かを 判断し、 さらに E E P ROMアレイ 10 1に書き込まれたデ一夕が正しく書き込 まれたか否かの判断 （ベリファイ、 検証） を実行する。
インクリメントコントローラ 1 50は、 書き込みデータ D Iを 8ピットラッチ レジスタ 1 70にラッチするタイミングで、 EE PROMアレイ 1 0 1の書き込 み制限行から既存データ DEを読み出し、 内部に備える 8ビット内部レジスタ 1 52に格納する。 インクリメントコントローラ 1 50は、 読み出される既存デ一 タ EDと 8ビットラッチレジス夕 1 70に入力される書き込みデ一夕 D I とを 1 ビッ卜単位で比較して、 書き込みデータ D Iが既存デ一夕 DEよりも大きな値の データであるか否かを判定する。 なお、 処理の迅速化のため、 入力される書き込 みデ一夕は MS Bであることが望ましい。
ィンクリメントコントローラ 1 50は、 書き込みデータ D Iが既存データ DE よりも大きな値のデータである場合には、 ライト Zリードコントローラ 140に 対して書き込み許可信号 WEN 1を出力する。 なお、 書き込み制限行が複数行に 亘る場合には、 全ての書き込み制限行において書き込みデータ D Iが既存データ DEよりも大きな値のデータである場合にのみ、 インクリメントコントローラ 1 50は、 書き込み許可信号 WEN 1を出力する。
インクリメントコントローラ 1 50は、 書き込みデータを書き込んだ後、 正し くデータが書き込まれたか否かを検証し、 書き込みデータが正しく書き込まれて いない場合には、 内部に備える 8ビット内部レジス夕 1 52に格納されている既 存デ一夕 DEをメモリアレイ 1 00に対して書き戻す。 書き込みデータの検証に 際して、 インクリメントコント口一ラ 1 50に備えられている 4ピットカウンタ 1 5 1は、 書き込みスタンパイ状態から外部クロック信号に対して 8ビット遅れ で、 チャージポンプ回路 1 6 0に備えられている内部発振器 1 62から内部クロ ック信号を受けてカウントアップを開始する。 4ビットカウンタ 1 51によって カウントアップされたカウント値は、 カラム選択回路 1 03、 ロー選択回路 1 0 4に入力され、 書き込まれたばかりの既存データ DEが読み出される。
チャージポンプ回路 1 6 0は、 既述の通り、 ライト Zリードコントローラ 14 0からの要求信号に基づいて、 E E PROMアレイに対してデータを書き込む際 に必要な書き込み電圧をカラム選択回路 1 0 3を介して選択されたビット線に供 給するための回路である。 チャージポンプ回路 1 60は、 電圧昇圧時に必要な動 作周波数を生成する内部発振器 1 62を備え、 正極電源端子 VDDTを介して得 られる電圧を昇圧することで、 必要な書き込み電圧を生成する。
•読み出し処理
図 3を参照して第 1の実施例に係る半導体記憶装置 1 0における読み出し動作 について説明する。 図 3は第 1の実施例に係る半導体記憶装置の読み出し動作実 行時におけるリセット信号 RST、 外部クロック信号 S CK：、 デ一夕信号 SDA 、 ァドレスカウン夕値の時間的関係を示すタイミングチャートである。
読み出し動作に先立って、 オペレーションコードに基づく、 識別情報の確認、 読み出し Z書き込みコマンドの確認処理について説明する。 リセット状態 （RS T=0または L ow) が解除される （RST= 1または H i ) と、 図示しないホ スト計算機から、 4ピットのオペレーションコードを含むデータ信号 SDAが外 部クロック信号に同期してデータ信号端子 S DATに入力される。 オペレーショ ンコードは、 図 3に示すように、 先頭 3ビットに識別情報 I D 0、 I D 1、 I D 2を含み、 先頭から 4ビット目には、 書き込みまたは読み出しを決定するための コマンドビットを含んでいる。 識別情報の比較は以下の通り実行される。
I Dコンパレー夕 1 30は、 リセット信号 R S Tがローからハイに切り替えら れた後の 3つのクロック信号 S CKの立ち上がりエッジに同期してデ一夕信号端 子 S DATに入力されたデータ、 すなわち、 3ビットの識別情報を取得して第 1 の 3ビットレジス夕に格納する。 これと同時に I Dコンパレータ 1 3 0は、 アド レスカウンタ 1 1 0のカウン夕値 00、 0 1、 0 2によって指定されるメモリア レイ 1 00のアドレスからデータを取得し、 すなわち、 メモリアレイ 10 0に格 納されている識別情報を取得して、 第 2の 3ビットレジスタに格納する。
I Dコンパレ一夕 1 30は、 第 1、 第 2レジスタに格納された識別情報が一致 するか否かを判定し、 識別情報が一致しない場合には、 I NZOUTコント口一 ラ 120によって、 8ビッ卜ラッチレジスタ 1 70と I NZOUTコントローラ 1 20との間における入力信号線に対するハイインピーダンスの状態が保持され る。 一方、 I Dコンパレータ 1 30は、 第 1、 第 2レジス夕に格納された識別情 報が一致する場合には、 ライト/リードコントローラ 140に対してアクセス許 可信号 AENを出力する。 アクセス許可信号 AENを受信したライ卜/リードコ ントローラ 140は、 リセット信号 R S Tのローからハイへの切り替わり後の 4 つ目のクロック信号 S CKの立ち上がりエッジに同期してバス信号線に送出され たコマンドピットを取得して書き込み命令であるか否かを判定する。 ライト/リ ードコントローラ 140は、 取得したコマンドビットが書き込みコマンドでない 場合には、 I NZOUTコントローラ 120に対して読み出し命令を出力する。 読み出し命令を受信した I NZQUTコントローラ 1 20は、 メモリアレイ 1 00に対するデータ転送方向を読み出し方向に変更し、 データ転送を許容する。 アドレスカウン夕 1 1 0は、 クロック信号 S CKの立ち下がりに同期してカウン 卜アップするため、 オペレーションコード入力後のァドレスカウンタ 1 1 0の力 ゥン夕値は 04であり、 メモリアレイ 1 00の 04 Hに格納されている既存デ一 夕 DEから読み出される。 メモリアレイに格納されている既存データ DEは、 ク ロック信号 S CKの立ち下がりに同期して I N/OUTコントローラ 1 20を介 して、 データ信号端子 S DATに順次出力され、 出力された既存デ一夕 DEはク ロック信号 S CKの次の立ち下がりまでの期間は保持される。 クロック信号 S C Kが立ち下がると、 ァドレスカウン夕 1 1 0におけるカウント値は 1つインクリ メントされ、 この結果、 メモリアレイ 1 0 0における次のァドレス (デ一夕セル ) に格納されている既存データ DEがデ一夕信号端子 SDATに出力される。 こ の動作の繰り返しが、 所望のアドレスに到達するまで、 クロック信号 S CKに同 期して実行される。 すなわち、 本実施例における半導体記憶装置 1 0はシーケン シャルアクセスタイプの記憶装置であるから、 ホスト計算機は、 読み出し、 また は書き込みを所望するアドレスに対応する数のクロック信号パルスを発行し、 ァ ドレスカウンタ 1 1 0のカウンタ値を所定のァドレスに対応するカウント値まで インクリメントしなければならない。 この結果、 既存データ DEは、 クロック信 号 S CKに同期して順次ィンクリメントされるアドレスカウンタ 1 1 0のカウン 夕値によって指定されるァドレスからシーケンシャルに読み出しされる。
本実施例に係る半導体記憶装置 1 0のメモリアレイ 1 00は、 00H〜BFH までのアドレスしか有していないが、 アドレスカウンタ 1 1 0はアドレス F FH までカウントアップを実行する。 アドレス C 0 H〜F FHまでは、 疑似領域であ り、 対応するアドレスはメモリアレイ 1 00には存在せず、 かかる疑似領域にァ クセスしている期間は、 データ信号端子 SDATに対して値 「0」 が出力される 。 ァドレスカウン夕 1 10によってアドレス F F Hまでカウントアップされると 、 アドレスはアドレス 00Hに戻る。 読み出し動作終了後には、 ホスト計算機か ら 0または LOWのリセット信号 R S Tが入力され、 半導体記憶装置 10は、 ォ ペレ一シヨンコードの受け付け待機状態とされる。
リセット信号 RS T (= 0または LOW) が入力されると、 アドレスカウンタ 1 10、 I NZ OUTコントローラ 1 20、 I Dコンパレータ 1 30、 ライト/ リードコントローラ 140およびインクリメントコントローラ 1 50は初期化さ れる。
•書き込み処理
図 4を参照して第 1の実施例に係る半導体記憶装置 1 0における書き込み動作 について説明する。 図 4は第 1の実施例に係る半導体記憶装置の書き込み動作実 行時におけるリセット信号 RST、 外部クロック信号 S CK、 デ一夕信号 SDA 、 アドレスカウン夕値の時間的関係を示すタイミングチャートである。 本実施例 に係る半導体記憶装置 1 0では、 書き込みは行単位 （8ビット単位） 、 すなわち 所定アドレス単位 （8アドレス単位） で実行される。
既述の I Dコンパレータ 1 3 0により識別情報の一致が確認された後、 ライト ノリードコントローラ 140は、 取得したコマンドビットが書き込みコマンドで あると共に、 インクリメントコントローラ 1 50から書き込み許可信号 WEN 1 を受信した場合には、 I NZOUTコントローラ 1 20に対して書き込み許可信 号 WEN2を出力する。 , 図 4に示す通り、 オペレーションコードが入力された後、 クロック信号端子 S CKTにはダミーライトクロックとして 4クロック信号が入力され、 書き込みス タンバイ状態とされる。 アドレスカウン夕 1 1 0は、 クロック信号 S CKの立ち 下がりに同期してカウントアップするため、 書き込みスタンバイ状態後の、 アド レスカウンタ 1 10のカウンタ値は 08となり、 メモリアレイ 100のアドレス 08 Hからデ一夕が書き込まれることとなる。
本実施例では、 1行 8ビットのメモリアレイ 1 00に対して、 1 6ビット長の 書き込みデータが書き込まれる。 書き込み処理に際しては、 先ず、 書き込みデー タ D Iの最上位ビット （MS B) から 8ビットのデ一夕が、 クロック信号 S CK の立ち上がりに同期して、 8ビットラツチレジスタ 1 Ί 0に順次ラッチされる。 また、 I NZOUTコントローラ 1 20に対して書き込み許可信号 WEN 2が出 力されるまでは、 クロック信号 S CKの立ち下がりに同期して、 メモリアレイ 1 0 0の第 8アドレス以後の既存データが順次、 データ出力信号線 （データ信号端 子 SDA) 上に出力される。 データ出力信号線上に出力された既存データ DEは 、 インクリメントコントローラ 1 5 0に入力され、 8ビットラッチレジスタ 1 7 0にラッチされた書き込みデータ D Iと共に、 後述するように、 インクリメント コントローラ 1 5 0における書き込みデータ D Iが既存データ DEよりも大きな 値であるか否かを判定するために用いられる。 この判断処理は、 書き込みスタン バイ状態後の 8サイクル目のクロック信号 S CK立ち上がり後 （= 1または H i ) に実行される。
書き込み許可信号 WEN 2を受信した I NZOUTコントローラ 1 2 0は、 メ モリアレイ 1 0 0に対するデータ転送方向を書き込み方向に変更し、 8ビットラ ツチレジスタ 1 7 0と I NZOUTコントローラとの間における信号線のハイィ ンピ一ダンス設定を解除してデータ転送を許容する。 この結果、 メモリアレイ 1 0 0の各ビット線には書き込みデータ D Iの値 （0または1) が転送される。 ラ イト/リードコント口一ラ 1 40は、 書き込みスタンバイ状態後の 8サイクル目 のクロック信号 S CK立ち上がり後に、 チャージポンプ回路 1 6 0に対して書き 込み電圧の生成を要求し、 生成された書き込み電圧は、 カラム選択回路 1 0 3に よって選択されているビット線、 本実施例では全てのピット線に印加され、 この 結果、 8ビットラッチレジス夕 1 7 0に格納されている 8ビットのデータ 「1」 と 「0」 が、 一度に書き込み制限行に書き込まれる。
8サイクル目のクロック信号 S CKが立ち下がると、 ァドレスカウンタ 1 1 0 のカウント値が 1つインクリメントされ、 次のアドレス (8ァドレス分) に書き 込まれるべき書き込みデ一夕 D I (2バイト目のデータ） の取り込みが実行され る。 また、 8サイクル目のクロック信号 S CKが立ち下がった後のクロック . 口 一期間で、 書き込まれたばかりの既存デ一夕 DEと書き込みに用いられた書き込 みデ一夕 D I とが一致するか否かのベリファイ処理が実行される。 すなわち、 ク ロック · 口一期間の間に、 インクリメントコントローラ 1 50に備えられている 4ピットカウンタ 1 5 1によって書き込まれたばかりの 8ビットの既存データ D Eのァドレスを指定するためのカウント値がカラム選択回路 1 03およびロー選 択回路 1 04に対して入力される。 この結果、 I N/OUTコントローラ 1 20 からは、 書き込まれたばかりの 8ビットの既存データ DEが出力され、 I NZO UTコントローラ 1 20を介して、 インクリメントコントローラ 1 50が備える 8ビット内部レジスタ 1 53に格納される。 インクリメントコントローラ 1 50 は、 8ビット内部レジスタ 1 53に格納されている 8ビットの既存データ DEと 8ビッ卜ラツチレジスタ 1 70に格納されている 8ビッ卜の書き込みデ一夕 D I とが一致するか否かを検証する。
本実施例では、 書き込みデータ D Iは 1 6ビット長のデータであり、 書き込み 制限行は 2行 （8アドレス X 2) であるため、 上記の処理が 2度実行されると、 書き込みデータ D Iの書き込みは完了する。 書き込みデータ D Iの書き込み完了 後、 ホスト計算機からリセット信号 RST (=0または LOW) がリセット信号 端子 R S TTに入力され、 オペレーションコードの受け付け待機状態とされて、 書き込み処理が終了する。
なお、 ホスト計算機から送出される書き込みデータは、 書き換えを所望するァ ドレスに対応するデータを除いて、 メモリアレイ 100に現在格納されているデ 一夕と同一の値 （0または 1) を有している。 すなわち、 メモリアレイ 1 00に おける書き換えられないァドレスのデータは、 同一の値によって上書きされる。
リセット信号 RST (=0または LOW) が入力されると、 アドレスカウン夕 1 1 0、 I N/OUTコントローラ 1 20、 I Dコンパレータ 1 30、 ライ卜/ リードコントローラ 140およびインクリメントコントローラ 1 50は初期化さ れる
•インクリメント確認処理：
図 5〜図 8を参照して、 第 1の実施例に係る半導体記憶装置 10によって実行 される書き込み処理におけるインクリメント確認処理、 データべリファイ処理に ついて説明する。 図 5および図 6は第 1の実施例に係る半導体記憶装置 10によ つて実行される書き込み処理におけるインクリメント確認処理の処理ルーチンを 示すフローチヤ一トである。 図 7は第 1の実施例に係る半導体記憶装置 10によ つて実行される書き込み処理におけるデータべリファイ処理の処理ルーチンを示 すフローチャートである。 図 8は第 1の実施例におけるインクリメント確認処理 の結果の一例を示す説明図である。
書き み処理が開始されると、 16ビット （2バイト） 長の書き込みデータ D Iの内、 1バイト目の書き込みデータ D I 1が 8ビットラツチレジスタ 170に ラッチされるタイミングで、 インクリメントコントローラ 150は、 メモリァレ ィ 100の第 1の書き込み制限行に格納されている対応既存データ DE 1を 1ビ ット単位にて読み出す （ステップ S 100) 。 以降、 第 1の書き込み制限行に格 納されている 8ビッ卜の既存データ DE 1を構成する 1ビッ卜の各既存データ D E lを既存デ一夕DE l n (n=l〜8) とする。 また、 8ビットの書き込みデ 一夕 D I 1を構成する 1ビットの各書き込みデ一夕 D I 1を書き込みデータ D I 1 n (n = 1〜 8 ) とする。
すなわち、 インクリメントコントローラ 150は、 2バイト目の各書き込みデ 一夕 D I 2 nを 8ビットラッチレジスタ 170ヘラツチする際に用いられるクロ ック信号 S CKの立ち下がりに同期して I NZOUTコン卜ローラ 120から出 力される、 メモリアレイ 100の第 1の書き込み制限行に格納されている対応既 存データ DE 1を 1ビット単位にて読み出す。 なお、 1バイト目の書き込みデ一 夕が書き込まれるべきメモリアレイ 100のアドレスは、 第 1の書き込み制限行 に対応する 8ァドレスであり、 8ァドレスが所定の単位のァドレスとなる。
インクリメントコントローラ 1 50は、 今回のタイミングで 8ビットラツチレ ジス夕 170にラッチされた 1ビッ卜の書き込みデータ D I 1を読み出す （ステ ップ S 1 02) 。 なお、 本実施例では、 書き込みデータ D Iは最上位ビット （M S B) から順に半導体記憶装置 1 0に入力され、 8ビットラッチレジスタ 1 70 には、 MS Bにて書き込みデ一夕 D I I nが順次ラッチされる。
インクリメントコントローラ 1 50は、 8ビットラッチレジスタ 1 70から読 み出した書き込みデータ D I 1 nの値がメモリアレイ 100の第 1の書き込み制 限行から読み出した既存データ DE 1 nの値以上であるか否か、 すなわち、 D I 1 n≥DE 1 nであるか判断する （ステップ S 1 04) 。 インクリメントコント ローラ 1 50は、 D I 1 n<DE 1 nであると判断した場合には （ステップ S 1 04 : No) 、 本処理ルーチンを終了する。 すなわち、 書き込みデ一夕 D I Iの 書き込みは実行されない。 なお、 図 5では、 書き込みデータ D I I nの値が既存 データ DE 1 nの値以上であるか否か、 すなわち、 D I 1 n≥DE 1 nの判断が 記載されているが、 この判断は、 D I 1 n<DE 1 nであるか、 すなわち、 書き 込みデータ D I 1 nの値が既存デ一夕 DE 1 nの値未満であるかの判断と置き換 えられても良い。 D I 1 nく DE 1 nの判断に置き換えられた場合には、 Ye s 、 N oの判断が入れ替わるに過ぎない。
インクリメントコントローラ 1 50は、 D I l n≥DE l nであると判断した 場合には （ステップ S 1 06 ： Ye s) 、 第 1の書き込み制限行から読み出した 既存データ DE I nを、 内部に備える 8ビット内部レジス夕 1 52に格納する （ ステップ S 106) 。
インクリメントコントローラ 1 50は、 第 1の書き込み制限行に格納されてい る 8ビットの既存データ DE 1 nと 8ビットラツチレジスタ 1 70に格納されて いる 8ビットの書き込みデータ D I 1 nとの対比が完了したか否かを判定し (ス テツプ S 1 08) 、 完了していないと判定した場合には （ステップ S 108 ： N o) 、 ステップ S 1 00〜S 1 06を繰り返して実行する。
インクリメントコントローラ 1 50は、 第 1の書き込み制限行に格納されてい る 8ビットの既存デ一夕 DE 1 nと 8ビットラツチレジスタ 1 70に格納されて いる 8ビットの書き込みデータ D I 1 nとの対比が完了したと判定した場合には (ステップ S 10 8 ： Y e s ) 、 8ビットラッチレジスタ 1 70に格納されてい る書き込みデータ D I 1をメモリアレイ 1 00の第 1の書き込み制限行に対して 書き込む （ステップ S 1 1 2) 。 すなわち、 DE 1 D I 1となり、 書き込みデ —夕 D I 1が新たな既存データ DE 1となる。 より詳細には、 既述のように、 ィ ンクリメン卜コントローラ 1 50がメモリアレイ 1 00に対する書き込みデータ D I 1の書き込みを直接実行するのではなく、 8ビットラッチレジスタ 1 70に 格納されている書き込みデ一夕 D I 1をメモリアレイ 1 00の第 1の書き込み制 限行に書き込みことを許可する、 書き込み許可信号 WEN 1をライト Zリードコ ントロ一ラ 140に対して出力し、 書き込み許可信号 WEN 1を受信したライト Zリードコントローラ 140によって書き込みが実行される。
インクリメントコントローラ 1 50は、 データべリファイ処理を実行し （ステ ップ S 1 1 2) 、 書き込みが正常に完了していた場合には （ステップ S 1 14 : Ye s ) 、 図 6の A以降のステップを実行する。 一方、 インクリメントコント口 ーラ 1 50は、 データべリファイ処理を実行し （ステップ S 1 1 2) 、 書き込み, が正常に完了していなかった場合には （ステップ S 1 14 ： No) 、 書き込み処 理を終了する。
データベリフアイ処理について図 7を参照して説明する。 インクリメントコン トローラ 1 50は、 メモリアレイ 1 00の第 1の書き込み制限行から、 書き込ん だばかりの既存データ DE 1を読み出し （ステップ S 200) 、 8ビットラッチ レジスタ 1 70にはに格納されてる書き込みデータ D I 1と比較する （ステップ S 2 1 0) 。 具体的には、 インクリメントコントローラ 1 50は、 1パイト目の 書き込み終了後におけるクロック · 口一期間に、 チャージポンプ回路 160の内 部発振器 1 62によって生成される内部クロック信号を用いて、 4ビットカウン タ 1 5 1をカウントアップさせる。 インクリメントコントローラ 1 50は、 4ビ ットカウンタ 1 5 1のカウント値をカラム選択回路 1 0 3および口一選択回路 1 04に入力し、 メモリアレイ 100の第 1の書き込み制限行から書き込んだばか りの 8ビットの既存データ DE 1をアドレス順に、 I N/OUTコントローラ 1 20を介して読み出し、 8ビット内部レジスタ 1 53にラッチする。 すなわち、 内部クロック信号は書き込みスタンバイ状態から 8ビット （8クロック） 遅れで 出力されることとなる。
インクリメントコントローラ 1 50は、 8ビット内部レジス夕 1 53にラッチ された既存デ一夕 DE 1と 8ビットラツチレジスタ 1 7 0にラッチされている第 1の書き込み制限行に対する書き込みに用いられた書き込みデータ D I 1とが一 致するか否かを判定する （ステップ S 204) 。 インクリメントコントローラ 1 50は、 第 1の書き込み制限行から読み出された 8ビット内部レジスタ 1 53に 格納されている既存デ一夕 DE 1が 8ビットラツチレジスタ 1 70に格納されて いる書き込みデータ D I 1と一致する場合には （ステップ S 204 ： Y e s ) 、 書き込みが正常に完了したものと判断し （ステップ S 206 ) 、 本処理ルーチン を完了する。
インクリメントコントローラ 1 50は、 第 1の書き込み制限行から読み出され, た 8ピット内部レジス夕 1 53にラッチされている既存データ DE 1が 8ビット ラッチレジス夕 1 70に格納されている書き込みデータ D I 1と一致しない場合 には （ステップ S 204 ： No) 、 書き込みが正常に完了しなかった、 すなわち 、 書き込み異常であると判断する （ステップ S 208) 。 インクリメントコント ローラ 1 50は、 第 1の書き込み制限行から読み出された 8ビット内部レジス夕 1 53にラッチされている既存データ DE 1と、 8ビット内部レジスタ 1 52に 格納されている書き込み前の既存データ DE 1 。w とが一致するか否かを判定し (ステップ S 2 10) 、 D E 1 =D E 1 。14であると判定した場合には （ステツ プ S 2 10 : Y e s ) 、 本処理ルーチンを終了する。 —方、 インクリメントコン トローラ 1 50は、 DE 1≠DE 1 。Mであると判定した場合には （ステップ S 2 1 0 ： No) 、 8ビット内部レジスタ 1 52に格納されている書き込み前の既 存データ DE 1 をメモリセル 1 0 0の第 1の書き込み制限行に対して書き戻 し （ステップ S 2 1 2) 、 本処理ルーチンを終了する。 書き込み異常の判定がな された場合には、 第 2の書き込み制限行に対する残りの書き込みデータ D I 2の 書き込み処理は実行されない。
書き戻し処理は、 第 2の書き込み制限行に対する書き込み処理サイクルに実行 される。 すなわち、 2バイト目の書き込みデ一夕 D I 2の書き込みサイクルにお いて、 8ビットラッチに格納されている既存データ D.E 1 。ldが I NZOUTコ ントローラ 1 20に入力され、 データ信号端子 S DATを介して入力されたデー 夕と同様にして、 メモリアレイ 100の第 1の書き込み制限行に対する書き込み 処理が実行される。 この結果、 メモリアレイ 1 00の第 1および第 2の書き込み 制限行におけるデータは、 書き込み処理実行前の値に戻される。
図 6に戻り、 インクリメント確認処理について説明する。 1 6ビット長の書き 込みデータ D Iの内、 1バイ ト目の書き込みデータ D I 1の書き込みが正常に完 了すると、 残りの 2バイト目の書き込みデータ D I 2が 8ビットラツチレジスタ 1 70にラッチされるタイミングで、 インクリメントコントローラ 1 50は、 メ モリアレイ 1 00の第 2の書き込み制限行に格納されている対応既存データ DE 2を 1ビット単位にて読み出す （ステップ S 1 1 6) 。 以降、 第 2の書き込み制 限行に格納されている 8ビッ卜の既存デ一夕 DE 2を構成する 1ビッ卜の各既存 データ DE 2を既存データ DE 2 n (n= l〜8) とする。 また、 8ビットの書 き込みデータ D I 2を構成する 1ビットの各書き込みデータ D I 2を書き込みデ —夕 D I 2 n (n= l〜8) とする。
すなわち、 インクリメントコントローラ 1 50は、 2バイト目の各書き込みデ
—夕 D I 2 nを 8ビットラッチレジスタ 1 70ヘラツチする際に用いられるクロ ック信号 S CKの立ち下がりに同期して I NZOUTコントローラ 1 20から出 力される、 メモリアレイ 1 00の第 2の書き込み制限行に格納されている対応既 存デ一夕 DE 2 nを読み出す。 なお、 1バイト目の書き込みデータが書き込まれ るべきメモリアレイ 1 00のアドレスは、 第 2の書き込み制限行に対応する 8ァ ドレスであり、 8アドレスが所定の単位のアドレスとなる。
イシクリメク卜コントローラ 1 50は、 今回のタイミングで 8ビットラツチレ ジス夕 1 70にラッチされた書き込みデ一夕 D I 2 nを読み出す (ステップ S 1 1 8) 。 なお、 本実施例では、 書き込みデータ D Iは最上位ビット （MS B) か ら順に半導体記憶装置 1 0に入力され、 8ピットラッチレジスタ 1 70には、 M S Bにて書き込みデータ D I 2 nが順次ラッチされる。
インクリメントコントローラ 1 50は、 8ビットラッチレジス夕 1 70から読 み出した書き込みデータ D I 2 nの値がメモリアレイ 1 00の第 1の書き込み制 限行から読み出した既存データ DE 2 nの値より大きな値であるか否か、 すなわ ち、 D I 2 n>DE 2 nであるか判断する (ステップ S 1 20) 。 インクリメン トコントローラ 1 50は、 D I 2 n≤DE 2 nであると判断した場合には （ステ ップ S 1 20 : No) 、 本処理ル一チンを終了する。 すなわち、 書き込みデータ D I 2の書き込みは実行されない。
インクリメントコントローラ 1 50は、 D I 2 n>DE 2 nであると判断した 場合には （ステップ S 1 20 ： Y e s ) 、 第 2の書き込み制限行に格納されてい る 8ビッ卜の既存データ DE 2 nと 8ビットラツチレジス夕 1 70に格納されて いる 8ビットの書き込みデータ D I 2 nとの対比が完了したか否かを判定し （ス テツプ S 1 22) 、 完了していないと判定した場合には (ステップ S 1 22 ： N o) 、 ステップ S 1 1 6〜S 1 20を繰り返して実行する。
インクリメントコントローラ 1 50は、 第 2の書き込み制限行に格納されてい る 8ビットの既存データ D E 2 nと 8ビットラッチレジス夕 1 70に格納されて いる 8ビットの書き込みデータ D I 2 nとの対比が完了したと判定した場合には (ステップ S 1 22 : Y e s ) 、 8ビットラッチレジスタ 1 70に格納されてい る書き込みデ一夕 D I 2をメモリアレイ 1 00の第 2の書き込み制限行に対して 書き込み （ステップ S 1 24) 、 本処理ルーチンを完了する。 すなわち、 DE 2 一 D 1 2となり、 書き込みデータ D I 2が新たな既存データ DE 2となる。 より 詳細には、 既述のように、 インクリメントコントローラ 1 50がメモリアレイ 1 00に対する書き込みデ一夕 D I 1の書き込みを直接実行するのではなく、 8ビ ットラツチレジス夕 1 70に格納されている書き込みデータ D I 2をメモリァレ ィ 1 0 0の第 2の書き込み制限行に書き込みことを許可する、 書き込み許可信号 WEN 1をライト Zリードコントローラ 140に対して出力し、 書き込み許可信 号 WEN 1を受信したライト Zリードコントローラ 140によって書き込みが実 行される。
図 8を参照して、 メモリアレイ 1 00に対して書き込みが許容される場合と書 き込みが許容されない場合について例示的に説明する。 図 8ではメモリアレイ 1
00のアドレスが横軸に取られており、 左端が最上位ビット （MS B) であり右 端が最下位ビット （L S B) となる。 アドレス 0 8〜 0 Fまでは第 1の書き込み 制限行に相当し、 アドレス 10〜1 7までは第 2の書き込み制限行に相当する。
-第 1の例では、 第 1の書き込み制限行に対応する書き込みデ一夕 D I 1と既 存デ一夕 DE 1とが一致し、 第 2の書き込み制限行に対応する書き込みデ一夕 D
1 2は既存データ DE 2よりも大きいので書き込みが許容される。
·第 2の例では、 第 1の書き込み制限行に対応する書き込みデータ D I 1と既 存デ一夕 DE 1とが一致し、 第 2の書き込み制限行に対応する書き込みデータ D I 2は既存データ DE 2よりも小さいので書き込みが許容されない。
，第 3の例では、 第 1の書き込み制限行に対応する書き込みデ一夕 D I 1は既 存デ一夕 DE 1よりも大きいが、 第 2の書き込み制限行に対応する書き込みデー 夕 D I 2は既存データ DE 2よりも小さいので書き込みが許容されない。
-第 4の例では、 第 1の書き込み制限行に対応する書き込みデータ D I 1は既 存デ一夕 D E 1よりも小さいので、 第 2の書き込み制限行に対応する書き込みデ 一夕 D I 2と既存データ D E 2との大小関係に関わりなく書き込みが許容されな い。
図 9を参照して、 第 1の実施例に係る半導体記憶装置 1 0の応用例について説 明する。 図 9は第 1の実施例に係る半導体記憶装置の応用例を示す説明図である 。 第 1の実施例に係る半導体記憶装置 1 0は、 消費材を収容する収容容器、 例え ば、 印刷記録材としてのインクを収容するインク収容体 3 1 0、 3 1 1、 3 1 2 に備えられる。 各インク収容体 3 1 0、 3 1 1、 3 1 2が印刷装置に装着される と、 印刷装置に備えられるホスト計算機 3 0 0と、 バス接続される。 すなわち、 ホスト計算機 3 0 0からのデータ信号線 S D A、 クロック信号線 S C K、 リセッ ト信号線 R S T、 正極電源線 V D D、 および負極電源線 V S Sは、 各インク収容 体 3 1 0、 3 1 1、 3 1 2に備えられている半導体記憶装置 1 0と接続されてい る。 この応用例では、 インク残量またはインク消費量といったインクに関する量 の情報が半導体記憶装置 1 0に格納される。
以上説明したとおり、 第 1の実施例に係る半導体記憶装置 1 0によれば、 半導 体記憶装置 1 0には、 既存デ一夕 D Eよりも大きな値の書き込みデータ D Iのみ が書き込まれる。 したがって、 値が増加する特性を有するデ一夕の更新精度を向 上させることができる。 すなわち、 ホスト計算機から送信される書き込みデータ D Iがノイズによって、 先の値よりも小さな値に変更されてしまった場合、 ある いは、 ホスト計算機から誤って先の値よりも小さな値が送信された場合には、 半 導体記憶装置 1 0に対する書き込みは実行されない。 したがって、 消費材の消費 量によって装置の制御が行われている場合、 例えば、 インクジェット式プリン夕 におけるインクへッドの空撃ち防止をィンク消費量によって監視している場合に 、 空撃ちによるインクへッドの損傷をより高い精度にて抑制または防止すること ができる。 第 1の実施例の変形例：
( 1 ) 上記第 1の実施例では、 書き込みデータ D I 2が既存データ D E 2よりも 大きな値を有する場合に、 第 2の書き込み制限行に対する書き込みを許容してい るが、 書き込みデータ D I 2と既存データ D E 2とが等しい場合に書き込みを許 容しても良い。 かかる場合には、 少なくともメモリアレイ 1 0 0に格納されてい る消費材の消費量に関するデ一夕が低減されることはなく、 デ一夕の低減に伴う 不具合を低減または防止することができる。 この場合、 既存データ D E 2は同値 の書き込みデータ D I 2によって上書きされる。
( 2 ) 上記第 1の実施例では、 半導体記憶装置 1 0に対して、 値が増加する特性 のデータを格納する場合、 すなわち、 消費材の消費量が記録される場合について 説明したが、 値が低減する特性のデータを格納する場合、 すなわち、 消費材の残 量が記録される場合にも同様の利益を享受することができる。 この場合には、 ィ ンクリメントコントロ一ラ 1 5 0に代えて、 書き込みデータ D Iが既存データ D Eよりも小さな値のデ一夕であるか否かを判定するデクリメントコントローラを 備えればよい。
( 3 ) 上記第 1の実施例では、 インクカートリッジを応用例として用いたが、 こ の他にもトナーカートリッジにおいても同様の効果を得ることができる。 また、 プリペイドカ一ド等の通貨相当情報を格納する媒体において適用した場合にも同, 様の効果を得ることができる。
( 4 ) 上記第 1の実施例では、 ベリファイ処理において、 4ビットカウンタおよ び内部発振器 1 6 2が用いられているが、 これら回路を用いることなくベリファ ィ処理を実行しても良い。 すなわち、 上記実施例では 8ビット内部レジスタ 1 5 3にラッチされている既存データ D E 1はと 8ビットラツチレジスタ 1 7 0にラ ツチされている書き込み D I 1を用いて 8ビット単位でベリファイ処理が実行さ れているが、 1ビット単位で実行されても良い。 かかる場合には、 インクリメン 卜コントローラ 1 5 0は、 4ビットカウン夕 1 5 1および 8ビット内部レジスタ 1 5 3を備える必要がない。
具体的には、 インクリメントコントローラ 1 5 0は、 2バイト目の書き込みデ 一夕 D I 2の各ビットが 8ビットラツチレジス夕 1 7 0にラッチされるタイミン グにて、 メモリアレイ 1 0 0の第 1の書き込み制限行から書き込まれたばかりの 既存データ D E 1を M S Bから 1ビット単位にて読み出す。 かかる既存データ D E 1の読み出しは、 例えば、 ベリファイ処理時 （2バイト目の書き込みデータ D 1 2のラッチ時） には、 カラム選択回路 1 0 3およびロー選択回路 1 0 4力 ァ ドレスカウン夕 1 1 0から入力されるカウント値から 8カウント分を減算し、 減 算したカウント値を用いてメモリアレイ 1 0 0の読み出しデ一夕を選択するよう にすればよい。 あるいは、 カラム選択回路 1 0 3およびロー選択回路 1 0 4が、 1サイクル前の読み出しァドレスを記憶しておき、 ァドレスカウンタ 1 1 0から 入力されるカウン卜値に基づいて記憶されたァドレスを順次、 選択するようにし ておいても良い。
一方、 8ビットラツチレジス夕 1 7 0は F I F〇タイプのレジス夕であるから 、 2バイ卜目の書き込みデータ D I 2が 1ビット単位でラッチされる毎に既にラ ツチされている書き込みデータ D I 1が 1ビット単位で放出される。 インクリメ ントコントローラ 1 5 0は、 8ビットラッチレジスタ 1 7 0から M S Bにて 1ビ ット単位で放出される 1バイト目の書き込みデータ D I 1と、 メモリアレイ 1 0 0の第 1の書き込み制限行から M S Bにて 1ピット単位で読み出される既存デー 夕 D E 1とを比較することによって、 書き込まれるべき書き込みデータ D I 1が メモリアレイ 1 0 0の第 1の書き込み制限行に正しく書き込まれているか否か、 すなわち、 各ビットの値が一致するか否か、 を判定することができる。 このビッ ト単位の比較処理を 8回繰り返すことで、 1バイト目の書き込みデータ D I 1が 正しく書き込まれたか否かを判定することができる。 第 1の書き込み制限行に書 き込まれた 8ビッ卜の既存データ D E 1の全てについて正しく書き込まれている 場合には、 2バイト目の書き込みデータ D I 2に対するインクリメント確認処理 が実行された後、 メモリアレイ 1 0 0の第 2の書き込み制限行に対する書き込み データ D I 2の書き込みが実行される。
( 5 ) 上記第 1の実施例では、 ベリファイ処理の結果、 第 1の書き込み制限行に 対して 1バイト目の書き込みデ一夕 D I 1が正しく書き込まれていない場合には 、 8ビット内部レジス夕 1 5 2にラッチされている書き込み前の既存データ D E 1 。《·が第 1·の書き込み制限行に対して書き戻されるが、 書き戻しを実行しなく てもよい。 かかる場合であっても、 第 2の書き込み制限行に対する 2バイト目の 書き込みデータ D I 2の書き込みは実行されず、 下位 8ビットの値は正常に書き 込まれた値であることが保証される。 一方、 上位 8ビットの値については、 一般 的に、 短い期間で大きく変動する値でないことから、 ホスト計算機側において、 前回の値との確からしさを検証することによって、 不具合を回避することができ る。
( 6 ) 上記第 1の実施例では、 1 6ビット長の書き込みデータを例にとって説明 しているが、 この他にも、 2 4ビット長、 3 2ビット長といった、 メモリアレイ 1 0 0の 1行のビット長の倍数のデータ長を有するデータに対しても同様に適用 することができると共に、 同様の効果を得ることができる。 第 2の実施例：
半導体メモリ装置の構成：
第 2の実施例に係る半導体メモリ装置は、 不揮発的に記憶内容を保持すると共 に 1ビッ卜単位にて先頭ァドレスからシーケンシャルにアクセスされる E E P R O Mである。
図 1 0は第 2の実施例に係る半導体メモリ装置の内部回路構成を示すブロック 図である。 この半導体メモリ装置 1 O Aは、 アクセスコント口一ラ 1 1 1 0、 リ 一ドライ卜コン卜ローラ 1 1 2 0、 アドレスカウン夕 1 1 3 0およびメモリァレ ィ 1 1 4 0を備えている。 メモリアレイ 1 140は、 所定容量、 例えば、 256ビットの記憶領域を有し ている。
アドレスカウンタ 1 1 30は、 クロック信号端子 CKTに入力されるクロック 信号 CLKに同期してそのカウンタ値をィンクリメントする回路である。 より具 体的には、 7ドレスカウンタ 1 1 30は、 リードライトコントローラ 1 1 20か ら出力されるカウントアップ信号 C Pに同期してそのカウンタ値をィンクリメン ト （カウントアップ） する回路である。 ただし、 カウントアップ信号 CPは、 リ —ドライトコント口一ラ 1 1 20から出力されるクロック信号であり、 内部クロ ック信号 I CKに相当する。 また、 内部クロック信号 I CKは、 コントローラ 1 1 1 0から出力されるクロック信号であり、 クロック信号 CLKに相当する。 し たがって、 カウントアップ信号 C Pは、 クロック信号 CLKに相当するクロック 信号であり、 アドレスカウンタ 1 1 30は、 クロック信号 CLKに同期してその カウン夕値をカウントアップすることになる。
ァドレスカウンタ 1 1 3 0のカウン夕値は、 メモリアレイ 1 140の 256ビ ットの記憶領域位置を示すアドレス ADDとしてメモリアレイ 1 140に入力さ れており、 アドレスカウンタ 1 1 30のカウンタ値によってメモリアレイ 1 14 0における書き込み位置または読み出し位置を指定することができる。
アドレスカウン夕 1 1 30は、 また、 カウンタリセット信号 CRSTが入力さ れると、 カウンタ値を初期値にリセットする。 ここで、 初期値はメモリアレイ 1 140の先頭位置と関連付けられていればどのような値でもよく、 一般的には 0 が初期値として用いられる。 なお、 カウンタリセット信号 CRSTは、 装置の起 動時や、 アクセス （デ一夕の読み出しまたは書き込み） の開始または終了時に、 リードライトコントローラ 1 1 20から出力される。
したがって、 アドレスカウン夕 1 1 30は、 初期値から順にカウントアップさ れるカウンタ値によりメモリアレイ 1 140の書き込み位置または読み出し位置 を順に指定することができる。 アクセスコントローラ 1 1 10は、 チップセレクト端子 C S丁と、 クロック信 号端子 CKTと、 デ一タ信号端子 I Oと接続されており、 チップセレクト端子 C KTを介してチップセレク卜信号 C S #が入力され、 クロック信号端子 CKTを 介してクロック信号 CLKが入力され、 データ信号端子 I Oを介してデータ信号 D Aが入力あるいは出力される。 入力されたクロック信号 CLKは内部クロック 信号 I CKとしてリードライトコントローラ 1 1 20に送出される。 データ信号 DAが入力データ信号の場合には、 入力データ信号 I DAとしてリードライトコ ントローラ 1 1 20に送出され、 書き込みデータ信号 WD Aとしてメモリアレイ 1 140に送出される。 データ信号 DAが出力データ信号である場合には、 メモ リアレイ 1 140から送出された読み出しデータ信号 RDAがデータ信号 D Aと して出力される。
また、 アクセスコントローラ 1 1 10は、 チップセレクト信号 C S #と、 クロ ック信号 CLKに同期して入力されるデ一夕信号 D Aとに基づいて、 アクセスの 開始および終了を制御する。 具体的には、 アクセスコントローラ 1 1 10は、 チ ップセレクト信号 C S #が入力され、 デ一夕の読み出しまたは書き込みを指示す るコマンドデータがあらかじめ定められた夕イミングでデータ信号 D Aとして入 力されると、 アクセス許可信号 AENをリードライトコントローラ 1 1 20およ びアドレスカウンタ 1 1 30に送出するとともに、 指示されたアクセスが書き込 , みである場合には、 書き込みアクセス開始信号 WR Sをリードライトコントロー ラ 1 1 20に送出することにより、 アクセスの開始を制御する。 また、 アクセス コントローラ 1 1 10は、 チップセレク卜信号 C S #の入力が終了すると、 ァク セス許可信号 AENの送出を終了するとともに、 書き込みアクセス開始信号 WR Sを送出している場合にはその送出を終了することにより、 アクセスの終了を制 御する。
リ一ドライトコントローラ 1 1 20は、 データの読み出しを制御するリード制 御部 1 1 2 2と、 データの書き込みを制御するライト制御部 1 124と、 リード 制御部 1 1 22からの指示に従ってリード実行信号 RDをメモリアレイ 1 140 に送出するとともに、 ライト制御部 1 1 24からの指示に従ってリード実行信号 RDおよびライト実行信号 WRをメモリアレイ 1 140に送出するリードライト 実行部 1 1 26と、 を備えており、 データの読み出しあるいは書き込みを実際に 制御する。 具体的には、 アクセスコントローラ 1 1 1 0からアクセス許可信号 A ENおよび書き込み開始信号 WR Sのうち、 アクセス許可信号 A ENのみが入力 される場合には、 リード制御部 1 1 22およびリードライト実行部 1 1 26が動 作して、 内部クロック信号 I CKの立ち下がり （立ち上がり） に同期したリード 実行信号 RDをメモリアレイ 1 140に送出して、 データの読み出し処理を実行 する。 このとき、 メモリアレイ 1 140からの読み出しデータ信号 RDAに含ま れる読み出しデ一夕 （単に 「読み出しデ一夕 RDA」 とも呼ぶ。 ） は、 アクセス コントローラ 1 1 1 0に入力され、 データ信号端子 I Oを介して出力デ一夕信号 DAとして出力される。 また、 アクセスコントローラ 1 1 1 0からアクセス許可 信号 AENおよび書き込みアクセス開始信号 WR Sが入力される場合には、 ライ ト制御部 1 124およびリードライト実行部 1 1 26が動作して、 内部クロック 信号 I CKの立ち下がり （立ち上がり） に同期したリード実行信号 RDおよび内 部クロック信号 I CKの立ち上がり （立ち下がり） に同期したライト実行信号 W Rをメモリアレイ 1 140に送出して、 後述するようにデ一夕の読み出しおよび, 書き ¾み処理を実行する。 このとき、 データ信号端子 I〇を介してアクセスコン トローラ 1 1 1 0に入力されたデータ信号 D Aが、 書き込みデ一夕信号 WD Aと してメモリアレイ 1 140に送出され、 書き込みデ一夕信号 WD Aの表すデ一夕 (単に 「書き込みデータ WDA」 とも呼ぶ。 ） は、 メモリアレイ 1 140に入力 される順に書き込まれる。
なお、 本実施例の半導体メモリ装置の特徵は、 ライト制御部 1 1 24によるデ 一夕の書き込み動作の部分にあり、 リード制御部 1 1 22によるデータの読み出 し動作の部分については、 従来の半導体メモリ装置と同様であるので、 以下では 、 データの書き込み動作について説明を加える。 書き込み動作：
前提として、 データ信号 DAとしてデータ信号端子 I〇を介して順に入力され る複数ピットのデータは、 必ず最大ビット （MS B) から順に 1ビット単位で入 力され、 メモリアレイ 1 1 40の記憶領域位置も最大ビッ卜に関連付けられたァ ドレスから順番にアクセスされることとする。
図 1 1は、 第 2の実施例におけるデータの書き込み動作の手順を示すフローチ ヤートである。 この動作は、 上記したように、 アクセスコントローラ 1 1 1 0か らリ一ドライトコントローラ 1 1 2 0にアクセス許可信号 AENが入力されると ともに、 書き込みアクセス開始信号 WR Sが入力される場合に、 ライト制御部 1 1 24によって実行される。
書き込み動作を開始すると、 ライト制御部 1 1 24は、 まず、 リ一ドライト実 行部 1 1 26にデ一夕の読み出しを実行させる （ステップ S 1 1 0 2) 。 例えば 、 リードライト実行部' 1 1 2 6は、 内部クロック信号 I CKの立ち下がりに同期 してリード実行信号 RDをメモリアレイ 1 1 40に送出する。 このとき、 リード 実行信号 RDに従って、 メモリアレイ 1 1 40の、 アドレスカウンタ 1 1 3 0か ら送出されているアドレス信号 ADDの表すァドレス値に対応する記憶領域位置 の記憶領域から、 記憶されているデータ （記憶データ） が読み出される。 なお、 リード実行信号 RDの送出は、 以下で説明する他の読み出し処理においても、 内 部クロック信号 I CKの立ち下がりに同期して行われることとする。
そして、 ライト制御部 1 1 24は、 上記のようにして読み出されてメモリァレ ィ 1 1 40から送出されている読み出しデータ信号 RDAの表すデ一タ （単に 「 読み出しデータ」 と呼ぶ。 ） と、 このとき、 データ信号端子 I Oを介して入力さ れ、 アクセスコントローラ 1 1 1 0から送出されている入力データ信号 I DAの 表すデ一夕 （単に 「入力データ」 と呼ぶ。 ） と、 を比較し （ステップ S 1 1 04 ) 、 読み出しデ一夕の値と入力データの値とがー致しているか否かを判断する （ ステップ S 1 1 0 6 ) 。
読み出しデータの値と入力データの値とがー致している場合には （ステップ S 1 1 0 6 ： Ye s ) 、 ライト制御部 1 1 24は、 アドレスカウンタ 1 1 30の力 ゥン夕値を 1つカウントアップさせ （ステップ S 1 1 08) 、 さらに、 アクセス 動作を終了するか否か判断し （ステップ S 1 1 1 0) 、 アクセス動作を継続する 場合には （ステップ S 1 1 1 0 ： No) 、 再び、 リードライト実行部 1 1 26に データの読み出しを実行させる （ステップ S 1 1 02) 。 例えば、 リードライ卜 コントローラ 1 1 20は、 リードライト実行部 1 226がリード実行信号 RDを 送出した後の、 内部クロック信号 I CKの次の立ち下がりに同期してカウントァ ップ信号 CPをカウンタ 1 1 30に送出する。 このとき、 カウントアップ信号 C Pに従って、 カウン夕 1 1 30のカウン夕値が 1つカウントアップされる。 なお 、 カウン夕 1 1 30は、 内部クロック信号 I CKに相当するカウントアップ信号 CPの各立ち下がりタイミング （カウントアップタイミング） で、 毎周期カウン タ値をカウン卜アップする。
したがって、 ライト制御部 1 1 24は、 読み出しデータと入力デ一夕とが不一 致となる （ステップ S 1 1 06 ： No) まで、 データの読み出し処理 （ステップ S 1 1 02) および入力データとの比較処理 （ステップ S 1 104) を繰り返す, なお、 ライト制御部 1 1 24は、 上記アクセス動作の終了判断 （ステップ S 1
1 1 0) において、 アクセス動作を終了すると判断される場合には （ステップ S 1 1 1 0 ： Y e s ) 、 アドレスカウン夕 1 1 30のカウン夕値をリセットして （ ステップ S 1 1 24) 、 この書き込み動作を終了する。 アクセス動作の終了は、 チップセレクト信号 # C Sあるいはアクセス許可信号 AENが入力されているか 否かにより、 判断することができる。 具体的には、 判断の対象となる信号、 例え ば、 アクセス許可信号 AENの状態が非ァクティブ状態であればアクセス動作終 了と判断することができる。
一方、 ライト制御部 11 24は、 上記読み出しデータの値と入力データの値が 一致しているか否かの判断において （ステップ S 1 1 06) 、 読み出しデータの 値と入力デ一夕の値とがー致していない場合には （ステップ S 1 106 ： N o ) 、 さらに、 入力データの値が [1] であるか否か判断する （ステップ S 1 1 1 2 入力データの値が [1] である場合には （ステップ S 1 1 1 2 ： Ye s) 、 書 き込み許可フラグを設定して (ステップ S 1 1 14) 、 リードライ卜実行部 1 1 26に書き込みデータとしての入力データの書き込みを実行させる （ステップ S 1 1 1 6) 。 例えば、 リ一ドライト実行部 1 1 26は、 内部クロック信号 I C K の立ち上がりに同期してライト実行信号 WRをメモリアレイ 1 140に送出する このとさ、 メモリアレイ 1 140の、 アドレスカウンタ 1 1 30から送出され ているアドレス信号 ADDの表すァドレス値に対応する記憶領域位置の記憶領域 に対して、 入力データ （書き込みデ一夕） が書き込まれる。
そして、 ライト制御部 1 1 24は、 次のカウントアップタイミングでアドレス カウンタ 1 1 30のカウン夕値を 1つカウントアップさせて (ステップ S 1 1 1 8) 、 さらに、 アクセス動作を終了するか否か判断する （ステップ S 1 120) アクセス動作を継続する場合には （ステップ S 1 1 20 ： No) 、 再び、 デー 夕の書き込み処理 （ステップ S 1 1 1 6) およびァドレスのカウントアップ処理 (ステップ S 1 1 1 8) を実行させる。 一方、 アクセス動作を終了する場合には (ステップ S 1 1 20 ： Ye s) 、 書き込み許可フラグの設定を解除し （ステツ プ S 1 1 22 ) 、 ァドレスカウンタ 1 1 30のカウン夕値をリセットして (ステ ップ S 1 1 24) 、 この書き込み動作を終了する。
また、 ライト制御部 1 1 24は、 上記入力データの値が [1] であるか否かの 判断 （ステップ S 1 1 10) において、 入力テ一夕の値が [1] でないと判断さ れる場合には （ステップ S 1 1 10 : No) 、 アクセス動作が終了するまで （ス テツプ S 1 1 28 : No) 、 入力データの書き込みを禁止して （ステップ S 1 1 26) 、 リードライト実行部 1 126の動作を停止させる。 一方、 アクセス動作 を終了する場合には (ステップ S 1 1 28 ： Y e s ) 、 アドレスカウンタ 1 1 3 0のカウン夕値をリセットして （ステップ S 1 1 24) 、 この書き込み動作を終 了する。
次に、 上記書き込み動作による具体例を説明する。 説明を容易にするため、 4 ピットの記憶領域に 4ビットのバイナリデータを書き込場合を前提とする。 例え ば、 4ビットの各記憶領域にデータ [1 0 1 0 b] が記憶されているとする。 な お、 [] 中の [b] はバイナリデータであることを示しており、 4つの [1] ま たは [0] の値のうち、 左端が最大ビット （MS B) で右端が最小ビット （L S B) を示している。
例えば、 入力データ （書き込みデータ） [1 0 10 b] が左端の最大ビットか ら順に入力されると、 記憶データ [10 1 0 b] の対応するビットと順に比較さ れることになる。 このとき、 入力データと記憶デ一夕とは各ビットの値が一致し ているので、 デ一夕の書き込みは行われない。
また、 入力デ一夕 [1 1 00 b] が入力される場合には、 記憶データ [10 1 O b] に対して、 左から 2ピット目の入力データの値が [1] で、 記憶データの, 値が [0] で不一致であり、 かつ、 入力データの値は [1] であるので、 入力デ —夕の値は記憶データの値よりも大きいことになる。 この結果、 書き込み許可フ ラグが設定されて、 左から 2ビット目の [1] 、 3ビット目の [0] および 4ビ ット目の [0] が順に書き込まれて、 4ピットの各記憶領域に記憶されているデ 一夕 [10 10 b] 力 入力デ一夕 [1 1 00 b] に書き換えられる。
さらに、 入力データ [1 00 1 b] が入力される場合には、 記憶データ [10 1 0 b] に対して、 左から 3ビット目の入力データの値が [0] で、 記憶データ の値が [1] で不一致となるが、 入力データの値は [0] であるので、 入力デー 夕の値は記憶データの値よりも小さいことになる。 この結果、 書き込み許可フラ グは設定されず、 入力デ一夕 [ 1 0 0 1 b ] の書き込みは禁止される。
以上、 説明したように、 第 2の実施例の書き込み動作では、 書き込みデ一夕と しての入力データの値が、 記憶デ一夕の値よりも大きい場合においてのみ、 デー 夕の書き換えを行うことができ、 書き込みデータが記憶データよりも小さい場合 には-、 書き込みを禁止することができる。 これにより、 あらかじめ定められたデ 一夕条件による書き込み以外の書き込みを防止することができる。
なお、 上記第 2の実施例の書き込み動作では、 書き込みデータと記憶データと が一致している場合には、 入力デ一夕の書き込みが行われないこととして説明し たが、 一致している場合にも書き込み許可フラグを設定して入力データの書き込 みを行い、 書き込みデータの方が記憶データよりも小さい場合においてのみデ一 夕の書き込みを禁止するようにしてもよい。
また、 上記第 2の実施例の書き込み動作では、 1ビット単位で順にデータを書 き込むことを前提に説明したが、 nビット単位のデ一タをまとめて一度に書き込 むようにしてもよい。 ただし、 このようにする場合には、 nビットのデ一夕が全 て入力されるまで、 各ビッ卜の入力データを保持するためのデ一夕バッファを備 える必要がある。
ところで、 第 2の実施例の書き込み動作は、 「書き込みデータが記憶データよ, りも大きい」 というデータ条件を満たす場合においてのみ、 デ一夕の書き換みを 可能とするものである。 しかしながら、 ライト実行信号 W Rの発生期間を短くす るように、 例えば、 ライト実行信号 W Rの発生の基準となるクロック信号 C L K のタイミングを変化させて書き込み動作を行わせた場合には、 データ条件を満た さないデータを書き込めてしまう可能性がある。 そこで、 以下では、 この不具合 に対応させた実施例の半導体メモリ装置について説明を加える。
•第 3の実施例 半導体メモリ装置の構成：
第 3の実施例に係る半導体メモリ装置も、 第 2実施例と同様に、 不揮発的に記 憶内容を保持すると共に 1ビット単位にて先頭ァドレスからシーケンシャルにァ クセスされる E E P ROMであるとする。
図 1 2は、 第 3の実施例に係る半導体メモリ装置の内部回路構成を示すプロッ ク図である。 この半導体メモリ装置 2 OAは、 アクセスコントローラ 12 1 0、 リードライトコントローラ 1 220、 ァドレスカウン夕 1 230およびメモリア レイ 1 240に加えて、 データバッファ 1 228および減算器 1 2 3 2を備えて いる。
アクセスコン卜ローラ 1 2 1 0、 ァドレスカウン夕 1 230およびメモリァレ ィ 1240は、 第 2の実施例の半導体メモリ装置 （図 1 0参照。 ） のアクセスコ ントローラ 1 1 10、 アドレスカウンタ 1 1 30およびメモリアレイ 1 140と 同じである。
デ一夕バッファ 1 228は、 リードライトコントローラ 1 220から入力され るラッチ信号 DLTに従って、 アクセスコントローラ 1 210からの入力データ 信号 I D Aをラッチするとともに、 ラッチデ一夕を書き込みデータ信号 WD Aと してメモリアレイ 1 140に送出する。
減算器 1 23 2は、 リードライトコント口一ラ 1 220からの減算信号 DEC に従って、 アドレスカウンタ 1 23 0のカウン夕値で表されるアドレス （ 「非減 算アドレス」 と呼ぶ。 ） 、 あるいは、 カウンタ値を減算した値で表されるァドレ ス （ 「減算アドレス」 と呼ぶ。 ） を、 アドレス信号 ADDとしてメモリアレイ 1 140に送出する。
リードライトコントローラ 1 220は、 リード制御部 1 222、 ライト制御部 1 224およびリードライト実行部 1 226を備えており、 基本的には、 第 2の 実施例のリードライトコント口一ラ 1 1 20と同様に、 アクセス （データの読み 出しあるいはデータの書き込み） を実際に制御する。 リード制御部 1 222およ びリードライト実行部 1 2 2 6は、 第 2の実施例のリード制御部 1 1 2 2および リードライト実行部 1 1 2 6と同じである。
ライト制御部 1 2 2 4は、 ァドレスカウンタ 1 2 3 0、 リードライト実行部 1 2 2 6、 デ一夕バッファ 1 2 2 8および減算器 1 2 3 2の動作を制御して、 後述 するデータの書き込み動作を制御する。
なお、 本実施例の半導体メモリ装置の特徴も、 ライト制御部 1 2 2 4の制御に よるデ一夕の書き込み動作の部分にあり、 リード制御部 1 1 2 2によるデータの 読み出し動作の部分については、 従来の半導体メモリ装置と同様であるので、 以 下では、 ライト制御部 1 2 2 4によるデータの書き込み動作について説明を加え る。 書き込み動作：
前提として、 第 2の実施例における書き込み動作の場合と同様に、 データ信号 D Aとしてデ一夕信号端子 I〇を介して順に入力される複数ビットのデ一夕は、 必ず最大ビット （M S B ) から順に 1ビット単位で入力され、 メモリアレイ 1 2 4 0の記憶領域位置も最大ビッ卜に関連付けられたァドレスから順番にアクセス されることとする。
図 1 3は、 第 3の実施例におけるデータの書き込み動作の手順を示すフローチ, ヤートである。 この動作は、 第 2の実施例の場合と同様に、 アクセスコント口一 ラ 1 2 1 0からリードライトコントローラ 1 2 2 0にアクセス許可信号 A E Nが 入力されるとともに、 書き込みアクセス開始信号 W R Sが入力される場合に、 ラ ィト制御部 1 2 2 4によって実行される。
書き込み動作を開始すると、 ライト制御部 1 2 2 4は、 まず、 リードライト実 行部 1 2 2 6にデータの読み出しを実行させる （ステップ S 1 2 0 2 ) 。 例えば 、 リ一ドライト実行部 1 2 2 6は、 内部クロック信号 I C Kの立ち下がりに同期 してリード実行信号 R Dをメモリアレイ 1 2 4 0に送出する。 このとき、 リード 実行信号 RDに従って、 メモリアレイ 1 240の、 アドレスカウンタ 1 230か ら送出されているァドレス信号 ADDの表すァドレス値に対応する記憶領域位置 の記憶領域から、 記憶されているデータ （記憶データ） が読み出される。 なお、 リード実行信号 RDの送出は、 以下で説明する他の読み出し処理においても、 内 部クロック信号 I CKの立下りに同期して行われることとする。
そして、 ライト制御部 1 224は、 上記のようにして読み出されたメモリァレ ィ 1 240からの読み出しデ一夕と、 入力データとを比較し （ステップ S 1 20 4) 、 読み出しデータの値と入力データの値とがー致しているか否かを判断する (ステップ S 1 206) 。
読み出しデータの値と入力デ一夕の値とがー致している場合には （ステップ S 1 206 ： Y e s ) 、 ライト制御部 1 224は、 データバッファ 1 228に入力 データをラッチさせた (ステツプ S 1208) 後、 ァドレスカウン夕 1 23 00 カウンタ値を 1つカウントアップさせ (ステップ S 1 2 1 0) 、 さらに、 ァクセ ス動作を終了するか否か判断し (ステップ S 1 2 1 2) 、 アクセス動作を継続す る場合には （ステップ S 1 2 1 2 ： No) 、 再び、 リードライ卜実行部 1 1 26 にデータの読み出しを実行させる （ステップ S 1 202) 。 例えば、 リ一ドライ トコントローラ 1220は、 リードライト実行部 1 226がリード実行信号 RD を送出した後の、 内部クロック信号 I CKの次の立ち上がりに同期してラッチ信, 号 DLTをデータバッファ 1 22 8に送出する。 このとき、 ラッチ信号 DL丁に 従って、 アクセスコントローラ 1 1 1 0から送出されている入力デ一夕信号 I D Aの表すデータ （入力デ一夕） がデータバッファ 1 22 8にラッチされる。 さら に、 リードライトコントローラ 1 220は、 リードライト実行部 1 226がラッ チ信号 DLTをデータバッファ 1 228に送出した後の、 内部クロック信号 I C Kの次の立ち下がりに同期してカウントアップ信号 C Pをカウンタ 1 230に送 出する。 このとき、 カウントアップ信号 CPに従って、 カウンタ 1 230のカウ ン夕値が 1つカウントアップされる。 なお、 デ一夕バッファ 1 228は、 内部ク ロック信号 I CKの各立ち上がりタイミング （ラッチタイミング） で、 毎周期入 力データをラッチする。 また、 カウンタ 1 2 30は、 内部クロック信号 I CKに 相当するカウントアツプ信号 C Pの各立ち下がりタイミング （カウントアップ夕 イミング） で、 毎周期カウンタ値をカウントアップする。
したがって、 ライト制御部 1 224は、 読み出しデータと入力データとが不一 致となるまで （ステップ S 1206 ： No) 、 データの読み出し処理 （ステップ S 1 202) および入力データとの比較処理 （ステップ S 1 204) を繰り返す なお、 ライト制御部 1 224は、 上記アクセス動作の終了判断 （ステップ S 1 2 1 2) において、 アクセス動作を終了すると判断される場合には （ステップ S 1 2 1 2 ： Y e s ) 、 ァドレスカウンタ 1 230のカウンタ値をリセットして ( ステップ S 1 2 50 ) 、 この書き込み動作を終了する。 アクセス動作の終了は、 チップセレクト信号 #C Sあるいはアクセス許可信号 AENが入力されているか 否かにより、 判断することができる。 具体的には、 判断の対象となる信号、 例え ば、 アクセス許可信号 AENの状態が非アクティブ状態であればアクセス動作終 了と判断することができる。
一方、 ライト制御部 1 224は、 上記読み出しデ一夕の値と入力データの値と がー致しているか否かの判断において （ステップ S 1 206) 、 読み出しデータ の値と入力データの値とがー致していないと判断される場合には （ステップ S 1 206 ： N ο ) 、 さらに、 入力データの値が [1] であるか否か判断する （ステ ップ S 1 2 14 ) 。
入力データの値が [1] である場合には （ステップ S 1 2 14 ： Ye s) 、 書 き込み許可フラグを設定して (ステップ S 1 2 1 6) 、 次のラッチタイミングで データバッファ 1 228に入力データをラッチさせ （ステップ S 1 2 1 8) 、 ま た、 リードライト実行部 1 226にデ一夕の書き込みを実行させる （ステップ S 1 220) 。 例えば、 リードライトコントローラ 1220は、 リ一ドライト実行 部 1 226がリード実行信号 RDを送出した後の、 内部クロック信号 I CKの次 の立ち上がりに同期してラッチ信号 DLTをデータバッファ 1228に送出する 。 このとき、 ラッチ信号 DLTに従って入力データがデータバッファ 1 228に ラッチされる。 また、 リードライト実行部は、 リード実行信号 RDを送出した後 の、 内部クロック信号 I CKの次の立ち上がりに同期してライト実行信号 WRを メ リアレイ 1 240に送出する。 このとき、 メモリアレイ 1240の、 ァドレ スカウンタ 1 2 3 0から送出されているアドレス信号 ADDの表すァドレス値に 対応する記憶領域位置の記憶領域に対して、 入力データ （書き込みデータ） が書 き込まれる。
そして、 ライト制御部 1 224は、 次のアドレスカウントアップタイミングで アドレスカウン夕 1 230のカウンタ値を 1つカウントアップさせる (ステップ S 1 220 ) 。
次に、 ライト制御部 1 224は、 減算器 1 232に、 アドレスカウン夕 1 23 0のカウンタ値 （アドレス値） から [1] を減算した値のアドレス （減算ァドレ ス） を、 読み出しァドレスとして設定させ （ステップ S 1224) 、 リードライ 卜実行部 1 226にデータの読み出しを実行させる (ステップ S 1 226) 。 そして、 ライト制御部 1 224は、 読み出しデ一夕と、 書き込みデ一夕に相当 し、 データバッファ 1 228にラッチされているデ一夕 (ラッチデータ) と、 を 比較し （ステップ S 1 228) 、 読み出しデータの値とラッチデータの値とがー 致しているか否かを判断する （ステップ S 1 230) 。
読み出しデータの値とラッチデ一夕の値とがー致している場合には （ステップ S 1 230 ： Y e s ) 、 まず、 次のラッチタイミングでデータバッファ 1 228 に入力データをラッチさせ (ステップ S 1 232) 、 減算器 1 232に、 ァドレ スカウン夕 1 23 0のカウン夕値のアドレス （非減算アドレス） を書き込みアド レスとして設定させて (ステップ S 1234) 、 リ一ドライ卜実行部 1 1 26に 書き込みデ一夕としての入力データの書き込みを実行させる （ステップ S 1 23 6) 。
そして、 ライト制御部 1 224は、 次のカウントアップタイミングでアドレス カウン夕 1 2 30のカウンタ値を 1つカウントアップさせて (ステップ S 1 23 8) 、 さらに、 アクセス動作を終了するか否か判断する (ステップ S 1 240) アクセス動作を継続する場合には （ステップ S 1 240 ： No) 、 再び、 入力 データのラッチ処理 （ステップ S 1 232) からアドレスカウントアツプ処理 ( ステップ S 1 2 38 ) までを実行させる。 —方、 アクセス動作を終了する場合に は （ステップ S 1 240 ： Ye s) 、 書き込み許可フラグの設定を解除し （ステ ップ S 1 242) 、 アドレスカウン夕 1 230のカウンタ値をリセットして （ス テツプ S 1 2 50 ) 、 この書き込み動作を終了する。
また、 ライト制御部 1 224は、 上記読み出しデ一夕の値とラッチデータの値 とが一致しているか否かの判断 （ステップ S 1230) において、 読み出しデ一 夕の値とラッチデータの値とがー致していない場合には （ステップ S 1 230 : No) 、 書き込み許可フラグの設定を解除し （ステップ S 1 244) 、 アクセス 動作が終了するまで （ステップ S 1 248 ： No) 、 入力データの書き込みを禁 止して （ステップ S 1 246) 、 リードライト実行部 1 226の動作を停止させ る。 一方、 アクセス動作を終了する場合には （ステップ S 1 248 ： Ye s ) 、 ァドレスカウン夕 1 230のカウンタ値をリセットして (ステップ S 1 250 ) 、 この書き込み動作を終了する。 ，
次に、 上記書き込み動作による具体例を説明する。 説明を容易にするため、 4 ビットの記憶領域に 4ビットのデータを書き込場合を前提とする。 例えば、 4ビ ットの各記憶領域にデータ [1 0 1 0 b] が記憶されているとする。 なお、 [] 中の [b] はバイナリデ一夕であることを示しており、 4つの [1] または [0 ] の値のうち、 左端が最大ビット （MS B) で右端が最小ビット （L SB) を示 している。 例えば、 入力デ一夕 （書き込みデータ） [1 1 00 b] が左端の最大ビットか ら順に入力されると、 記憶データ [1 0 1 0 b] の対応するビットと順に比較さ れることになる。 このとき、 左から 2ビット目の入力デ一夕の値が [1] で、 記 憶データの値が [0] で不一致であり、 かつ、 入力データの値は [1] であるの で、 この入力デ一夕の値は記憶データの値よりも大きいことになる。 この結果、 書き込み許可フラグが設定されて、 2ビット目から 4ビット目までの各ビットの 入力データの書き込みを順に実行する。 ここで、 まず、 左から 2ビット目の入力 データを書き込んだ後、 その書き込まれたデータを読み出して、 読み出しデ一夕 の値が [0] であった場合には、 書き込みデ一夕の値 [1] が書き込まれていな いことになるので、 3ビット目および 4ビット目の書き込みが禁止されることに なる。
以上、 説明したように、 第 3の実施例の書き込み動作では、 書き込みデータと しての入力データと記憶デー夕としての記憶デ一夕とを、 最大ビット側から順に ビット単位で大小比較し、 入力データの方が大きい場合には、 書き込みを許可し 、 そのビットのデータを書き込んだ後、 そのデ一夕が正しく書き込まれているか 否か検査する。 そして、 正しく書き込まれていない場合には、 書き込み許可を解 除して、 以降の書き込みを禁止することができる。 これにより、 あらかじめ定め られたデータ条件による書き込み以外の書き込みの防止を第 2の実施例の場合よ りもさらに強化することができる。 書き込み動作の変形例：
上記第 3の実施例の書き込み動作は、 書き込み動作を 1ビット単位で順に実行 することを前提に説明したが、 nビット単位 （nは 2以上の整数） のデ一夕をま とめて一度に書き込むようにしてもよい。
図 14および図 1 5は、 第 3の実施例の変形例としてのデ一夕の書き込み動作 の手順を示すフローチヤ一トである。 この動作は、 図 1 3に示した書き込み動作 におけるステップ S 1 2 1 8からステップ S 1 244までを、 ステップ S 1 3 0 2からステップ S 1 340までに変更したものであり、 変更している点以外の処 理は同じである。 以下では、 変更した処理についてのみ説明を加えることとする ライト制御部 1 2 24は、 書き込み許可フラグを設定すると （ステップ S 1 2 1 6).、 アドレスカウン夕 1 2 3 0から出力されるアドレスの下位 nビット (A 0， A l， An— 1 ) の各値が全て [1] となるまで （ステップ S 1 3 04 ： No) 、 順に入力される入力データを各ラッチタイミングでデータバッファ 1 2 2 8にラッチさせ (ステップ S 1 3 0 2) 、 各アドレスカウントアップタイミ ングでァドレスカウン夕 1 2 3 0のカウン夕値を順にカウントアップさせる (ス テツプ S 1 3 0 6) 。 そして、 下位 nビットのアドレスの各値が全て [1] とな つた場合には （ステップ S 1 3 04 ： Ye s ) ) 、 リードライト実行部 1 2 2 6 にデータバッファ 1 2 2 8にラッチされている nビッ卜のラッチデータの書き込 みをまとめて実行させ (ステップ S 1 3 0 8 ) 、 次のァドレスカウン卜アップ夕 イミングでァドレスカウン夕 1 2 3 0のカウンタ値を 1つカウントアップさせる (ステップ S 1 3 1 0) 。
次に、 ライト制御部 1 2 24は、 減算器 1 2 3 2に、 アドレスカウンタ 1 2 3 0のカウンタ値 （アドレス値） から [n] を減算した値の減算アドレスを、 読み 出しアドレスとして設定させ （ステップ S 1 3 1 2) 、 リードライト実行部 1 2 2 6にデータの読み出しを実行させる （ステップ S 1 3 1 4) 。
そして、 ライト制御部 1 2 2 4は、 読み出しデータと、 書き込みデータに相当 し、 デ一夕バッファ 1 2 2 8にラッチされているデータ （ラッチデータ） と、 を 比較し （ステップ S 1 3 1 6) 、 読み出しデータの値とラッチデータの値とがー 致しているか否かを判断する （ステップ S 1 3 1 8) 。
読み出しデータの値とラッチデータの値とがー致していない場合には （ステツ プ S 1 3 1 8 ： No) 、 書き込み許可フラグの設定を解除して （ステップ S 1 3 26) 、 入力データの書き込みを禁止する (ステップ S 1 246 ) 一方、 読み 出しデータの値とラッチデータの値とがー致している場合には （ステップ S 1 3 1 8 ： Y e s ) 、 アドレスカウン夕 1 230から出力される下位 nピッ卜の読み 出しァドレスの各値が全て [1 ] となるまで （ステップ S 1 320 ： No) 、 ァ ドレスのカウントアップ処理 （ステップ S 1 322) 、 入力データのラッチ処理 (ステップ S 1 324) 、 読み出しァドレスの設定処理 （ステップ S 1 3 12) 、 データの読み出し処理 （ステップ S 1 3 14) 、 ラッチデータとの比較処理 （ ステップ S 1 3 1 6) および判断処理 （ステップ S 1 3 1 8) を繰り返す。 一方 、 下位 nビットの読み出しアドレスの各値が全て [1] となった場合には （ステ ップ S 1 3 20 ： Y e s；) 、 減算器 1 232に、 ァドレスカウンタ 1 230の力 ゥン夕値で表される非減算アドレスを、 書き込みアドレスとして設定させ （ステ ップ S 1 328 ) 、 リ一ドライト実行部 1 1 26にデ一夕バッファ 1 228にラ ツチされている nビッ卜のラッチデ一夕の書き込みをまとめて実行させる （ステ ップ S 1 330 ) 。
次に、 ライト制御部 1224は、 下位 nビットの書き込みアドレスの各ビット 値が全て [1] となるまで (ステップ S 1 332 ： No) 、 各アドレスカウント アツプ夕ィミングでァドレスカウン夕 1 230のカウンタ値を 1つカウントアツ プさせ （ステップ S 1.334) 、 さらに、 アクセス動作を終了しない場合には （ ステップ S 1 336 ： No) 、 入力データを対応するラッチタイミングでデ一夕 ノ ッファ 1228にラッチさせる （ステップ S 1 3 3 8 ) 。 下位 nビットの書き 込みアドレスの各ビット値が全て [1] となった場合には （ステップ S 1 332 ： Y e s ) 、 リードライト実行部 1 126にデータバッファ 1 228にラッチさ れている nピットのラッチデ一夕の書き込みをまとめて実行させる （ステップ S 1 3 30 ) 。
そして、 アクセス動作を終了する場合には (ステップ S 1 336 ： Ye s) 、 書き込み許可フラグの設定を解除して （ステップ S 1 340) 、 入力データの書 き込みを禁止する （ステップ S 1 246) 。
以上説明した書き込み動作では、 nビットのデ一夕をまとめて書き込むことが できる。 第 2および第 3の実施例の変形例：
(1.) 上記第 2および第 3の実施例では、 メモリアレイの容量を 256ビットと して説明しているが、 これに限定されるものでなく、 格納すべきデータ量に応じ て適宜変更され得るものである。
(2) 上記第 2および第 3の実施例では、 書き込みデータが記憶データよりも大 きい場合において書き込みを許可し、 書き込みデータが記憶デ一夕よりも小さい 場合において書き込みを禁止する場合を例に説明したが、 書き込みデータが記憶 データよりも小さい場合において書き込みを許可し、 書き込みデータが記憶デー 夕よりも小さい場合において書き込みを禁止するようにすることも可能である。
(3) 上記第 2および第 3の実施例では、 半導体メモリ装置として EEPROM を用いて説明したが、 書き換えが可能であると共に、 格納デ一夕を不揮発的に維 持することができるメモリ装置であれば、 EEPROMに限られず、 複数ビット 単位で読み出しまたは書き込みが実行されるメモリ装置であってもよい。
以上、 いくつかの実施例に基づき本発明を説明してきたが、 上記した発明の実 施の形態は、 本発明の理解を容易にするためのものであり、 本発明を限定するも のではない。 本発明は、 その趣旨並びに特許請求の範囲を逸脱することなく、 変 更、 改良され得ると共に、 本発明にはその等価物が含まれることはもちろんであ る。

Claims

請求の範囲
1 . 半導体記憶装置であって、
値が増大する特性のデータを格納する所定のァドレス単位の書き込み制限格納 7ドレスを有し、 シーケンシャルにアクセスされる不揮発性のメモリアレイと、 前-記書き込み制限格納ァドレスに書き込むべき書き込みデータを所定のァドレ ス単位で保持する書き込みデータ保持手段と、
前記保持されている書き込みデータを、 前記書き込み制限格納ァドレスに対し て前記所定のァドレス単位にて書き込むデータ書き込み手段と、
前記メモリアレイにおける、 前記書き込み制限格納アドレスに格納されている
' 既存データを読み出す読み出し手段と、
前記保持されている書き込みデータの値が、 前記読み出された既存データの値 以上の値であるか否かを判定する判定手段と、
前記書き込みデータの値が前記既存データの値未満の場合には、 前記書き込み 手段による前記メモリアレイの前記書き込み制限格納ァドレスに対する前記書き 込みデータの書き込みを実行しない制御部とを備える半導体記憶装置。
2 . 請求の範囲 1に記載の半導体記憶装置において、
前記制御部は、 前記書き込みデータの値が前記既存データの値以上の場合には 、 前記書き込み制限格納アドレスに対する前記書き込みデータの書き込みを実行 する半導体記憶装置。
3 . 請求の範囲 1に記載の半導体記憶装置において、
前記書き込み制限格納アドレス数が、 前記所定のアドレス単位の n倍 （nは自 然数） である場合には、
前記判定手段は、 前記所定のアドレス単位毎に、 前記書き込みデータの値が前 記既存データの値未満であるか否かを判定し、
前記制御部は、 前記書き込み制限格納ァドレスにおけるいずれかのァドレスに おいて、 前記書き込みデータの値が前記既存データの値未満の場合には、 前記全 ての書き込み制限格納ァドレスに対する、 前記書き込みデータの書き込みを実行 しない半導体記憶装置。
4 . 請求の範囲 3に記載の半導体記憶装置において、
前記制御部は、 全ての前記書き込み制限格納アドレスにおいて、 前記既存デー 夕の値が前記書き込みデ一夕の値以上の場合には、 前記メモリアレイの全ての前 記書き込み制限格納ァドレスに対して前記書き込み手段による前記書き込みデー 夕の書き込みを実行する半導体記憶装置。
5 . 請求の範囲 1から 4のいずれかに記載の半導体記憶装置において、 前記判定手段は、 前記読み出し手段によって前記既存データが 1ァドレス毎に 読み出される毎に、 前記書き込みデータ保持手段から前記書き込みデータを 1ァ ドレス毎に読み出して、 前記書き込みデータの値が前記読み出された既存データ の値未満の値であるか否かを判定する半導体記憶装置。
6 . 請求の範囲 1から 4のいずれかに記載の半導体記憶装置において、 前記判定手段は、 前記読み出し手段によって 1ァドレス毎に読み出された前記 所定のァドレス単位の既存デ一夕と、 前記書き込みデータ保持手段に保持されて いる前記所定ァドレス単位の書き込みデータとを用いて、 前記書き込みデ一夕の 値が前記読み出された既存データの値未満の値であるか否かを判定する半導体記 憶装置。
7 . 請求の範囲 1から 6のいずれかに記載の半導体記憶装置において、 前記メモリアレイにおける書き込み制限格納ァドレスには、 最上位ビッ卜から 順にデ一夕が格納されており、
前記データ書き込み手段は、 前記メモリアレイに対して、 最上位ビットから順 にデータの書き込みを実行する半導体記憶装置。
8 , 半導体記憶装置であって、
値が減少する特性のデータを格納する所定のァドレス単位の書き込み制限格納 ァドレスを有し、 シーケンシャルにアクセスされる不揮発性のメモリアレイと、 前記書き込み制限格納ァドレスに書き込むべき書き込みデータを所定のァドレ ス単位で保持する書き込みデ一夕保持手段と、
前記保持されている書き込みデ一夕を、 前記書き込み制限格納ァドレスに対し て前記所定のァドレス単位にて書き込むデータ書き込み手段と、
前記メモリアレイにおける、 前記書き込み制限格納ァドレスに格納されている 既存データを読み出す読み出し手段と、
前記保持されている書き込みデータの値が、 前記読み出された既存データの値 以下であるか否かを判定する判定手段と、
前記書き込みデー夕の値が前記既存データの値より大きいの場合には、 前記書 き込み手段による前記メモリアレイの前記書き込み制限格納ァドレスに対する前 記書き込みデータの書き込みを実行しない制御部とを備える半導体記憶装置。
9 . 請求の範囲 8に記載の半導体記憶装置において、
前記制御部は、 前記書き込みデータの値が前記既存データの値以下の場合には 、 前記書き込み制限格納ァドレスに対する前記書き込みデータの書き込みを実行 する半導体記憶装置。
1 0 . 値が増大する特性のデータを書き換え可能データとして記憶する半導体 記憶装置であって、
シーケンシャルにアクセスされると共に 1ビットのデ一夕を格納するデータセ ルを 1行に 8個有し、 前記書き換え可能データを格納する書き込み制限行を有す る不揮発性のメモリアレイと、
前記メモリアレイの前記書き込み制限行に書き込むべき、 8ビットの倍数の書 き込みデータを受信するデータ受信手段と、
前記受信された書き込みデータのうち、 8ビッ卜分の書き込みデータを保持す る書き込みデ一夕保持手段と、
前記保持されている 8ビッ卜の書き込みデ一夕を、 前記書き込み制限行に対し て 8ビット単位にて書き込むデータ書き込み手段と、
前記メモリアレイにおける、 前記書き込み制限行のデ一夕セルに格納されてい る既存データを読み出す読み出し手段と、
前記書き込みデータの値が、 前記読み出された既存データの値以上の値である か否かを、 8ビット単位の書き込みデ一夕毎に判定する判定手段と、
8ビット単位の書き込みデ一夕のいずれかにおいて、 前記前記書き込みデ一夕 の値が既存データの値未満の場合には、 前記書き込み手段による前記書き込み制 限行の全ての対象データセルに対する前記書き込みデ一夕の書き込みを実行しな い制御部とを備える半導体記憶装置。
1 1 . 請求の範囲 1 0に記載の半導体記憶装置において、
前記制御部は、 前記 8ビット単位の書き込みデータの全てにおいて、 前記書き 込みデータの値が前記既存データの値以上の場合には、 前記書き込み制限行の全 ての対象データセルに対する、 前記書き込みデータの書き込みを実行する半導体 記憶装置。
1 2 . 請求の範囲 1 0または請求の範囲 1 1に記載の半導体記憶装置において 前記判定手段は、 前記読み出し手段によって前記既存データが 1ビッ卜毎に読 み出される毎に、 前記書き込みデータ保持手段から前記書き込みデータを 1ピッ ト毎に読み出して、 前記書き込みデ一夕の値が前記読み出された既存データの値 未満の値であるか否かを判定する半導体記憶装置。
1 3 . 請求の範囲 1 0または請求の範囲 1 1に記載の半導体記憶装置において 前記判定手段は、 前記読み出し手段によって 1ビッ卜毎に読み出された前記 8 ビットの倍数の既存データと、 前記書き込みデータ保持手段に保持されている前 記 8ピットの書き込みデータとを用いて、 前記書き込みデータの値が前記読み出 された既存デ一夕の値未満の値であるか否かを判定する半導体記憶装置。
1 4 . 請求の範囲 1 0から 1 3のいずれかに記載の半導体記憶装置において、 前記書き込み制限行のデータセルには、 最上位ビットから順にデータが格納さ れており、
前記データ書き込み手段は、 前記メモリアレイに対して、 最上位ビットから順 にデ一夕の書き込みを実行する半導体記憶装置。
1 5 . 値が減少する特性のデータを書き換え可能データとして記憶する半導体 記憶装置であって、
シーケンシャルにアクセスされると共に 1ビッ卜のデータを格納するデータセ ルを 1行に 8個有し、 前記書き換え可能データを格納する書き込み制限行を有す る不揮発性のメモリアレイと、
前記メモリアレイの前記書き込み制限行に書き込むべき、 8ビットの倍数の書 き込みデータを受信するデータ受信手段と、 前記受信された書き込みデータのうち、 8ビット分の書き込みデータを保持す る書き込みデ一夕保持手段と、
前記保持されている 8ビットの書き込みデータを、 前記書き込み制限行に対し て 8ビット単位にて書き込むデ一夕書き込み手段と、
前記メモリアレイにおける、 前記書き込み制限行のデ一夕セルに格納されてい る既存デ一夕を読み出す読み出し手段と、
前記書き込みデータの値が、 前記読み出された既存データの値以下の値である か否かを、 8ピット単位の書き込みデータ毎に判定する判定手段と、
8ビット単位の書き込みデ一夕のいずれかにおいて、 前記前記書き込みデータ の値が既存デ一夕の値より大きい場合には、 前記書き込み手段によって前記書き 込み制限行の全ての対象データセルに対する前記書き込みデータの書き込みを実 行しない制御部とを備える半導体記憶装置。
1 6 . 請求の範囲 1 5に記載の半導体記憶装置において、
前記制御部は、 前記 8ビット単位の書き込みデ一夕の全てにおいて、 前記書き 込みデータの値が前記既存データの値以下の場合には、 前記書き込み制限行の全 ての対象データセルに対する、 前記書き込みデータの書き込みを実行する半導体 記憶装置。
1 7 . 値が増大する特性のデ一夕を格納する所定のアドレス単位の書き込み制 限格納ァドレスを有する不揮発性のメモリアレイを備え、 メモリアレイに対して 所定のァドレス単位にてデ一夕が書き込まれる半導体記憶装置におけるデータの 書き込み制御方法であって、
前記メモリアレイにおける、 前記書き込み制限格納ァドレスに格納されている 既存データを読み出し、
前記書き込み制限格納ァドレスに書き込まれる書き込みデータの値が、 前記読 み出された既存デー夕の値未満の値であるか否かを判定し、
前記書き込みデータの値が前記既存データの値未満の場合には、 前記書き込み 制限格納ァドレスに対して前記書き込みデータを前記所定のァドレス単位にて書 き込まない方法。
1 8 . 値が減少する特性のデータを格納する所定のァドレス単位の書き込み制 限格納ァドレスを有する不揮発性のメモリアレイを備え、 メモリアレイに対して 所定のァドレス単位にてデータが書き込まれる半導体記憶装置におけるデータの 書き込み制御方法であって、 .
前記メモリアレイにおける、 前記書き込み制限格納アドレスに格納されている 既存データを読み出し、
前記書き込み制限格納ァドレスに書き込まれる書き込みデ一夕の値が、 前記読 み出された既存データの値より大きな値であるか否かを判定し、
前記書き込みデータの値が前記既存データの値より大きな値の場合には、 前記 書き込み制限格納ァドレスに対して前記書き込みデ一夕を前記所定のァドレス単 位にて書き込まない方法。
1 9 . シーケンシャルにアクセスされると共に 1ビッ卜のデータを格納するデ —夕セルを 1行に 8個有し、 値が増大する特性の書き換え可能データを格納する 書き込み制限行を有する不揮発性のメモリアレイを備え、 メモリアレイに対して 8ビット単位にてデータが書き込まれる半導体記憶装置におけるデータの書き込 み制御方法であって、
前記メモリアレイに書き込むべき、 8ビッ卜の倍数の書き込みデ一夕を受信し 前記受信された書き込みデ一夕のうち、 8ビット分の書き込みデータを保持し 前記メモリアレイにおける、 前記書き込み制限行のデータセルに格納されてい る既存データを読み出し、
前記書き込みデ一夕の値が、 前記読み出された既存データの値未満の値である か否かを、 8ビット単位の書き込みデータ毎に判定し、
8ビット単位の書き込みデータのいずれかにおいて、 前記前記書き込みデータ の値が既存データの値未満の塲合には、 前記書き込み制限行の全てのデータセル に対して前記書き込みデータを書き込まない方法。
2 0 . シーケンシャルにアクセスされると共に 1ビッ卜のデータを格納するデ 一夕セルを 1行に 8個有し、 値が減少する特性の書き換え可能データを格納する 書き込み制限行を有する不揮発性のメモリアレイを備え、 メモリアレイに対して 8ビット単位にてデータが書き込まれる半導体記憶装置におけるデータの書き込 み制御方法であって、
前記メモリアレイに書き込むべき、 8ビットの倍数の書き込みデ一夕を受信し 前記受信された書き込みデータのうち、 8ピット分の書き込みデータを保持し 前記メモリアレイにおける、 前記書き込み制限行のデータセルに格納されてい る既存データを読み出し、
前記書き込みデータの値が、 前記読み出された既存データの値より大きな値で あるか否かを、 8ビット単位の書き込みデータ毎に判定し、
8ビット単位の書き込みデータのいずれかにおいて、 前記前記書き込みデータ の値が既存データの値より大きな値の場合には、 前記書き込み制限行の全てのデ —夕セルに対して前記書き込みデータを書き込まない方法。
2 1 . 半導体記憶装置であって、 不揮発性のメモリアレイと、
前記メモリアレイに対するデータの書き込みおよび前記メモリアレイからのデ 一夕の読み出しを制御するリードライトコントローラと、 を備え、
前記リードライ卜コントローラは、
前記メモリアレイに対するデ一夕の書き込みが要求された場合において、 入力 される複数ピットの書き込みデータの値と、 前記複数ピットの書き込みデータを 書き込むべき複数ビッ卜の記憶領域に記憶されている複数ビットの記憶データの 値とを比較し、 前記記憶データの値に対して所定の大小関係を満たしている前記 複数ビットの書き込みデータについては、 前記複数ビットの記憶領域への書き込 みを実行し、 前記大小関係を満たしていない前記複数ビットの書き込みデータに ついては前記複数ビッ卜の記憶領域への書き込みを禁止する
半導体記憶装置。
2 2 . 半導体記憶装置であって、
不揮発性のメモリアレイと、
前記メモリアレイに対するデータの書き込みおよび前記メモリアレイからのデ —夕の読み出しを制御するリ一ドライ卜コントローラと、 を備え、
前記リードライトコントローラは、
前記メモリアレイに対するデータの書き込みが要求された場合において、 入力 される複数ビットの書き込みデータの値と、 前記複数ビットの書き込みデータを 書き込むべき複数ビットの記憶領域に記憶されている複数ビットの記憶データの 値とを、 前記複数ビットの書き込みデータのうち最大ビッ卜から 1ビット単位で 順に比較し、 前記記憶データの各ビッ卜の値に対して所定の大小関係を満たして いると判定されるビッ卜があった場合には、 そのピット以降のビットの書き込み データについて書き込みを実行し、 前記所定の大小関係を満たしていないビット があった場合には、 そのビット以降のビットの書き込みデータについて書き込み を禁止する
半導体記憶装置。
2 3 . 不揮発性のメモリアレイを有する半導体記憶装置の書き込み制御方法で あって、
前記メモリアレイに対するデータの書き込み要求を受信し、
入力される複数ビットの書き込みデータの値と、 前記複数ビットの書き込みデ 一夕を書き込むべき複数ビットの記憶領域に記憶されている複数ビットの記憶デ —夕の値とを比較し、
前記記憶デ一夕の値に対して所定の大小関係を満たしている前記複数ビットの 書き込みデ一夕については、 前記複数ビッ卜の記憶領域への書き込みを実行し、 前記大小関係を満たしていない前記複数ビッ卜の書き込みデ一夕については前記 複数ピッ卜の記憶領域への書き込みを禁止する
半導体記憶装置の書き込み制御方法。
2 4 . 不揮発性のメモリアレイを有する半導体記憶装置の書き込み制御方法で あって、
前記メモリアレイに対するデ一夕の書き込み要求を受信し、
入力される複数ビットの書き込みデ一夕の値と、 前記複数ビットの書き込みデ —夕を書き込むべき複数ビットの記憶領域に記憶されている複数ビットの記憶デ 一夕の値とを、 前記複数ビットの書き込みデ一夕のうち最大ビットから 1ビット 単位で順に比較し、
前記記憶デ一夕の各ビットの値に対して所定の大小関係を満たしていると判定 されるビッ卜があった場合には、 そのビット以降のビッ卜の書き込みデータにつ いて書き込みを実行し、 前記所定の大小関係を満たしていないビットがあった場 合には、 そのビッ卜以降のビッ卜の書き込みデータについて書き込みを禁止する 半導体記憶装置の書き込み制御方法。
2 5 . 不揮発性のメモリアレイを有する半導体記憶装置の書き込みを制御する ためのコンピュータプログラムを格納するコンピュータ読み取り可能媒体であつ て、 前記コンピュータプログラムは、
前記メモリアレイに対するデ"夕の書き込み要求を受信する機能と、 入力される複数ビッ卜の書き込みデータの値と、 前記複数ビットの書き込みデ 一夕を書き込むべき複数ビッ卜の記憶領域に記憶されている複数ピットの記憶デ —夕の値とを比較する機能と、
前記記憶データの値に対して所定の大小関係を満たしている前記複数ビットの 書き込みデータについては、 前記複数ビットの記憶領域への書き込みを実行し、 前記大小関係を満たしていない前記複数ビッ卜の書き込みデータについては前記 複数ビットの記憶領域への書き込みを禁止する機能とを
コンピュータによって実行させるコンピュータ読み取り可能媒体。
2 6 . 不揮発性のメモリアレイを有する半導体記憶装置の書き込みを制御する コンピュータプログラムを格納するコンピュータ読み取り可能媒体であって、 前 記コンピュータプログラムは、
前記メモリアレイに対するデータの書き込み要求を受信する機能と、 入力される複数ビットの書き込みデータの値と、 前記複数ビットの書き込みデ 一夕を書き込むべき複数ビットの記憶領域に記憶されている複数ビットの記憶デ 一夕の値とを、 前記複数ビッ卜の書き込みデ一夕のうち最大ビットから 1ビット 単位で順に比較する機能と、
前記記憶デ一夕の各ビットの値に対して所定の大小関係を満たしていると判定 されるビットがあった場合には、 そのビット以降のビットの書き込みデ一夕につ いて書き込みを実行し、 前記所定の大小関係を満たしていないビットがあった場 合には、 そのビット以降のビットの書き込みデータについて書き込みを禁止する 機能とを
コンピュータによって実行させるコンピュータ読み取り可能媒体。
2 7 . 印刷装置に着脱可能に装着される、 印刷記録材を収容する印刷記録材容 器であって、.
前記印刷記録材を収容する収容部と、
前記印刷記録材の量に関する情報を格納する、 請求の範囲 1〜 1 6、 2 1およ び 2 2のいずれかに記載の半導体記憶装置とを備える印刷記録材容器。
2 8 . 半導体記憶装置であって、
消費材の量に関するデータであって、 値が増大する特性を有する消費材量デ一 夕を格納する不揮発性のメモリアレイと、
前記メモリアレイに格納されるべき、 新規消費材量デ一夕を書き込むデータ書 き込み手段と、
前記メモリアレイから、 既に格納されている既存消費材量データを読み出す読 み出し手段と、
前記新規消費材量デ一夕の値が前記既存消費材量データの値未満の場合には、 前記データ書き込み手段による前記新規消費材量デ一夕の書き込みは行わず、 前 記新規消費材量データの値が前記既存消費材量データの値以上の場合には、 前記 データ書き込み手段による前記新規消費材量デ一夕の書き込を実行する制御部と を備える半導体記憶装置。
2 9 . 印刷装置に着脱可能に装着される、 印刷記録材を収容する印刷記録材容 器であって、
前記印刷記録材を収容する収容部と、 前記印刷記録材の量に関する情報を格納する、 請求の範囲 2 8に記載の半導体 記憶装置とを備える印刷記録材容器。
3 0 . 印刷装置と、 印刷装置に着脱可能に装着される請求の範囲 2 7または 2 9に記載の印刷記録材容器とを備える印刷システムであって、
前記印刷装置は、 前記印刷記録材容器に装着される半導体記憶装置とデータ信 号線、 クロック信号線、 リセット信号線、 正極電源線、 および負極電源線を介し てパス接続されるホスト計算機であって、 印刷装置において消費された印刷記録 材に関する量の情報を前記半導体記憶装置に送信するホスト計算機を備え、 前記印刷記録材容器に装着されている半導体記憶装置は、 受信した印刷記録材 に関する量の情報を前記メモリアレイに格納する
印刷システム。
PCT/JP2006/311050 2005-05-30 2006-05-26 半導体記憶装置 WO2006129779A1 (ja)

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