CN108682441B

CN108682441B - 一种静态sram的读写电路及集成电路

Info

Publication number: CN108682441B
Application number: CN201810379060.7A
Authority: CN
Inventors: 陈柳明; 谢文刚; 吴志远; 邱钧华; 高新军
Original assignee: Shenzhen State Micro Electronics Co Ltd
Current assignee: Shenzhen State Micro Electronics Co Ltd
Priority date: 2018-04-25
Filing date: 2018-04-25
Publication date: 2021-04-30
Anticipated expiration: 2038-04-25
Also published as: CN108682441A

Abstract

本发明属于集成电路技术领域，提供了一种静态SRAM的读写电路及集成电路。其包括控制器：存储器模块，所述存储器模块用于存储读取和写入的数据；数据通路模块，与所述存储器模块连接，用于提供数据通道；暂存器模块，与所述数据通路模块连接，用于暂存读取的数据；数据读取模块，与所述数据通路模块连接，用于输出读取的数据；数据写入模块，与所述数据通路模块连接，用于输入写入的数据；充电模块，与所述数据通路模块连接，对所述数据通路模块进行充电；所述控制器输出控制信号控制所述存储器模块、所述数据通路模块、所述数据读取模块、所述数据写入模块和所述充电模块的打开或关闭，实现对数据的写入和读取。

Description

一种静态SRAM的读写电路及集成电路

技术领域

本发明属于集成电路技术领域，尤其涉及一种静态SRAM的读写电路及集成电路。

背景技术

静态随机存取存储器(Static Random Access Memory，SRAM)是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据，对于提高系统性能非常有帮助。目前在集成电路中，有很多SRAM的数据读取机制，SRAM从高层次上可以划分为两个大类：同步型和异步型。同步SRAM采用一个输入时钟来启动所有数据处理(例如读、写、取消选定等)，而异步SRAM则并不具备时钟输入，且必须监视输入以获取来自控制器的命令，一旦识别出某条命令，异步SRAM将立即加以执行。现有SRAM晶体管子数量较多，功能单一，且控制方式复杂

因此，传统的技术方案中存在晶体管子数量较多，功能单一，且控制方式复杂的问题。

发明内容

本发明的目的在于提供一种静态SRAM的读写电路，旨在解决传统的技术方案中存在的晶体管子数量较多，功能单一，且控制方式复杂的问题。

一种静态SRAM的读写电路，与一控制器连接，包括：

存储器模块，所述存储器模块用于存储读取和写入的数据；

数据通路模块，与所述存储器模块连接，用于提供数据通道；

暂存器模块，与所述数据通路模块连接，用于暂存读取的数据；

数据读取模块，与所述数据通路模块连接，用于输出读取的数据；

数据写入模块，与所述数据通路模块连接，用于输入写入的数据；

充电模块，与所述数据通路模块连接，用于对内部数据线进行充电以提供内部电压；

所述控制器输出控制信号控制所述存储器模块、所述数据通路模块、所述数据读取模块、所述数据读取模块、所述数据写入模块和所述充电模块的打开或关闭，实现对数据的写入和读取。

此外，还提供了一种集成电路，包括：上述的静态SRAM的读写电路。

上述的静态SRAM的读写电路，控制器输出控制信号控制所述存储器模块、所述数据通路模块、所述数据读取模块、所述数据读取模块、所述数据写入模块和所述充电模块的打开或关闭，实现对数据的写入和读取，电路读写简单，所用的晶体管较少。

附图说明

图1为本发明较佳实施例提供的静态SRAM的读写电路结构示意图；

图2为图1所示的静态SRAM的读写电路的示例电路原理图；

图3为本发明较佳实施例提供的静态SRAM的读写电路在数据读取状态时的示例电路原理图；

图4为本发明较佳实施例提供的静态SRAM的读写电路在数据读取状态各个端口的赋值示意图；

图5为本发明较佳实施例提供的静态SRAM的读写电路在数据写入状态时的示例电路原理图；

图6为本发明较佳实施例提供的静态SRAM的读写电路在数据写入状态各个端口的赋值示意图；

图7为本发明较佳实施例提供的静态SRAM的读写电路在充电状态时的示例电路原理图；

图8为本发明较佳实施例提供的静态SRAM的读写电路在充电状态各个端口的赋值示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图1所示，一种静态SRAM的读写电路100，与一控制器200连接，包括：、存储器模块10、数据通路模块20、暂存器模块30、数据读取模块40、数据写入模块50和充电模块60。控制器10输出控制信号控制存储器模块10、数据通路模块20、数据读取模块40、数据写入模块50和充电模块60的打开或关闭，实现对数据的写入和读取。

如图1和图2所示，数据通路模块20、数据读取模块40、数据写入模块50和充电模块60均通过连接器70桥接。其中，连接器70为数据线或集线器。存储器模块10用于存储读取和写入的数据，控制器10通过字选信号控制存储器模块10的打开和关闭，实现对存储器模块10的数据读取和向存储器模块10写入数据，本实施例以单比特存储器为例，对一个比特位的数据的读取和写入及充电状态的工作原理说明，在其他实施例中，可以通过增加外部控制电路对比特位和地址深度进行扩展。其中，存储器模块10包括：反相器P1、反相器P2、MOS管Q1、MOS管Q2；反相器P1的输入端连接MOS管Q1的漏极、反相器P1的输出端连接MOS管Q2的源极，反相器P2的输入端连接MOS管Q2的源极，反相器P2的输出端连接MOS管Q1的漏极，MOS管Q1的栅极和MOS管Q2的栅极的公共端作为存储器模块10的存储控制端WL，MOS管Q1的源极和MOS管Q2的漏极均与数据通路模块20连接，与数据通路模块20形成数据输出和输入通道，以传输读取或写入的数据。

其中，数据通路模块20与存储器模块10连接，用于提供数据传输通道，数据通路模块20与控制器200之间连接有三态门，控制器10通过三态门输出控制信号来控制数据通路模块20的断开或接通，数据通路模块20还作为数据输入和数据输出缓冲模块，数据通路模块20包括输入控制端、反相器P3、反相器P4、MOS管Q3、MOS管Q4、MOS管Q5、MOS管Q6、MOS管Q7、MOS管Q8、MOS管Q9、MOS管Q10和MOS管Q11。具体的，MOS管Q4、MOS管Q5和MOS管Q7；其中，MOS管Q4的栅极、MOS管Q5的栅极和MOS管Q7的栅极均连接输入控制端C，MOS管Q3的栅极、MOS管Q5的漏极、MOS管Q6的漏极、MOS管Q10的源极和MOS管Q11的漏极极均连接MOS管Q1的漏极，MOS管Q3的漏极、MOS管Q4的漏极、MOS管Q6的栅极、MOS管Q7的源极、MOS管Q8的源极和MOS管Q9的漏极均连接MOS管Q2的漏极，MOS管Q3的源极、MOS管Q4的源极、MOS管Q5的源极和MOS管Q6的源极均外接电源，反相器P3的输入端连接输入控制端C，反相器P3的输出端连接MOS管Q8的栅极和MOS管Q10的栅极，反相器P4的输入端连接反相器P3的输出端，反相器P4的输出端连接MOS管Q9的栅极和MOS管Q11的栅极，MOS管Q8的漏极和MOS管Q9的源极作为数据通路模块20的第一端口，MOS管Q10的漏极和MOS管Q11的源极作为数据通路模块20的第二端口。

从存储器模块10读取的数据或向存储器模块10写入的数据均通过数据通路模块20输出或输入，数据通路模块20作为数据读取和数据写入的共用通道，简化了电路结构。

暂存器模块30与数据通路模块20连接，用于暂存读取的数据，从存储器模块10读取的数据在输出的同时会存储在暂存器模块30中，并在读取下一个数据之前保持在暂存器模块30中。暂存器模块30包括MOS管Q12、MOS管Q13、MOS管Q14、MOS管Q15、MOS管Q16；其中，MOS管Q12的栅极、MOS管Q14的栅极、MOS管Q13的漏极和MOS管Q15的漏极均连接数据通路模块20的第一端口，MOS管Q12的漏极、MOS管Q14的漏极、MOS管Q13的栅极和MOS管Q15的栅极均连接数据通路模块20的第二端口，MOS管Q12的源极和MOS管Q13源极外接电源，MOS管Q14的源极和MOS管Q15源极连接MOS管Q16的漏极，MOS管Q16的源极接地，MOS管Q16的栅极连接数据读取模块40，通过反相器P5连接输出使能端CN。

数据读取模块40与数据通路模块20连接，用于输出读取的数据，数据读取模块40包括：输出使能端CN、数据输出端DATAOUT、反相器P5、反相器P6、反相器P7、反相器P8、第一与门A1、第二与门A2、MOS管Q17和MOS管Q18；反相器P5的输入端作为数据读取模块40的输出使能端CN，反相器P5的输出端分别连接第一与门A1的第二输入端和第二与门A2的第二输入端，第一与门A1的第一输入端通过反相器P6连接数据通路模块20连接，第二与门A2的第一输入端通过反相器P7连接数据通路模块20连接，第一与门A1的输出端连接MOS管Q17的控制端，第二与门A2的输出端通过反相器P8连接MOS管Q18的控制端，MOS管Q17的输入端外接接电源，MOS管Q17的输出端接MOS管Q18的输入端，MOS管Q18的输出端接地，MOS管Q17的输出端和MOS管Q18的输入端的共接端作为数据读取模块40的数据输出端DATAOUT。

数据写入模块50与数据通路模块20连接，用于输入写入的数据；数据写入模块50包括反相器P9、反相器P10、第一或门O1、第二或门O2、MOS管Q19、MOS管Q20；反相器P9的输入端作为数据写入模块50的数据写入端DATAIN，反相器P10的输入端作为数据写入模块50的写入使能端WEN，第一或门O1的第一输入端连接反相器P10的输出端，第一或门O1的第二输入端连接反相器P9的输入端，第二或门O2的第一输入端连接反相器P9的输出端，第二或门O2的第二输入端连接反相器P10的输出端，第一或门O1的输出端连接MOS管Q19的栅极，MOS管Q19的源极连接数据通路模块20，MOS管Q19的漏极接地，第二或门O2的输出端连接MOS管Q20的栅极，MOS管Q20的源极连接数据通路模块20，MOS管Q20的漏极接地。

充电模块60与数据通路模块20连接，用于对所述数据通路模块20进行充电充电模块60包括反相器P11、MOS管Q21、MOS管Q22和MOS管Q23；反相器P11的输入端作为充电模块60的充电控制端PRECHARGE外接充电控制信号，反相器P11的输出端分别与MOS管Q21的栅极、MOS管Q22的栅极和MOS管Q23的栅极连接，MOS管Q21的源极和MOS管Q22的源极连接电源，MOS管Q21的漏极和MOS管Q22的漏极连接数据通路模块20，MOS管Q22的源极和MOS管Q23的漏极连接数据通路模块20。

以下详细说明本发明提供的静态SRAM的读写电路的工作原理：

静态SRAM的读写电路100总共可以分为三个工作状态，分别为数据读状态、数据写状态和充电状态。

如图3所示，当处于数据读状态时，控制器10向存储控制端WL和输入控制端C输出高电平脉冲，控制存储器模块10、数据通路模块20打开，当数据从存储器模块10经数据通路模块20里面读取出来后，控制器10向存储控制端WL和输入控制端C输出低电平，使存储器模块10、数据通路模块20关闭，数据通路模块20输出的数据需要经过暂存器模块30暂存，然后再经过数据读取模块40把数据从数据输出端DATAOUT读取出去。本实施例以假设存储器模块10里面存储的数据为0为例，控制器10对各个的端口赋值如下：当对存储器模块10的数据读取时，WL＝1，C＝1，PRECHARGE＝0，DATAIN＝X(0或1)，WEN＝0，CN＝1。当从存储器模块10经数据通路模块20里面读取出来后，需要将数据保持在暂存器模块30，此时各个端口的赋值为WL＝0，C＝0，PRECHARGE＝0，DATAIN＝X(0或1)，WEN＝0，CN＝0。其所对应的波形图如图4所示，最后输出的值0从数据输出端DATAOUT输出出去。

如图5所示，当处于数据写状态时，控制器10向写入使能端WEN、存储控制端WL及输入控制端C同时输入高电平脉冲，数据通过数据写入模块50的数据写入端DATAIN输入后，再进入通过数据通路模块20后存储在到存储器模块10中，当写入使能端WEN，写入使能端WL及输入控制端C为低电平之后，数据就锁存在存储器模块10中。此时，各个端口的赋值为：WL＝1，C＝1，PRECHARGE＝0，DATAIN＝data(为需存储的值)，WEN＝1，CN＝1。当各个端口的赋值为WL＝0，C＝0，PRECHARGE＝1，DATAIN＝X(0或1)，WEN＝0，CN＝1时，数据完成锁存在存储器模块10中。其对应的波形如图6所示。

如图7所示，当处于充电状态时，充电模块60的充电控制端PRECHARGE输入高电平，与充电模块60连接的连接器70都被拉为高电平，数据通路模块20的输入控制端C输入低电平，即三态门关闭，存储器模块10的写入使能端WL输入低电平，数据线与数据通路模块20不接通，存储器模块10的数据不受数据通路模块20数据输入的影响，同时，数据通路模块20中的MOS管Q4、MOS管Q5、MOS管Q7导通，数据通路模块20的数据线拉为高电平脉冲，整个数据通路模块20处于高电平充电状态。此时，电路各个端口的赋值为WL＝0，C＝0，PRECHARGE＝1，DATA＝X(0或1)，WEN＝0，CN＝1。其所对应的波形如图8所示。

综上所述，本发明提供了一种静态SRAM的读写电路100，包括：控制器200、存储器模块10、数据通路模块20、暂存器模块30、数据读取模块40、数据写入模块50和充电模块60。控制器10输出控制信号控制存储器模块10、数据通路模块20、数据读取模块40、数据写入模块50和充电模块60的打开或关闭，实现对数据的写入和读取，电路读写简单，所用的晶体管较少。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种静态SRAM的读写电路，与一控制器连接，其特征在于，包括：

存储器模块，所述存储器模块用于存储读取和写入的数据；

充电模块，与所述数据通路模块连接，用于对所述数据通路模块进行充电；

所述控制器输出控制信号控制所述存储器模块、所述数据通路模块、所述数据读取模块、所述数据写入模块和所述充电模块的打开或关闭，实现对数据的写入和读取；

所述数据通路模块与所述控制器之间连接有三态门，所述控制器通过所述三态门输出控制信号控制所述数据通路模块打开或关闭；

所述数据写入模块包括数据写入端、写入使能端、第五反相器、第六反相器、第一或门、第二或门、第三MOS管、第四MOS管；

所述第五反相器的输入端作为所述数据写入模块的数据写入端，所述第六反相器的输入端作为所述数据写入模块的写入使能端，所述第一或门的第一输入端连接所述第六反相器的输出端，所述第一或门的第二输入端连接所述第五反相器的输入端，所述第二或门的第一输入端连接所述第五反相器的输出端，所述第二或门的第二输入端连接所述第六反相器的输出端，所述第一或门的输出端连接所述第三MOS管的栅极，所述第三MOS管的源极连接所述数据通路模块，所述第三MOS管的漏极接地，所述第二或门的输出端连接所述第四MOS管的栅极，所述第四MOS管的源极连接所述数据通路模块，所述第四MOS管的漏极接地。

2.如权利要求1所述的静态SRAM的读写电路，其特征在于，所述数据读取模块包括：输出使能端、数据输出端、第一反相器、第二反相器、第三反相器、第四反相器、第一与门、第二与门、第一MOS管和第二MOS管；

所述第一反相器的输入端作为所述输出使能端接入控制信号，所述第一反相器的输出端分别连接所述第一与门的第二输入端和所述第二与门的第二输入端，所述第一与门的第一输入端通过所述第二反相器连接所述数据通路模块连接，所述第二与门的第一输入端通过所述第三反相器连接所述数据通路模块连接，所述第一与门的输出端连接所述第一MOS管的控制端，所述第二与门的输出端通过所述第四反相器连接所述第二MOS管的控制端，所述第一MOS管的输入端外接接电源，所述第一MOS管的输出端接所述第二MOS管的输入端，所述第二MOS管的输出端接地，所述第一MOS管的输出端和所述第二MOS管的输入端的共接端作为所述数据输出端。

3.如权利要求1所述的静态SRAM的读写电路，其特征在于，所述充电模块包括充电控制端、第七反相器、第五MOS管、第六MOS管和第七MOS管；

所述第七反相器的输入端作为充电模块包的充电控制端外接充电控制信号，所述第七反相器的输出端分别与所述第五MOS管的栅极、所述第六MOS管的栅极和所述第七MOS管的栅极连接，所述第五MOS管的源极和所述第六MOS管的源极连接电源，所述第五MOS管的漏极和所述第六MOS管的漏极连接所述数据通路模块，所述第六MOS管的源极和所述第七MOS管的漏极连接所述数据通路模块。

4.如权利要求1所述的静态SRAM的读写电路，其特征在于，所述暂存器模块在读取下一个数据之前，将当前读取的数据保持在所述暂存器模块中。

5.如权利要求1至4任意一项所述的静态SRAM的读写电路，其特征在于，所述存储器模块为比特存储器，所述控制器通过字选信号控制所述存储器模块的输入或输出。

6.如权利要求1所述的静态SRAM的读写电路，其特征在于，所述存储器模块在字选信号为下降沿时完成锁存。

7.如权利要求1所述的静态SRAM的读写电路，其特征在于，当处于充电状态的时，所述存储器模块与所述数据通路模块关闭，所述存储器模块中的数据不受所述数据通路模块输出的数据的影响。

8.一种集成电路，其特征在于，包括：如权利要求1至7任意一项所述的静态SRAM的读写电路。