TWI405206B - The low voltage content can be addressed by the memory of the read and compare circuit - Google Patents

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TWI405206B TW097147568A TW97147568A TWI405206B TW I405206 B TWI405206 B TW I405206B TW 097147568 A TW097147568 A TW 097147568A TW 97147568 A TW97147568 A TW 97147568A TW I405206 B TWI405206 B TW I405206B
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Description

低電壓內容可定址記憶體之讀取與比對電路
本發明係有關一種邏輯電路，特別是指一種低電壓內容可定址記憶體之讀取與比對電路。
內容可定址記憶體除了可以儲存資料外，還具有資料比對之功能，故其記憶體細胞元中除了可讀寫之記憶電路外，尚具備比對用的電晶體。記憶體陣列中儲存的資料在同一時間和外部輸入之搜尋資料做比對，如此大量的平行式比對可以達到速度快之優點，但卻伴隨著功率消耗過大之缺點所在。
而在目前之技術中，請参閱第一圖為先前技術之位元線架構，如圖所示，在記憶體細胞元10中，若節點n1為邏輯1，節點n2為邏輯0，當執行讀取時字組線WLv為邏輯1，而位元線BL及BLn為邏輯1，節點n2會因為分壓而導致些微電壓準位上升，雜訊容忍度(Static Noise Margin)因此下降，使得儲存之值容易受外界雜訊影響穩定度，當雜訊超過容忍度時，儲存之值將受到破壞。
而另一問題則是漏電流的影響，若記憶體細胞元10中節點n1儲存邏輯為1，節點n2儲存邏輯為0，節點n3儲存邏輯為0，節點n4儲存邏輯為1，而記憶體細胞元12中節點n1及n3儲存邏輯為0，在執行讀取動作時，字組線WLv邏輯為1，位元線BL和BLn為邏輯1但為浮接狀態，位元線BL會因為記憶體細胞元12中電晶體122產生的漏電流使得電壓準位下降，產生錯誤的結果。
另一種則為先前技術之NOR型比對線電路，如第二圖所示，記憶體細胞元20在低電壓下執行讀取時，此記憶體細胞元也存在 第一圖中所示之雜訊容忍度和位元線漏電之問題，此電路另一問題則為比對線ML會受到漏電流的影響，若在記憶體細胞元20中n1儲存值為邏輯1，n2儲存值為邏輯0，搜尋線SL為邏輯1，搜尋線SLn為邏輯0，則電晶體201和204為導通狀態，而電晶體202和203則為截止狀態，比對線ML的電壓準位會受到電晶體202及203的漏電流所影響而下降，產生錯誤之結果。
有鑑於此，本發明遂針對上述習知技術之缺失，提出一種低電壓內容可定址記憶體之讀取與比對電路，以有效克服上述之該等問題。
本發明之主要目的在提供一種低電壓內容可定址記憶體之讀取與比對電路，係利用記憶體細胞元中儲存資料控制讀取電路的電晶體閘極端將值讀取，而並非直接讀取細胞儲存之值，如此可以提升記憶體細胞元儲存值在讀取時之雜訊容忍度，使細胞元更穩定。
本發明之另一目的在提供一種低電壓內容可定址記憶體之讀取與比對電路，係使用堆疊(Stack)電晶體之技巧，升高電晶體臨界電壓，降低未讀取細胞元產生之位元線漏電流，使得位元線(Bit－Line)較不受漏電流之影響。
本發明之再一目的在提供一種低電壓內容可定址記憶體之讀取與比對電路，係為利用堆疊(Stack)電晶體技巧，升高電晶體臨界電壓，降低記憶體細胞元之比對線漏電流，使得比對線(Match－Line)較不受漏電流影響。
本發明之又一目的在提供一種低電壓內容可定址記憶體之讀取與比對電路，係針對速度需求或是低功率需求，可讓使用者自行選擇。
為達上述之目的，本發明提供一種低電壓內容可定址記憶體 之讀取與比對電路，係由一寫入電路，其係為執行寫入之輸入動作並儲存訊號，一二元/三元設定電路係控制比對信號之傳輸，一讀取電路，係連結寫入電路，將藉由讀取電路讀取細胞元中儲存的邏輯訊號，一比對電路，係包含有資料比對電路、二元/三元傳輸電路及比對輸出電路，將與連接寫入電路和二元/三元設定電路，且於已儲存之資料與外部輸入之搜尋資料進行比對。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
由於先前技術中並無能夠真正操作在次臨界電壓(sub－threshold)的內容可定址記憶體，為了能在次臨界電壓操作勢必要將原本的記憶體細胞元電路作改變，其所佔的面積也是一大考量重點，因此我們在穩定度、可靠度和面積之間做最佳化的設計。
請参閱第三圖為本發明之NAND型與NOR型三元內容可定址記憶體細胞元圖，如圖所示，本發明為一種低電壓內容可定址記憶體之讀取與比對電路，其中31為NAND型三元內容可定址記憶體細胞元，其係一寫入電路30，係為執行寫入之輸入動作，執行時，寫字組線WWL為邏輯1，若要儲存邏輯0，則寫值位元線WBL0為邏輯0，寫值位元線WBLn0為邏輯1，節點n1會變成邏輯0，節點n2則變成邏輯1；若要儲存邏輯1，則寫值位元線WBL0為邏輯1，寫值位元線WBLn0為邏輯0，節點n1會變成邏輯1，節點n2則變成邏輯0。再由一二元/三元設定電路40，其係控制比對信號之傳輸，若是儲存二元(Binary)值，則遮罩寫值位元線WBLX0為邏輯1，遮罩寫值位元線WBLXn0為邏輯0，此節點n3會變成邏輯1，而節點n4會變成邏輯0；若是要儲存三元(Ternary)值，則遮罩寫值位元線WBLX0為邏輯0，遮罩寫值位 元線WBLXn0為邏輯1，此節點n3會變成邏輯0，而節點n4會變成邏輯1。此後經由一讀取電路50，係連接寫入電路30，可將藉由讀取電路讀取細胞元中儲存之信號資料，係功能為讓讀位元線感測出記憶體細胞元內所儲存之值，此電路一端為讀位元線，另一端為虛接地，由讀字組線和記憶體細胞元儲存值控制讀位元線和虛接地是否短路。當執行讀取動作時，讀字組線RWL為邏輯1，RWLn為邏輯0，讀位元線RBL0為邏輯1並處於浮接狀態，若節點n2為邏輯0，讀位元線RBL0則維持在邏輯1；若節點n2為邏輯1，讀位元線RBL0則會漏電(dis－charge)至邏輯0。因此將讀取電路50獨立出來，可以使得讀取時儲存之值不會受到讀位元線的影響，雜訊容忍度和儲值(Hold)狀態一樣。請参閱第四圖為本發明之NAND型三元細胞元讀取波形圖，如圖所示，假設節點n2儲存邏輯0，讀字組線RWL為邏輯1時，節點n2不會有電壓準位漂移之現象，而是維持原本的穩定度，圖中x表示節點n2之電壓準位不會有虛線之上升情形。若不是對此細胞元讀取，則讀字組線RWL為邏輯0，RWLn為邏輯1，讀取電路50係為兩疊接之電晶體，一為讀字組線控制之N型電晶體，另一為由儲存值控制之N型電晶體，因此會產生堆疊效應導致讀字組線控制之N型電晶體臨界電壓上升，使得此細胞元讀取電路之漏電流得以減少，因此在浮接狀態的讀位元線RBL0也較不會受到未讀取細胞元的漏電流影響正確性。而第五、六圖分別為本發明之NAND型三元細胞元中讀取電路圖及NAND型三元細胞元中讀取電路之波形圖，如圖所示，假設n2儲存值為邏輯「1」，當讀字組線RWL為邏輯「0」時，RWLn為邏輯1，節點m1會有些許電壓準位上升，因基底效應造成電晶體502臨界電壓值(Vth)上升，如此可減少電晶體502產生的漏電流。
再經由一比對電路60，其係連接寫入電路30並將已儲存之 資料與比對電路60之搜尋資料進行比對，而此電路包含有資料比對電路602，其係功能為記憶體細胞元儲存值和搜尋線作比對，而資料比對電路602和搜尋線及儲存值連接，並將比對完之結果傳送至二元/三元傳輸電路604，因資料比對電路係為兩個傳輸閘，兩傳輸閘裡電晶體之閘極端為記憶體細胞元儲存值控制，源極端連接搜尋線，兩傳輸閘汲極端互連，互連節點為比對結果，二元/三元傳輸電路604，其係一端連接資料比對電路602之結果，兩個端點連接二元/三元設定電路40，一端則連接比對輸出電路606，二元/三元傳輸電路功能為控制資料比對電路602之結果是否傳遞到比對輸出電路606，以及比對輸出電路606，其係一端連接到二元/三元傳輸電路604，另一端則連接到比對線，而比對輸出電路功能為控制細胞元連接於比對線上之電晶體是否導通。因而在執行比對動作時，假如儲存二元值，則節點n3為邏輯1，節點n4為邏輯0，搜尋線SL0和SLn0則是欲搜尋的值，要搜尋邏輯1時，搜尋線SL0為邏輯1，而SLn0為邏輯0，若節點n1為邏輯1，節點n5變為邏輯1，訊號傳遞到節點n6也會變成邏輯1。
第七、八圖分別為本發明之NAND型三元細胞元之資料比對電路、二元/三元傳輸電路及比對輸出電路圖及NAND型三元細胞元之資料比對電路、二元/三元傳輸電路及比對輸出電路之波形圖，如圖所示，比對輸出電路606在比對結果下為導通，代表此位元符合(Match)搜尋值；比對輸出電路606在比對結果下為截止，代表此位元未符合(Mismatch)搜尋值。若是儲存三元值，代表節點n3為邏輯0，節點n4為邏輯1，則節點n6與節點n5無關，節點n6之邏輯值為1，比對輸出電路606在比對結果下為導通，代表此位元符合搜尋值。最後一比對線預充電電路70，係可供比對線電路充電，如第三圖所示。而NAND型細胞元與比對線 細胞元與比對線預充電電路70係能組成動態NAND型比對線電路，NOR型細胞元與比對線預充電電路70能組成動態NOR型比對線電路，亦可將NAND型細胞元與NOR型細胞元及比對線預充電電路70組成動態NAND-NOR型或AND-NOR型之比對線電路。而本發明不僅只有以上之電路還更包含有寫入/讀取/搜尋緩衝器及位址解碼器。
第三圖中32為本發明之NOR型三元內容可定址記憶體細胞元圖，第九圖為發明之NOR型三元細胞元之資料比對電路、二元/三元傳輸電路及比對輸出電路圖，如圖所示，一寫入電路80，係為執行寫入之動作，執行時，寫值字組線WWL為邏輯1，若要儲存邏輯0，則寫值位元線WBL1為邏輯0，寫值位元線WBLn1為邏輯1，節點n8會變成邏輯1，節點n7則變成邏輯0；若要儲存邏輯1，則寫值位元線WBL1為邏輯1，寫值位元線WBLn1為邏輯0，節點n8會變成邏輯0，節點n7則變成邏輯1。再由一二元/三元設定電路90，其係控制比對信號之傳輸，若是儲存二元(Binary)值，則遮罩寫值位元線WBLX1為邏輯1，遮罩寫值位元線WBLXn1為邏輯0，此節點n9會變成邏輯1，而節點n10會變成邏輯0；若是要儲存三元(Ternary)值，則遮罩寫值位元線WBLX1為邏輯0，遮罩寫值位元線WBLXn1為邏輯1，此節點n9會變成邏輯0，而節點n10會變成邏輯1。此後經由一讀取電路100，係連接寫入電路80，可將藉由讀取電路讀取細胞元儲存之信號資料。當執行讀取動作時，讀字組線RWL為邏輯1，RWLn為邏輯0，讀位元線RBL1為邏輯1且為浮接，若節點n8為邏輯0，讀位元線RBL1則維持在邏輯1；若節點在n8為邏輯1，讀位元線RBL1則會漏電(dis-charge)至邏輯0。
再經由一比對電路110，其係連接寫入電路80並將已儲存之資料與比對電路110之搜尋資料進行比對，而此電路包含有資料 比對電路1102，其係功能為記憶體細胞元儲存值和搜尋線作比對，而資料比對電路1102和搜尋線(SL1、SLn1)及儲存值連接，並將比對完之結果傳送至二元/三元傳輸電路1104，因資料比對電路係為兩個傳輸閘，兩傳輸閘裡電晶體之閘極端為細胞元儲存值控制，源極端連接搜尋線，兩傳輸閘汲極端互連，互連節點為比對結果，二元/三元傳輸電路1104，其係一端連接資料比對電路1102之結果，兩個端點連接二元/三元設定電路90，一端則連接比對輸出電路1106，二元/三元傳輸電路1104功能為控制資料比對電路1102之結果是否傳遞到比對輸出電路1106，以及比對輸出電路1106，其係一端連接到二元/三元傳輸電路1104，另一端則連接到比對線，而比對輸出電路功能為控制細胞元連接於比對線上電晶體是否導通。而執行比對動作時，若是儲存二元值，則節點n9為邏輯1，節點n10為邏輯0，搜尋線SL1和SLn1則是欲比對的值，要比對邏輯1時，搜尋線SL1為邏輯1，而搜尋線SLn1為邏輯0，若節點n7為邏輯1，節點n11變成邏輯0，訊號傳遞到節點n12，因此節點n12也會變成邏輯0。
第九、十圖分別為發明之NOR型三元細胞元之資料比對電路、二元/三元傳輸電路及比對輸出電路圖及NOR型三元細胞元之資料比對電路、二元/三元傳輸電路及比對輸出電路之波形圖，如圖所示，比對輸出電路1106在比對結果下為截止，代表此位元符合(Match)搜尋值；若是儲存二元值，節點n3為邏輯1，節點n4為邏輯0，當比對結果節點n5變邏輯1時，節點n6也隨之變成邏輯1，比對輸出電路1106在比對結果下為導通，表示此位元未符合(Mismatch)搜尋值。若是儲存三元值，代表節點n3為邏輯0，節點n4為邏輯1，則節點n6便和節點n5無關，節點n6的邏輯值為0，比對輸出電路1106在比對結果下為截止，代表此位元符合搜尋值。在第九圖所示是運用了堆疊電晶體的技巧，當此位 元符合搜尋值時，節點n6為邏輯「0」，節點m1為邏輯「1」，因此電晶體1107受到堆疊效應(stacking effect)影響使得臨界電壓(Vth)上升，電晶體1107的漏電流得以減少，比對線ML較不受記憶體細胞元連接於比對線上之電晶體漏電流影響。
因電晶體的大小可依應用不同而做最佳化設計，並讓彼此互不影響。依需求本發明也可以改成二元內容可定址記憶體，請閱第十一圖為本發明之NAND型二元內容可定址記憶體細胞元圖，如圖所示，有一寫入電路120，讀取電路130，比對電路140，係含有資料比對電路1402及比對輸出電路1404，然讀、寫操作與第三圖31一樣，惟獨比對稍有不同，此二元記憶體細胞元沒有第三圖31中之二元/三元設定電路，而此圖中之節點n5的操作情形和第三圖中n5一樣，當節點n5為邏輯「1」，1404為導通狀態，代表此位元符合搜尋值，反之則代表未符合搜尋值。第十二圖為本發明之NOR型二元內容可定址記憶體細胞元圖，如圖所示，有一寫入電路150，讀取電路160，比對電路170，係含有資料比對電路1702及比對輸出電路1704，而讀、寫操作與第三圖32一樣，在比對的部份，此二元記憶體細胞元沒有第三圖中之二元/三元設定電路，而此圖中節點n5的操作情形和第三圖中節點n11一樣，當節點n5為邏輯「0」，比對輸出電路1704中之N型電晶體為截止狀態，代表此位元符合搜尋值，反之則代表未符合搜尋值。
NAND型細胞元可適用於NAND型比對線(NAND－type Match－Line)和AND型比對線(AND－type Match－Line)電路，請参閱第十三圖為本發明之第一應用實施例，如圖所示，NAND型記憶體細胞元180可為第三圖中31或第十一圖，而比對輸出電路1802可為第七、十一圖中之比對輸出電路606及1404，在預充電(pre－charge)狀態下，比對線預充電電路70中之控制線clk為邏輯0，節點n1為邏輯1，節點n2為邏輯0，比對輸出電路1802 中之電晶體由此位元比對是否符合搜尋值來決定狀態為導通或截止，若此位元符合搜尋值，比對輸出電路1802中相對應的電晶體為導通，反之則為截止；在求值(evaluate)狀態下，控制線clk為邏輯1，若比對輸出電路1802中全部位元均符合搜尋值，節點n1會漏電至邏輯0，節點n2轉態成邏輯1，若比對輸出電路1802中至少一位元未符合搜尋值，則節點n1和n2均維持在預充電的邏輯狀態。
而NOR型細胞元可適用於NOR型比對線路電路，請参閱第十四圖為本發明之第二應用實施例，如圖所示，NOR型記憶體細胞元190可為第三圖中32或第十二圖，而比對輸出電路1902可為第九、十二圖中之比對輸出電路1106及1704，而在預充電狀態下，控制線clk為邏輯0，節點n1為邏輯1，比對輸出電路1902中之電晶體由該位元比對是否符合搜尋值來決定狀態為導通或截止，若此位元符合搜尋值，比對輸出電路1902中相對應的電晶體為截止，反之則導通；在求值狀態下，控制線clk為邏輯1，節點n2為邏輯0，若全部位元均符合搜尋值，節點n1會維持在邏輯1，若NOR型記憶體細胞元190中至少一位元未符合搜尋值，則節點n1漏電至邏輯0。
然，在NAND型細胞元和NOR型細胞元也可混合用於同一條比對線，請参閱第十五圖為本發明之第三應用實施例，如圖所示，NAND型記憶體細胞元群組200可為第十三圖所示，NOR型記憶體細胞元群組210可為第十四圖所示，在預充電狀態下，控制線clk為邏輯0，節點n1為邏輯1，節點n2為邏0，節點n3為邏輯1，節點n5為邏輯0，NAND型記憶體細胞元群組200和NOR型記憶體細胞元群組210同時進行位元比對動作；在求值狀態下，控制線clk為邏輯1，若NAND型記憶體細胞元群組200全部位元均命中，則節點n2轉態成邏輯1，反之則維持邏輯0， 節點n5也為邏輯0，當節點n2轉態成邏輯1時，節點n4變成邏輯0，若NOR型記憶體細胞元群組210全部位元命中，則節點n3維持在邏輯1，而節點n5也為邏輯1，若至少有一位元未命中，則節點n3漏電至邏輯0，節點n5轉變為邏輯0。
第十六圖為本發明之NAND型細胞元實現於二元/三元內容可定址記憶體電路圖，如圖所示，NAND型比對線電路220為第十三圖之架構，並有位址解碼器230係是產生控制線WWL、RWL及RWLn以及寫入/讀取/搜尋緩衝器240所組成，而寫入/讀取/搜尋緩衝器240在執行寫入與搜尋時，將外部訊號送進記憶胞內中；執行讀取時，寫入/讀取/搜尋緩衝器240將細胞中儲存之值送到外部，而操作方式皆以上述所述之一樣。而第十七圖為本發明之NOR型細胞元實現於二元/三元內容可定址記憶體電路圖，如圖所示，NOR型比對線電路250為第十四圖之架構，同樣也有位址解碼器260係是產生控制線WWL、RWL及RWLn以及寫入/讀取/搜尋緩衝器270所組成，而寫入/讀取/搜尋緩衝器270在執行寫入與搜尋時，將外部訊號送進記憶胞內中；執行讀取時，寫入/讀取/搜尋緩衝器270將記憶胞中儲存之值送到外部，而操作皆以上述所述之。第十八圖為本發明之NAND型細胞元和NOR型細胞元實現於二元/三元內容可定址記憶體電路圖，如圖所示，NAND－NOR型比對線電路280為第十五圖之架構，同樣有位址解碼器290與寫入/讀取/搜尋緩衝器300，操作方式均與上述一樣。
綜合上述，本發明的優點在於可在低電壓系統中達到低功率之成效，且針對不同應用時，分別對讀、寫及比對之子電路做最佳化，以解決漏電流及雜訊容忍度之問題。
唯以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍。故即凡依本發明申請範圍所述之特徵及精神所為之均等變化或修飾，均應包括於本發明之申請專利範圍內。
10‧‧‧記憶體細胞元
12‧‧‧記憶體細胞元
122‧‧‧電晶體
20‧‧‧記憶體細胞元
201‧‧‧電晶體
202‧‧‧電晶體
203‧‧‧電晶體
204‧‧‧電晶體
30‧‧‧寫入電路
31‧‧‧NAND型內容可定址記憶體細胞元
32‧‧‧NOR型內容可定址記憶體細胞元
40‧‧‧二元/三元設定電路
50‧‧‧讀取電路
502‧‧‧電晶體
60‧‧‧比對電路
602‧‧‧資料比對電路
604‧‧‧二元/三元傳輸電路
606‧‧‧比對輸出電路
n1‧‧‧節點
n2‧‧‧節點
n3‧‧‧節點
n4‧‧‧節點
n5‧‧‧節點
n6‧‧‧節點
n7‧‧‧節點
n8‧‧‧節點
n9‧‧‧節點
n10‧‧‧節點
n11‧‧‧節點
n12‧‧‧節點
70‧‧‧比對線預充電電路
80‧‧‧寫入電路
90‧‧‧二元/三元設定電路
100‧‧‧讀取電路
110‧‧‧比對電路
1102‧‧‧資料比對電路
1104‧‧‧二元/三元傳輸電路
1106‧‧‧比對輸出電路
1107‧‧‧電晶體
120‧‧‧寫入電路
130‧‧‧讀取電路
140‧‧‧比對電路
1402‧‧‧資料比對電路
1404‧‧‧比對輸出電路
150‧‧‧寫入電路
160‧‧‧讀取電路
170‧‧‧比對電路
1702‧‧‧資料比對電路
1704‧‧‧比對輸出電路
180‧‧‧NAND型記憶體細胞元
1802‧‧‧比對輸出電路
190‧‧‧NOR型記憶體細胞元
1902‧‧‧比對輸出電路
200‧‧‧NAND型記憶體細胞元群組
210‧‧‧NOR型記憶體細胞元群組
220‧‧‧NAND型比對線電路
230‧‧‧位址解碼器
240‧‧‧寫入/讀取/搜尋緩衝器
250‧‧‧NOR型比對線電路
260‧‧‧位址解碼器
270‧‧‧寫入/讀取/搜尋緩衝器
280‧‧‧NAND－NOR型比對線電路
290‧‧‧位址解碼器
300‧‧‧寫入/讀取/搜尋緩衝器
第一圖為先前技術之位元線架構圖。
第二圖為先前技術之NOR型比對線電路圖。
第三圖為本發明之NAND型與NOR型三元內容可定址記憶體細胞元圖。
第四圖為本發明之NAND型三元細胞元讀取波形圖。
第五圖為本發明之NAND型三元細胞元中讀取電路圖。
第六圖為本發明之NAND型三元細胞元中讀取電路之波形圖。
第七圖為本發明之NAND型三元細胞元之資料比對電路、二元/三元傳輸電路及比對輸出電路圖。
第八圖為本發明之NAND型三元細胞元之資料比對電路、二元/三元傳輸電路及比對輸出電路之波形圖。
第九圖為本發明之NOR型三元細胞元之資料比對電路、二元/三元傳輸電路及比對輸出電路圖。
第十圖為本發明之NOR型三元細胞元之資料比對電路、二元/三元傳輸電路及比對輸出電路之波形圖。
第十一圖為本發明之NAND型二元內容可定址記憶體細胞元圖。
第十二圖為本發明之NOR型二元內容可定址記憶體細胞元圖。
第十三圖為本發明之第一應用實施例。
第十四圖為本發明之第二應用實施例。
第十五圖為本發明之第三應用實施例。
第十六圖為本發明之NAND型細胞元實現於二元/三元內容可定址記憶體電路圖。
第十七圖為本發明之NOR型細胞元實現於二元/三元內容可定址記憶體電路圖。
第十八圖為本發明之NAND型細胞元和NOR型細胞元實現於二元/三元內容可定址記憶體電路圖。
30‧‧‧寫入電路
40‧‧‧二元/三元設定電路
50‧‧‧讀取電路
60‧‧‧比對電路
602‧‧‧資料比對電路
604‧‧‧二元/三元傳輸電路
606‧‧‧比對輸出電路
70‧‧‧比對線預充電電路
80‧‧‧寫入電路
90‧‧‧二元/三元設定電路
100‧‧‧讀取電路
110‧‧‧比對電路
1102‧‧‧資料比對電路
1104‧‧‧二元/三元傳輸電路
1106‧‧‧比對輸出電路
31‧‧‧NAND型內容可定址記憶體細胞元
32‧‧‧NOR型內容可定址記憶體細胞元
n1‧‧‧節點
n2‧‧‧節點
n3‧‧‧節點
n4‧‧‧節點
n5‧‧‧節點
n6‧‧‧節點
n7‧‧‧節點
n8‧‧‧節點
n9‧‧‧節點
n10‧‧‧節點
n11‧‧‧節點
n12‧‧‧節點

Claims (12)

  1. 一種低電壓內容可定址記憶體之讀取與比對電路，包括：一寫入電路，係為執行寫入之輸入；一二元/三元設定電路，其係控制比對信號之傳輸；一讀取電路，係連結該寫入電路，將藉由該讀取電路讀取細胞元儲存之信號資料，該讀取電路係為兩疊接之電晶體，一為讀字組線控制之N型電晶體(NMOS：N型金屬氧化半導體)，另一為由細胞元儲存值控制之N型電晶體；以及一比對電路，係連接該寫入電路並且將已儲存之資料與該比對電路之搜尋資料進行比對。
  2. 如申請專利範圍第1項所述之低電壓內容可定址記憶體之讀取與比對電路，其中該讀取電路係為讀位元線感測出細胞元內所儲存之值，該讀取電路一端為讀位元線，另一端為虛接地，由字組線(word-line)和細胞元儲存值控制讀位元線和虛接地是否短路。
  3. 如申請專利範圍第1項所述之低電壓內容可定址記憶體之讀取與比對電路，其中該比對電路係包含資料比對電路、二元/三元傳輸電路及比對輸出電路。
  4. 如申請專利範圍第3項所述之低電壓內容可定址記憶體之讀取與比對電路，其中該資料比對電路之功能為細胞儲存值和搜尋線作比對，該資料比對電路和搜尋線及儲存值連接，並將比對完之結果傳送至該二元/三元傳輸電路。
  5. 如申請專利範圍第3項所述之低電壓內容可定址記憶體之讀取與比對電路，其中該二元/三元傳輸電路之一端連接該資料比對電路之結果，兩個端點連接該二元/三元設定電路，一端連接該比對輸出電路；該二元/三元傳輸電路功能為控制該資料比對電路之結果是否傳遞到該比對輸出電路。
  6. 如申請專利範圍第3項所述之低電壓內容可定址記憶體之讀取與比對電路，其中該比對輸出電路之一端連接到該二元/三元傳輸電路，另一端接到比對線，該比對輸出電路功能為控制比對線上電晶體是否導通。
  7. 如申請專利範圍第3項所述之低電壓內容可定址記憶體之讀取與比對電路，其中該資料比對電路係為兩個傳輸閘，兩傳輸閘裡電晶體之閘極端為細胞元儲存值控制，源極端連接搜尋線，兩傳輸閘汲極端互連，互連結點為比對結果。
  8. 如申請專利範圍第1項所述之低電壓內容可定址記憶體之讀取與比對電路，其中該低電壓內容可定址記憶體包含有NAND型細胞元與NOR型細胞元。
  9. 如申請專利範圍第8項所述之低電壓內容可定址記憶體之讀取與比對電路，其中該NAND型細胞元係與比對線預充電電路組成動態NAND型或AND型比對線電路。
  10. 如申請專利範圍第8項所述之低電壓內容可定址記憶體之讀取與比對電路，其中該NOR型細胞元係與比對線預充電電路組成動態NOR型比對線電路。
  11. 如申請專利範圍第8、9或10項所述之低電壓內容可定址記憶體之讀取與比對電路，其中該NAND型細胞元與NOR型細胞元係與比對線預充電電路組成動態NAND-NOR型或AND-NOR型比對線電路。
  12. 如申請專利範圍第1項所述之低電壓內容可定址記憶體之讀取與比對電路，更包括有寫入/讀取/搜尋緩衝器及位址解碼器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103531232B (zh) * 2013-10-28 2016-06-29 安徽大学 一种高性能混合型内容可寻址存储器控制单元
US9088277B2 (en) 2013-11-08 2015-07-21 International Business Machines Corporation Leakage reduction in output driver circuits
US11087265B2 (en) * 2016-08-12 2021-08-10 International Business Machines Corporation System, method and recording medium for causality analysis for auto-scaling and auto-configuration
US11837289B2 (en) * 2021-08-31 2023-12-05 International Business Machines Corporation Compact low-leakage multi-bit compare CAM cell

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200301484A (en) * 2001-12-28 2003-07-01 Mosaid Technologies Inc Low power content addressable memory architecture
US6707692B2 (en) * 2001-02-07 2004-03-16 Kawasaki Microelectronics, Inc. Content addressable memory device capable of being used as binary CAM device or as ternary CAM device and structure method therefor
US7019999B1 (en) * 2003-10-08 2006-03-28 Netlogic Microsystems, Inc Content addressable memory with latching sense amplifier
US7050318B1 (en) * 2004-10-01 2006-05-23 Netlogic Microsystems, Inc. Selective match line pre-charging in a CAM device using pre-compare operations
TWI290320B (en) * 2001-04-03 2007-11-21 Mosaid Technologies Inc Content addressable memory cell
US20080273362A1 (en) * 2003-11-15 2008-11-06 Varadarajan Srinivasan Low power content addressable memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707692B2 (en) * 2001-02-07 2004-03-16 Kawasaki Microelectronics, Inc. Content addressable memory device capable of being used as binary CAM device or as ternary CAM device and structure method therefor
TWI290320B (en) * 2001-04-03 2007-11-21 Mosaid Technologies Inc Content addressable memory cell
TW200301484A (en) * 2001-12-28 2003-07-01 Mosaid Technologies Inc Low power content addressable memory architecture
US7019999B1 (en) * 2003-10-08 2006-03-28 Netlogic Microsystems, Inc Content addressable memory with latching sense amplifier
US20080273362A1 (en) * 2003-11-15 2008-11-06 Varadarajan Srinivasan Low power content addressable memory
US7050318B1 (en) * 2004-10-01 2006-05-23 Netlogic Microsystems, Inc. Selective match line pre-charging in a CAM device using pre-compare operations

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