JP2003115200A - 半導体メモリの入力ターミネーション制御装置及びその方法 - Google Patents

半導体メモリの入力ターミネーション制御装置及びその方法

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JP2003115200A JP2002183187A JP2002183187A JP2003115200A JP 2003115200 A JP2003115200 A JP 2003115200A JP 2002183187 A JP2002183187 A JP 2002183187A JP 2002183187 A JP2002183187 A JP 2002183187A JP 2003115200 A JP2003115200 A JP 2003115200A
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Abstract

(57)【要約】 【課題】 半導体メモリの入力ターミネーションをオン
・オフ制御して、テストの際に半導体メモリの初期不
良、機能分析、信頼性分析を容易にすることができる入
力ターミネーション制御装置及びその方法を提供するこ
と。 【解決手段】 半導体メモリの入力ターミネーション制
御装置において、伝送ラインに信号が受信されるときに
インピーダンスをマッチングさせるための入力ターミネ
ーションと、外部からテスト入力ピンを通して入力ター
ミネーションオフ命令及びオフ解除命令を受けて前記入
力ターミネーションオン・オフ制御信号を出力するテス
ト回路と、前記テスト回路の入力ターミネーションオン
・オフ制御信号によりスイッチングオン・オフする第１
及び第２スイッチと、から構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】本発明は、半導体メモリの
入力ターミネーション制御装置に係るものであり、詳し
くは半導体メモリの入力ターミネーションをオン・オフ
制御して、テストの際に半導体メモリの初期不良、機能
分析、信頼性分析を容易にすることができる入力ターミ
ネーション制御装置及びその方法に関する。
【０００２】
【従来の技術】一般に、1Gbps以上のデータ伝送率をも
つ超高速半導体メモリは入力ターミネーションを備え、
入力ターミネーションは、正常な読み出し及び書き込み
動作においてデータを受信するときに、インピーダンス
マッチングを通じて反射波による信号伝達の歪曲を減ら
すのに用いられている。例えば、半導体メモリのSRAMな
どがキャッシュメモリとして用いられる場合にCPUとデ
ータを直接にやりとりし、このとき、伝送される伝送ラ
インのインピーダンスとSRAM内の受信端のインピーダン
スがマッチングされないと、外部信号が歪曲した状態で
受信される。
【０００３】即ち、低い周波数の外部入力信号の場合、
現在信号の立ち下がり時間（falling time）から次の
信号の立ち上がり時間（rising time）までに掛かる時
間的なマージンがあるが、高速動作を要する高い周波数
の場合、入力信号は現在信号の立ち下がり時間の終了前
に次の信号の立ち上がり時間と重なることになる。その
結果、CPUから伝送ラインを通してSRAMに特定信号を伝
送するときに正しい信号を受けることができなくなる。
【０００４】図３は、従来の半導体メモリにおけるイン
ピーダンス整合制御回路の構成図である。
【０００５】インピーダンス整合制御回路は、伝送線路
を通して信号を入力するための入力端子P1と、抵抗R1、
R2が電源電圧VDDとグラウンドとの間に直列接続されて
入力端子P1に連結された伝送ラインに信号が受信される
とき、インピーダンスをマッチングさせるための入力タ
ーミネーション10と、入力ターミネーション10を通して
インピーダンスマッチングされて入力される信号を受信
するためのノーマルレシーバ12と、から構成される。
【０００６】図３に示すように、二つの抵抗R1、R2から
なる入力ターミネーション10は、伝送線路とインピーダ
ンスマッチングして受信される信号の歪曲を減らして正
しい信号を内部に伝達する。
【０００７】
【発明が解決しようとする課題】しかしながら、入力タ
ーミネーション10はインピーダンスマッチングのために
電源電圧VDDが供給されると、直列接続された二つの抵
抗R1、R2を通して過度な電流が流れるようになる。その
結果、ノーマルレシーバ12では受信される信号を変換す
る過程で製造不良等に起因して生じる漏洩電流を把握し
難くする。よって、入力ターミネーション10が動作する
状態では過度な電流が流れるので、入力ターミネーショ
ンをオフすれば、テスト装備の許容電流範囲内で多数の
半導体メモリを同時テストし得るという付加的な利点が
ある。
【０００８】そこで、本発明の目的は、半導体メモリに
おいてテスト回路を通して入力される入力ターミネーシ
ョンの漏洩電流が流れないように制御する入力ターミネ
ーション制御装置及びその方法を提供することである。
【０００９】
【課題を解決するための手段】このような目的を達成す
るため本発明の半導体メモリの入力ターミネーション制
御装置において、伝送ラインに信号が受信されるときに
インピーダンスをマッチングさせるための入力ターミネ
ーションと、外部からテスト入力ピンを通してオン・オ
フテスト命令及びオン・オフテスト解除命令を受けて前
記入力ターミネーションオン・オフ制御信号を出力する
テスト回路と、外部からオン・オフテスト命令及びオン
・オフテスト解除命令を受けるためのパッドと、入力op
en／shortテスト命令及び解除命令を出力するテスト回
路と、前記テスト回路の入力ターミネーションオン・オ
フ制御信号によりスイッチングオン・オフする第１及び
第２スイッチと、を備えることを特徴とする。
【００１０】そして、このような目的を達成するため本
発明の半導体メモリの入力ターミネーション制御方法に
おいて、前記テスト回路のテスト入力ピンを通して入力
ターミネーションオフ命令または入力ピンopen／short
テスト命令を印加する過程と、前記命令が印加されると
きに入力ターミネーションオフ制御信号を発生する過程
と、テストパッドを通して入った信号としてオフ制御信
号を発生する過程と、前記発生された入力ターミネーシ
ョンオフ制御信号により前記入力ターミネーションに電
流が流れないように前記スイッチをオフさせる過程と、
を含むことを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて詳しく説明する。本発明を説明するに際し
て、関連する公知の機能或いは構成に対する具体的な説
明が本発明の要旨を不必要に埋没させると判断される場
合には、その詳細な説明を省略する。
【００１２】図１は、本発明の好適な実施形態による半
導体メモリの入力ターミネーション制御装置の構成図で
ある。
【００１３】伝送線路を通して信号を入力するための入
力端子P11と、テスト命令入力端子P01と、二つの抵抗R1
1、R12が電源電圧VDDとグラウンドとの間に直列に接続
されて入力端子P11に連結された伝送ラインに信号が受
信されるときにインピーダンスをマッチングさせるため
の入力ターミネーション60と、入力ターミネーション60
を通じてインピーダンスマッチングされて入力される信
号を受信するためのノーマルレシーバ54と、外部からテ
スト入力ピンを通して入力された信号を受けて入力ピン
open／shortテスト命令及びopen／shortテスト解除命令
を出力するOPEN/SHORTテストロジック42と、外部からオ
ン・オフテスト命令及びオン・オフテスト解除命令を受
けて入力ターミネーションオン・オフ制御信号を出力す
るON/OFFインストラクションロジック44を含むテスト回
路40と、入力ターミネーションオン・オフ制御信号を入
力するためのパッド46と、テスト回路40から出力された
入力ターミネーションオン・オフ制御信号と、パッド46
から入力された入力ターミネーションオン/オフ制御信
号とを論理和して出力するORゲート48と、二つの抵抗R1
1、R12間に接続されてORゲート48から出力された入力タ
ーミネーションオン／オフ制御信号によりスイッチング
オン/オフ制御して漏洩電流を遮断するための第１及び
第２スイッチ50、52と、入力ターミネーション60を通じ
てインピーダンスマッチングされて入力される信号を受
信するためのノーマルレシーバ54と、から構成される。
入力ターミネーション60は二つの抵抗R11、R12と第１及
び第２スイッチ50、52を含み得る。
【００１４】不図示の半導体メモリのテスト入力ピンを
通して入力ターミネーションオフ命令、入力ピンopen／
shortテスト命令が入力されると、テスト回路40はこの
ようなテスト命令及びテスト解除命令を記憶し、予め記
憶されたテスト命令と一致するかどうかを検出し、予め
記憶されたテスト命令と一致する場合に入力ターミネー
ションオフ制御信号を出力する。また、前記オン・オフ
信号を受けるパッド46から入力された入力ターミネーシ
ョンオフ制御信号はORゲート48を通して第１及び第２ス
イッチ50、52の制御端子に印加されて、第１及び第２ス
イッチ50、52をオフさせる。第１及び第２スイッチ50、
52がオフされると、二つの抵抗R11、R12を含む入力ター
ミネーション60に漏洩電流が流れなくなって、入力端子
P11を通して入力された信号がノーマルレシーバ54に印
加されることにより、ノーマルレシーバ54の信頼性分析
のための漏洩電流を測定することができる。このとき、
テスト回路40、即ち、ON/OFFインストラクションロジッ
ク44とOPEN/SHORTテストロジック42はレジスタを備え、
レジスタにオン・オフ制御命令及びオン・オフ制御解除
命令を記憶している。
【００１５】そこで、AC/DC性能分析のために用いるテ
スト命令、入力ピンopen／shortテスト命令、及びパッ
ドから入るオフ信号を通じて、第１及び第２スイッチ5
0、52をオフさせて、入力ターミネーション60により漏
洩電流が流れないようにする。
【００１６】また、図１において第１及び第２スイッチ
50、52はPMOSトランジスタ及びNMOSトランジスタで具現
できる。
【００１７】図２は、本発明の好適な第２の実施の形態
による半導体メモリの入力ターミネーション制御装置の
構成図である。
【００１８】伝送線路を通して信号を入力するための入
力端子P21と、テスト命令入力端子P02と、図１に示した
抵抗R11とスイッチ50に代わる図２のスイッチ61と、図
１に示した抵抗R12とスイッチ52に代わる図２のスイッ
チ62が電源電圧VDDとグラウンドとの間に直列接続され
て入力端子P21に連結された伝送ラインに信号が受信さ
れるときにインピーダンスをマッチングさせるための入
力ターミネーション70と、入力ターミネーション70を通
じてインピーダンスマッチングされて入力される信号を
受信するためのノーマルレシーバ64と、外部からテスト
入力ピンを通して入力された信号を受けて入力ピンopen
／shortテスト命令及びopen／shortテスト解除命令を出
力するOPEN/SHORTテストロジック51と、外部からオン・
オフテスト命令及びオン・オフテスト解除命令を受けて
入力ターミネーションオン・オフ制御信号を出力するON
/OFFインストラクションロジック53を含むテスト回路55
と、入力ターミネーションオン・オフ制御信号を入力す
るためのパッド56と、テスト回路55から出力された入力
ターミネーションオン・オフ制御信号と、パッド56から
入力された入力ターミネーションオン・オフ制御信号を
論理和して出力するORゲート58と、ORゲート58から出力
された入力ターミネーションオン・オフ制御信号により
スイッチングオン・オフして漏洩電流を遮断するための
第１及び第２スイッチ61、62と、入力ターミネーション
70を通じてインピーダンスマッチングされて入力される
信号を受信するためのノーマルレシーバ64と、から構成
される。
【００１９】不図示の半導体メモリのテスト入力ピンを
通して入力ターミネーションオフ命令、入力ピンopen／
shortテスト命令が入力されるとテスト回路55はこのよ
うなテスト命令及びテスト解除命令を記憶し、予め記憶
されたテスト命令と一致するかどうかを検出して、予め
記憶されたテスト命令と一致する場合に入力ターミネー
ションオフ制御信号を出力する。また、オン・オフ信号
を受けるパッド56から入力された入力ターミネーション
オフ制御信号はORゲート58を通して第１及び第２スイッ
チ61、62の制御端子に印加されて第１及び第２スイッチ
61、62をオフさせる。第１及び第２スイッチ50、52がオ
フされると、入力ターミネーション70に漏洩電流が流れ
なくなって入力端子P21を通して信号が入力されてノー
マルレシーバ64に印加されることにより、ノーマルレシ
ーバ64の信頼性分析のための漏洩電流を測定することが
できる。このとき、テスト回路55、即ち、ON/OFFインス
トラクションロジック53とOPEN/SHORTテストロジック51
はレジスタを備え、レジスタにオン・オフ制御命令及び
オン・オフ制御解除命令を記憶している。
【００２０】そこで、AC/DC性能分析のために使用する
テスト命令、入力ピンopen／shortテスト命令、または
パッドから入るオフ信号を通じて第１及び第２スイッチ
50、52をオフさせて入力ターミネーション60により漏洩
電流が流れないようにする。
【００２１】図２のスイッチ61、62はゲート制御により
オン・オフできるし、オンされた場合に抵抗として作用
して入力ターミネーションで動作することができる。ま
た、スイッチ61、62はNMOSトランジスタ及びPMOSトラン
ジスタで具現できる。
【００２２】
【発明の効果】以上説明したように本発明は、半導体メ
モリの入力ターミネーションオフ命令及び入力ピンopen
／shortテストの際に入力ターミネーションに漏洩電流
が流れないようにして、他の回路がもつ漏洩電流を把握
することができ、入力ターミネーションに電流が流れな
いようにしてAC/DC特性分析を容易にするという効果が
あり、また、テスト装備の許容電流範囲を小さくするの
で、高価の装備を使用せずに費用を節減することができ
るという効果がある。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態によるテスト回路と
パッドを通じた半導体メモリの機能及び信頼性テストの
際の入力ターミネーション制御装置の構成図である。
【図２】本発明の好適な第２の実施の形態で、テスト回
路とパッドを通じた半導体メモリの機能及び信頼性テス
トの際の入力ターミネーション制御装置の構成図であ
る。
【図３】従来の半導体メモリにおいてインピーダンス整
合制御回路の構成図である。
【符号の説明】
60：入力ターミネーション 54：ノーマルレシーバ 50、52：第１及び第２スイッチ 46：パッド 40：テスト回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA01 BB60 CC00 DD13 DD26 DD59 EE06 FF07 FF08 GG14 5L106 DD01 DD12 GG05

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリの入力ターミネーション制
    御装置において、 伝送ラインに信号が受信されるときにインピーダンスを
    マッチングさせるための入力ターミネーションと、 外部からテスト入力ピンを通して入力ターミネーション
    オフ命令及びオフ解除命令を受けて入力ターミネーショ
    ンオン・オフ制御信号を出力するテスト回路と、前記テ
    スト回路により出力された前記入力ターミネーションオ
    ン・オフ制御信号によりスイッチングオン・オフする第
    １及び第２スイッチと、を備えることを特徴とする半導
    体メモリの入力ターミネーション制御装置。
  2. 【請求項２】 第１及び第２スイッチは、トランジスタ
    から構成されることを特徴とする請求項１に記載の半導
    体メモリの入力ターミネーション制御装置。
  3. 【請求項３】 前記テスト回路は、レジスタを備え、前
    記レジスタに入力ターミネーションオフ命令及びオフ解
    除命令を記憶することを特徴とする請求項１に記載の半
    導体メモリの入力ターミネーション制御装置。
  4. 【請求項４】 第１及び第２スイッチは、前記テスト回
    路から入力ターミネーションオフ制御信号が出力される
    ときにスイッチングオフされて前記入力ターミネーショ
    ンの漏洩電流を遮断することを特徴とする請求項１に記
    載の半導体メモリの入力ターミネーション制御装置。
  5. 【請求項５】 半導体メモリの入力ターミネーション制
    御装置において、 外部からテスト入力ピンを通して入力ターミネーション
    オフ命令及びオフ解除命令を受けて入力ターミネーショ
    ンオン・オフ制御信号を出力するテスト回路と、 伝送ラインに信号が受信されるときにインピーダンスを
    マッチングさせ、前記テスト回路から出力された前記入
    力ターミネーションオン・オフ制御信号により漏洩電流
    を遮断するための入力ターミネーションと、 を備えることを特徴とする半導体メモリの入力ターミネ
    ーション制御装置。
  6. 【請求項６】 前記入力ターミネーションは、 第１及び第２抵抗と、 前記第１及び第２抵抗の間に連結された第１及び第２ス
    イッチと、 を備えることを特徴とする請求項５に記載の半導体メモ
    リの入力ターミネーション制御装置。
  7. 【請求項７】 前記入力ターミネーションは、VDDと接
    地との間に第１及び第２スイッチとしてトランジスタを
    備え、前記トランジスタは、ゲート制御によりターンオ
    ンされたときに抵抗として動作し、ターンオフされたと
    きに遮断スイッチとして動作して入力ターミネーション
    を通じて漏洩電流を遮断することを特徴とする請求項５
    に記載の半導体メモリの入力ターミネーション制御装
    置。
  8. 【請求項８】 半導体メモリの入力ターミネーション制
    御装置において、 伝送ラインに信号が受信されるときにインピーダンスを
    マッチングさせるための入力ターミネーションと、 外部から入力ターミネーションオフ命令及びオフ解除命
    令を受けるためのパッドと、 前記パッドを通して入力される命令及び解除命令により
    スイッチングオン・オフされる第１及び第２スイッチ
    と、 を備えることを特徴とする半導体メモリの入力ターミネ
    ーション制御装置。
  9. 【請求項９】 外部からテスト入力ピンを通して、前記
    入力ターミネーションオフ命令及びオフ解除命令を受け
    て入力ターミネーションオン・オフ制御信号を出力する
    テスト回路をさらに具備することを特徴とする請求項８
    に記載の半導体メモリの入力ターミネーション制御装
    置。
  10. 【請求項１０】 前記第１及び第２スイッチはトランジ
    スタから構成されることを特徴とする請求項８に記載の
    半導体メモリの入力ターミネーション制御装置。
  11. 【請求項１１】 前記テスト回路はレジスタを具備し、
    前記レジスタにテスト命令及びテスト解除命令を記憶す
    ることを特徴とする請求項９に記載の半導体メモリの入
    力ターミネーション制御装置。
  12. 【請求項１２】 前記第１及び第２スイッチは、前記テ
    スト回路から入力ターミネーションオフ制御信号が出力
    されるときにスイッチングオフされて前記入力ターミネ
    ーションの漏洩電流を遮断することを特徴とする請求項
    ８に記載の半導体メモリの入力ターミネーション制御装
    置。
  13. 【請求項１３】 半導体メモリの入力ターミネーション
    制御装置において、外部から入力ターミネーションオフ
    命令及びオフ解除命令を受けるためのパッドと、 伝送ラインに信号が受信されるときにインピーダンスを
    マッチングさせ、前記パッドを通して入力される命令及
    び解除命令によりスイッチングオン・オフして漏洩電流
    を遮断するための入力ターミネーションと、 を備えることを特徴とする半導体メモリの入力ターミネ
    ーション制御装置。
  14. 【請求項１４】 前記入力ターミネーションは、第１及
    び第２抵抗と、前記第１及び第２抵抗の間に連結された
    第１及び第２スイッチと、 を備えることを特徴とする請求項１３に記載の半導体メ
    モリの入力ターミネーション制御装置。
  15. 【請求項１５】 前記入力ターミネーションは、VDDと
    接地との間に直列接続された第１及び第２トランジスタ
    を備え、前記第１及び第２トランジスタは、ゲート制御
    によりターンオンされたときに抵抗として動作し、ター
    ンオフされたときに遮断スイッチとして動作して入力タ
    ーミネーションを通じて漏洩電流を遮断することを特徴
    とする請求項１３に記載の半導体メモリの入力ターミネ
    ーション制御装置。
  16. 【請求項１６】 テスト回路と、入力ターミネーション
    の電流を制御ためのスイッチを備えた半導体メモリの入
    力ターミネーションの制御方法において、 外部から前記テスト回路のテスト入力ピンを通して入力
    ターミネーションオフ命令及びオフ解除命令を印加する
    過程と、 前記入力ターミネーションオフ命令及びオフ解除命令が
    印加されるときに入力ターミネーションオン・オフ制御
    信号を発生する過程と、 前記発生した入力ターミネーションオン・オフ制御信号
    により前記入力ターミネーションに電流が流れないよう
    に前記スイッチをオフさせる過程と、 を含むことを特徴とする半導体メモリの入力ターミネー
    ション制御方法。
  17. 【請求項１７】 入力ターミネーションの電流を制御す
    るためのスイッチを備えた半導体メモリの入力ターミネ
    ーション制御方法において、 パッドを通して入力ターミネーションオフ制御信号を入
    力する過程と、 前記パッドを通して入力された前記入力ターミネーショ
    ンオフ制御信号により前記入力ターミネーションに電流
    が流れないように前記スイッチをオフさせる過程と、 を含むことを特徴とする半導体メモリの入力ターミネー
    ション制御方法。
JP2002183187A 2001-07-13 2002-06-24 半導体メモリの入力ターミネーション制御装置及びその方法 Expired - Fee Related JP4216530B2 (ja)

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