KR100239696B1

KR100239696B1 - 반도체 소자의 출력버퍼 회로

Info

Publication number: KR100239696B1
Application number: KR1019960039655A
Authority: KR
Inventors: 유민영
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1996-09-13
Filing date: 1996-09-13
Publication date: 2000-01-15
Also published as: KR19980020942A

Abstract

본 발명은 반도체 소자의 출력버퍼 회로에 관한 것으로, 종래에는 센스앰프의 로우 데이타 출력시 출력 데이타 인에이블신호(ODE)가 인에이블되면 출력버퍼가 고전위(VCC)에서 저전위(VSS)가 천이되므로 피크전류가 증가하여 접지라인의 바운싱이 증가하고, 이 바운싱에 의한 내부회로의 오동작을 일으킬 수 있으며, 센스앰프 출력 데이타의 속도를 빠르게 하기 위해서는 출력버퍼의 트랜지스터 사이즈를 증가시켜야 하는 점과 센스앰프 출력과 타이밍 마진이 적을 경우에 출력데이타 글리치에 의한 속도지연이 나타날 수 있는 문제점이 있다. 따라서 본 발명은 센스앰프의 출력데이타를 래치하는 데이타 래치부(301)와; 상기 데이타 래치부(301)에 래치된 센스 앰프 데이타를 출력 데이타 인에블신호가 인에이블되면 출력부(303)를 통해 출력시키는 출력버퍼(302)와; 상기 출력버퍼(302)가 동작하기 전의 타이밍 마진 시간동안 센스앰프 데이타를 버퍼링시키는 프리-출력버퍼(304)로 구성하여 상기 데이타 래치부(301)에 래치된 센스앰프의 데이타를 출력하기 전의 타이밍 마진 시간동안 프리-출력버퍼가 동작하여 버퍼링하다가 그 타이밍 마진 시간(tm)이 종료되고 출력 데이타 인에이블신호가 인에이블되면 바로 출력버퍼(302)가 프리-출력버퍼(304)에서 버퍼링하던 동작에 이어서 버퍼링동작을 행함으로써 데이타 출력시간을 단축하고, 프리-출력버퍼(304)와 출력버퍼(302)를 이용하여 센스앰프 데이타를 출력시킴에 따라 접지라인의 바운싱을 감소시켜 노이즈에 의한 반도체 소자의 오동작을 방지하며, 프리-출력버퍼를 사용하므로 출력버퍼의 트랜지스터 크기를 작게할 수 있도록 할 수 있도록 한다.

Description

반도체 소자의 출력버퍼 회로

본 발명은 반도체 소자의 출력버퍼 회로에 관한 것으로, 특히 센스앰프 출력과 내부 제어신호를 이용하여 출력버퍼를 순차적으로 동작시켜서 데이타 출력시 발생하는 피크 전류에 의한 접지라인의 바운싱을 줄이는데 적당하고, 데이타 출력시간을 단축할 수 있도록 한 반도체 소자의 출력버퍼 회로에 관한 것이다.

종래 반도체 소자의 출력버퍼 회로는, 도1에 도시된 바와같이, 센스앰프로 부터의 출력 데이타를 일시적으로 저장하거나 출력하는 데이타 래치부(101)와; 출력 데이터 인에블신호(ODE)에 따라 상기 데이타 래치부(101)의 출력을 버퍼링하는 출력버퍼(102)와; 상기 출력버퍼(102)의 값을 받아 출력하는 출력부(103)로 구성된다.

이와같이 구성된 종래의 기술에 대하여 도2의 타이밍도에 의거하여 살펴보면 다음과 같다.

도2a와 도2c에서와 같이 출력 데이타 인에이블신호(ODE)와 래치 제어신호(DLAT)가 로우상태일 때 센스앰프의 출력데이타(Dout)가 도2b에서와 같이 하이이면, 상기 래치 제어신호(DLAT)에 의해 엔모스 트랜지스터(NM2)는 오프되고, 인버터(I1)를 통해 반전된 하이상태의 래치 제어신호에 의해 피모스 트랜지스터(PM1)도 오프상태가 된다.

이때 센스앰프로 부터의 출력신호(Dout)가 하이이므로 피모스 트랜지스터(P 2)는 오프되고, 엔모스 트랜지스터(NM1)만 온되므로 인버터(I2)(I3)에 의해 로우상태가 계속해서 래치된다.

상기 데이타 래치부(101)의 인버터(I2)(I3)에 래치된 로우신호를 출력버퍼(102)의 낸드게이트(ND1)가 일측 입력단으로 받아들인다.

그런다음 상기 낸드게이트(ND1)은 그의 타측입력단으로 로우상태의 출력 데이타 인에이블신호(ODE)를 받아들인다.

따라서 상기 낸드게이트(ND1)는 두 입력단으로 받아들인 낸드링하고, 그 낸드링한 하이신호를 출력시킨다.

상기 하이신호는 다시 인버터(I6)에서 반전되어 로우상태가 되므로, 도2d에서와 같이 로우상태의 신호(outN)에 엔모스 트랜지스터(NM3)는 오프상태가 되고, 인버터(I4)와 노아게이트(NR1) 및 인버터(I5)에 의한 하이상태의 신호(outP)는 피모스 트랜지스터(PM3) 또한 오프상태가 되므로 출력버퍼(102)를 통해서는 버퍼링동작을 하지 않게 된다.

따라서, 출력부(103)의 전원전압단(VCC)으로 부터의 고전위는 저항(R1)(R2)에 의해 분압되고, 이 분압된 전압은 도2e에서와 같은 고전위는 그대로 최종출력단(IOPAD)을 통해 출력된다.

그러다가 도2c에서와 같이 로우상태의 래치 제어신호(DLAT)가 하이상태로 변하고 센스앰프의 출력신호(Dout)가 도2b에서와 같이 로우상태로 변하면, 데이타 래치부(101)의 피모스 트랜지스터(PM1)(PM2)가 턴온되고 엔모스 트랜지스터(NM1)이 턴오프상태가 되므로 인버터(I2)(I3)에는 하이상태가 래치된다.

상기에서와 같이 하이상태의 센스앰프 출력이 래치되고 있는 상태에서 도2a에서와 같이 출력 데이타 인에이블신호(ODE)가 하이가 되면 출력버퍼(102)의 인버터(I4,I5)와 노아게이트(NR1)에 의한 하이상태의 출력신호(outP)에 의해 피모스 트랜지스터(PM3)는 오프되고, 낸드게이트(ND1)와 인버터(I6)에 의한 하이상태에 의해 엔모스 트랜지스터(NM3)가 턴온된다.

따라서, 출력부(103)의 저항(R1)(R2)에 의해 분압된 전압이 출력버퍼(102)의 엔모스 트랜지스터(NM3)를 통해 접지측(VSS)으로 바이패스 되므로 최종 출력단(IOPAD)을 통해 도2e에서와 같이 로우신호가 출력된다.

그리고 도2a에서 t_m은 타이밍 마진이다.

다시한번 간단하게 살펴보면, 데이타 래치부(101)에서 출력 데이타 인에이블신호(ODE)가 인에이블 되기 전까지 센스앰프의 출력 데이타를 래치하고 있다가 출력 데이타 인에이블신호(ODE)가 인에이블되면 상기 데이타 래치부(101)에 래치된 센스앰프의 출력데이타를 출력부(103)를 통해 출력시킨다.

그러나, 상기와 같은 종래의 기술은 센스앰프의 로우 데이타 출력시 출력 데이타 인에이블신호(ODE)가 인에이블되면 출력버퍼가 고전위(VCC)에서 저전위(VSS)가 천이되므로 피크전류가 증가하여 접지라인의 바운싱이 증가하고, 이 바운싱에 의한 내부회로의 오동작을 일으킬 수 있으며, 센스앰프 출력데이타의 속도를 빠르게 하기 위해서는 출력버퍼의 트랜지스터 사이즈를 증가시켜야 하는 점과 센스앰프 출력과 타이밍 마진이 적을 경우에 출력데이타 글리치에 의한 속도지연이 나타날 수 있는 문제점이 있다.

따라서, 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 프리-출력버퍼를 두어 타이밍 마진동안 상기 프리 출력버퍼를 동작시키다가, 출력 데이타 인에이블신호가 인에이블되면 출력버퍼를 동작을 순차적으로 행하여 데이타 출력시 발생하는 피크전류에 의한 접지라인의 바운싱을 감소키셔 노이즈에 의한 반도체 소자의 오동작을 방지하고, 센스앰프의 데이타 출력시간을 단축하도록 한 반도체 소자의 출력버퍼 회로는 제공함에 있다.

도1은 종래 반도체 소자의 출력버퍼 회로도.

도2는 도1에서, 각 부의 신호 타이밍도.

도3은 본 발명 반도체 소자의 출력버퍼 회로도.

도4는 도3에서, 각 부의 신호 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

301 : 데이타 래치부 302 : 출력버퍼

303 : 출력부 304 : 프리(Pre)-출력버퍼

상기 목적을 달성하기 위한 본 발명 반도체 소자의 출력버퍼 회로는, 도3에 도시한 바와같이, 센스앰프의 출력데이타를 래치하는 데이타 래치부(301)와; 상기 데이타 래치부(301)에 래치된 센스 앰프 데이타를 출력 데이타 인에블신호()가 인에이블되면 출력부(303)를 통해 출력시키는 출력버퍼(302)와; 상기 출력버퍼(302)가 동작하기 전의 타이밍 마진 시간동안 센스앰프 데이타를 버퍼링시키는 프리-출력버퍼(304)로 구성한다.

이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.

도4a에서와 같이 출력 데이타 인에이블신호(ODE)가 로우인 상태에서, 도4b와 도4c에서와 같이 하이상태의 센스앰프 출력(Dout)이 전송되고 로우상태의 래치 제어신호(DLAT)가 입력되면 데이타 래치부(301)의 피모스 트랜지스터(PM1)(PM2)와 엔모스 트랜지스터(NM2)는 턴오프되고 엔모스 트랜지스터(NM1)만 턴온됨에 따라 인버터(I2)(I3)는 로우상태의 센스앰프 출력 데이타를 래치한다.

이때 출력버퍼(302)의 인버터(I4), 노아게이트(NR1), 인버터(I5)를 거쳐 조합된 하이신호에 의해 피모스 트랜지스터(PM3)가 턴오프된다.

그리고, 낸드게이트(ND1)도 로우상태의 출력데이터 인에이블신호(ODE)에 의해 하이신호로 되고, 이 하이신호는 인버터(I6)를 거쳐 로우신호가 되어 피모스 트랜지스터(NM3)의 게이트로 제공하므로, 상기 피모스 트랜지스터(NM3)도 턴오프된다.

결국 출력버퍼(302)의 피모스 및 엔모스 트랜지스터(PM3)(NM3)가 턴오프되어 동작하지 않게되므로, 출력부(303)는 전원전압단(VCC)의 전압은 저항(R1)(R2)을 통해 분압된 전압, 즉 도4f에 도시한 고전위를 최종출력단(IOPAD)을 통해 출력한다.

이렇게 고전위가 최종출력단(IOPAD)을 통해 출력된 이후의 타이밍 마진 시간(tm)이 되면 센스앰프의 출력(Dout)이 도4b에서와 같이 하이상태에서 로우상태로 천이되고, 래치 제어신호(DLAT)는 하이상태로 변한다.

그러면 데이터 래치부(301)의 피모스 트랜지스터(PM1)(PM2)가 턴온되므로, 인버터(I1)(I2)에 의해서는 하이신호가 래치된다.

이 래치된 하이신호가 프리 출력버퍼(304)의 낸드게이트(ND2)로 입력된다. 결국 상기 프리 출력버퍼(304)의 낸드게이트(ND2)에는 모두 하이상태의 신호가 입력되므로, 상기 낸드게이트(ND2)는 로우신호를 출력한다.

상기 로우신호는 인버터(I8)에 의해 하이신호로 반전되어 낸드게이트(ND3)의 일측입력단으로 제공한다.

상기에서와 같이 출력버퍼(302)가 동작하지 않은 구간인 타이밍 마진 시간(tm)동안 출력 인에이블신호()가 하이상태에서 로우상태로 천이한다.

따라서 인버터(I7)를 통해서 상기 낸드게이트(ND3)의 타측입력단으로 하이신호가 입력되므로, 상기 낸드게이트(ND2)는 로우신호를 출력하고, 이는 인버터(I9)에서 반전되어 도4d에서와 같이 된다.

즉, 도4d에서와 같은 출력신호(outN1)가 엔모스 트랜지스터(NM5)의 게이트에 공급된다.

상기 하이상태의 출력신호(outN1)가 엔모스 트랜지스터(NM5)를 턴온시키게 되고, 이 턴온된 엔모스 트랜지스터(NM5)와 저항(XR)을 통해 출력부(303)의 전원전압단(VCC)으로 부터의 고전위가 접지측으로 바이패스 되므로 도4f에서와 같이 최종 출력단(IOPAD)을 통한 전압이 서서히 감소하기 시작한다.

이렇게 전압이 서서히 감소하다가 타이밍 마진 시간(tm)이 끝나고 도4a에서와 같이 출력 데이타 인에이블신호(ODE)가 하이상태로 천이되면 프리-출력버퍼(304)의 동작이 끝나고 출력버퍼(302)가 동작하는데, 이 출력버퍼(302)의 동작은 이미 앞에서 언급한 과정과 같은 순서로 동작하여 엔모스 트랜지스터(NM2)의 게이트로 도4e에서와 같은 하이상태의 출력신호(outN2)를 출력하여 턴온시키므로 프리-출력버퍼(304)의 엔모스 트랜지스터(M5)를 통하여 흐르던 전류는 출력버퍼(302)의 엔모스트랜지스터(NM3)를 통해 흘르게 되므로 결국 최종출력단(IOPAD)에는 도4f에서와 같이 전압이 점점 감소하여 저전압으로 변한다.

즉, 출력 데이타 인에이블신호(ODE)가 인에이블 되기 전까지 센스앰프의 데이타를 데이타 래치부(301)에서 래치하고 있다가 출력 데이타 인에이블신호(ODE)가 인에이블되기 전의 타이밍 마진 시간(tm)동안 프리-출력버퍼(304)가 동작하여 데이타 래치부(301)에 래치된 센스앰프의 데이타를 버퍼링하다가 타이밍 마진 시간(tm)이 끝나고 출력 데이타 인에이블신호(ODE)가 인에이블되면 출력버퍼(302)가 동작하여 데이타 래치부(301)에 래치된 센스앰프 데이타를 출력하도록 하는 것이다.

상술한 바와 같이, 본 발명은 데이타 래치부에 래치된 센스앰프의 데이타를 출력하기 전의 타이밍 마진 시간(tm)동안 프리-출력버퍼가 동작하여 버퍼링하다가 그 타이밍 마진 시간이 종료되고 출력 데이타 인에이블신호가 인에이블되면 바로 출력버퍼가 프리-출력버퍼에서 버퍼링하던 동작에 이어서 버퍼링동작을 행함으로써 데이타 출력시간을 단축하고, 프리-출력버퍼와 출력버퍼를 이용하여 센스앰프 데이타를 출력시킴에 따라 접지라인의 바운싱을 감소시켜 노이즈에 의한 반도체 소자의 오동작을 방지하며, 프리-출력버퍼를 사용하므로 출력버퍼의 트랜지스터 크기를 작게할 수 있도록 할 수 있는 효과가 있다.

Claims

래치된 센스앰프 데이타를 출력 데이타 인에블신호 입력시 버퍼링한 후 출력부를 통해 출력시키는 출력버퍼와; 상기 출력버퍼가 동작하기 전의 타이밍 마진 시간동안 센스앰프 데이타를 버퍼링시키다가 상기 출력 데이터 인에이블신호 입력시 버퍼링동작을 상기 출력버퍼로 넘겨주도록 하는 프리-출력버퍼로 구성함을 특징으로 하는 반도체 소자의 출력버퍼 회로.
제1항에 있어서, 프리-출력버퍼는 래치 제어신호와 래치된 출력데이타 및 반전된 출력 데이타 인에이블신호를 각각 입력받아 낸드링하는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호를 반전시키는 제1인버터와, 상기 제1인버터의 출력신호와 출력인에이블 신호를 각각 입력받아 낸드링하는 제2낸드게이트와, 상기 제2낸드게이트의 출력신호를 반전시키는 인버터로 이루어짐을 특징으로 하는 반도체 소자의 출력버퍼 회로.